KR20140020507A - 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법 - Google Patents

반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법 Download PDF

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KR20140020507A
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Abstract

본 발명은 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법에 관한 것으로서, 더욱 상세하게는 하부칩에 더미 형태의 어라인먼트 인식수단을 형성하여, 상부칩을 하부칩 위에 적층할 때 그 부착 위치를 정확하게 인식할 수 있도록 한 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법에 관한 것이다.
즉, 본 발명은 하부칩에 다수의 관통 실리콘 비아를 형성할 때, 더미 관통 실리콘 비아를 더 형성하여 니켈/골드 도금을 하지 않은 채로 노출시켜줌으로써, 상부칩을 하부칩 위에 적층할 때 더미 관통 실리콘 비아를 광학 카메라에서 어라인먼트를 위한 기준마크로 인식하여 하부칩에 대한 상부칩의 어라인먼트가 정확하게 이루어질 수 있도록 한 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법을 제공하고자 한 것이다.

Description

반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법{Alignment device for multi-stack die}
본 발명은 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법에 관한 것으로서, 더욱 상세하게는 하부칩에 더미 형태의 어라인먼트 인식수단을 형성하여, 상부칩을 하부칩 위에 적층할 때 그 부착 위치를 정확하게 인식할 수 있도록 한 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법에 관한 것이다.
통상적으로, 동일하거나 서로 다른 기억 용량의 메모리 다이(= 반도체 칩)를 복수개로 적층한 패키지를 적층 칩 패키지(Stack Chip Package)라 한다.
기존의 적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 적층 부착하고, 적층되는 각 칩의 본딩패드와 기판의 전도성회로패턴간을 전기적 신호 교환을 위해 와이어로 연결한 후, 각 칩과 와이어를 몰딩 컴파운드 수지로 몰딩하는 구조로 제조된다.
그러나, 적층 칩 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 더 필요하여, 결국 적층 칩 패키지의 크기가 커질 수 밖에 없는 단점이 있다.
이러한 점을 감안하여, 적층 칩 패키지의 한 예로 관통 실리콘 비아(Through silicon via: TSV)를 이용한 구조가 채택되고 있다.
상기 관통 실리콘 비아(TSV)를 이용한 적층 칩 패키지는 반도체 칩 내에 관통 실리콘 비아를 형성하고, 이 관통 실리콘 비아에 의해 여러개의 칩이 물리적 및 전기적으로 적층 연결되는 패키지로서, 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
첨부한 도 1은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.
먼저, 웨이퍼 레벨에서 각 반도체 칩(100)의 본딩패드(102)에서 그 인접부분에 수직홀(104)을 형성하고, 이 수직홀(104)의 표면에 절연막(미도시됨)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(104) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(106)을 매립함으로써, 반도체 칩(100)에 관통 실리콘 비아(110)가 형성되고, 이때 반도체 칩(100)의 본딩패드와 전도성 금속(106)은 재배선(RDL: ReDistribution Line)에 의하여 전기적으로 연결된다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(110)에 매립된 전도성 금속(106)의 하단부를 외부로 노출시키고, 웨이퍼를 개개의 칩으로 쏘잉함으로써, 관통 실리콘 비아(110)를 갖는 반도체 칩(100)이 완성된다.
이어서, 적층 칩 패키지를 제조하기 위하여 관통 실리콘 비아(110)를 갖는 반도체 칩(100)인 로직 칩(Logic chip, 이하 하부칩으로 칭함)을 기판 위에 도전 가능하게 부착하고, 하부칩 위에 메모리 칩인 상부칩을 적층하는 칩 적층 공정이 진행된다.
이를 위해, 첨부한 도 2에서 보듯이 상기 하부칩(100a)의 상면을 통하여 노출된 다수의 관통 실리콘 비아(110)의 상면에 상부칩(100b)의 전도성범프(130)가 용이하게 융착될 수 있도록 니켈/골드 도금이 된 패드(120)가 형성되고, 상부칩(100b)의 전도성범프(130)가 니켈/골드 도금이 된 패드(120)에 열가압 본딩( Thermal Compression bonding)에 의하여 융착됨으로써, 하부칩(100a) 위에 상부칩(100b)이 도전 가능하게 적층되는 다이 투 다이 본딩(Die to Die bonding)이 이루어지게 된다.
그러나, 종래의 다이 투 다이 본딩시 다음과 같은 문제점이 있었다.
첫째, 첨부한 도 2에 도시된 바와 같이 니켈/골드 도금이 된 패드(120)를 형성하기 위하여 도금공정에 사용되던 마스크가 정확하게 도금영역에 도포되지 않는 등 여러가지 이유로 패드(120)가 관통 실리콘 비아(110)의 정중심에서 벗어나 도금되는 런-아웃(run-out) 현상이 발생되고 있다.
그에 따라, 런-아웃(run-out)된 패드(120) 위에 융착되는 상부칩(100b)의 전도성범프(130)도 관통 실리콘 비아(110)의 중심에서 벗어나게 되고, 결국 하부칩(100a)에 대한 상부칩(100b)의 적층 상태가 미스어라인먼트(misalignment)되어 불안정해지는 문제점이 따르게 된다.
둘째, 첨부한 도 3에서 보는 바와 같이 기판(200) 위에 하부칩(100a)이 부착된 다음, 메모리칩인 상부칩(100b)을 적층되게 부착할 때, 그 적층되는 정렬 위치를 정확하게 맞추기 위하여 고배율의 광학카메라(150)가 기판 위에 형성된 기준마크(202)를 먼저 인식한 후, 하부칩(100a) 위에 상부칩(100b)을 적층하더라도 미스어라인먼트 현상이 발생되는 문제점이 있다.
보다 상세하게는, 기판(200) 위에 전도성범프 또는 솔더 등을 매개로 하부칩(100a)이 고열 분위기에서 부착될 때, 기판(200)과 하부칩(100a) 간의 열팽창 계수 차이로 인하여 기판(200)의 기준마크(202) 위치가 미세하게 변화됨으로써, 도 2및 도 4에 도시된 바와 같이 하부칩(100a)에 대한 상부칩(100b)의 적층 상태가 미스어라인먼트(misalignment)되는 문제점이 있다.
즉, 상부칩(100b)의 전도성범프(130)가 하부칩(100a)의 패드(120)의 중심을 벗어나 융착됨으로써, 하부칩(100a)에 대한 상부칩(100b)의 적층 상태가 미스어라인먼트(misalignment)되는 문제점이 있다.
본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위하여 안출한 것으로서, 하부칩에 다수의 관통 실리콘 비아를 형성할 때, 더미 관통 실리콘 비아를 더 형성하여 니켈/골드 도금을 하지 않은 채로 노출시켜줌으로써, 상부칩을 하부칩 위에 적층할 때 더미 관통 실리콘 비아를 광학 카메라에서 어라인먼트를 위한 기준마크로 인식하여 하부칩에 대한 상부칩의 어라인먼트가 정확하게 이루어질 수 있도록 한 반도체 칩 적층을 위한 정렬 인식 장치 및 이의 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 상부칩과의 전기적 연결을 위한 다수의 관통 실리콘 비아가 형성된 하부칩을 포함하는 반도체 칩 적층을 위한 정렬 인식 장치에 있어서, 상기 하부칩의 관통 실리콘 비아의 인접 위치에 광학 카메라에서 어라인먼트를 위한 기준마크로 인식하는 더미 관통 실리콘 비아를 더 형성하되, 관통 실리콘 비아들의 간격과 동일한 간격으로 형성하여서 된 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치를 제공한다.
바람직하게는, 상기 관통 실리콘 비아는 니켈/골드로 도금된 패드로 덮혀지고, 더미 관통 실리콘 비아는 패드의 형성없이 동 재질의 전도성금속이 그대로 노출된 것임을 특징으로 한다.
더욱 바람직하게는, 상기 더미 관통 실리콘 비아의 주변 위치에는 니켈/골드로 도금된 더미 패드가 더 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 상부칩과의 전기적 연결을 위하여 하부칩에 다수의 관통 실리콘 비아를 형성하는 단계를 포함하는 반도체 칩 적층을 위한 정렬 인식 장치 형성 방법에 있어서, 상기 하부칩에 관통 실리콘 비아를 형성할 때, 어라인먼트를 위한 기준마크로 인식하는 더미 관통 실리콘 비아를 더 형성하는 단계와; 관통 실리콘 비아의 동 재질로 된 전도성금속 위에만 니켈/골드 도금에 의한 패드를 형성하는 동시에 더미 관통 실리콘 비아의 동 재질로 된 전도성금속은 그대로 외부로 노출시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치 형성 방법을 제공한다.
바람직하게는, 상기 니켈/골드 도금에 의한 패드를 형성할 때, 하부칩의 더미 관통 실리콘 비아의 주변 위치에 패드의 크기보다 더 큰 크기의 더미 패드를 도금하는 단계가 더 진행되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 하부칩에 다수의 관통 실리콘 비아를 형성하는 공정 중, 더미 관통 실리콘 비아를 더 형성하고, 광학카메라의 인식이 용이하도록 니켈/골드 도금을 하지 않은 채로 더미 관통 실리콘 비아를 노출시켜줌으로써, 상부칩을 하부칩 위에 적층할 때 광학 카메라에서 더미 관통 실리콘 비아를 기준마크로 인식하여 하부칩에 대한 상부칩의 어라인먼트가 정확하게 이루어질 수 있다.
또한, 하부칩의 런-아웃(run-out)된 패드 위에 상부칩의 전도성범프가 융착되더라도, 하부칩의 관통 실리콘 비아의 중심과 상부칩의 전도성범프의 중심이 정확하게 일치되는 다이 투 다이 본딩이 이루어질 수 있다.
결국, 하부칩에 대한 상부칩의 적층 상태가 미스어라인먼트(misalignment)없이 안정적으로 이루어질 수 있다.
도 1은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 개략적 단면도,
도 2는 종래의 관통 실리콘 비아에 니켈/골드 패드가 런-아웃된 모습 및 하부칩에 대한 상부칩의 미스어라인먼트 현상을 나타낸 개략적 단면도,
도 3은 하부칩 위에 상부칩을 적층 부착하는 과정을 설명하는 개략도,
도 4는 하부칩 위에 적층되는 상부칩의 미스어라인먼트 현상을 나타낸 단면도 및 촬영 이미지,
도 5 및 도 6은 본 발명에 따른 반도체 칩 적층을 위한 정렬 인식 장치를 나타낸 단면도 및 촬영 이미지,
도 7은 본 발명에 따른 반도체 칩 적층을 위한 정렬 인식 장치에 의거 하부칩에 대한 상부칩의 적층 부착이 정확하게 이루어진 모습을 보여주는 촬영 이미지,
도 8은 본 발명에 따른 반도체 칩 적층을 위한 정렬 인식 장치를 인식하여 하부칩 위에 상부칩을 적층 부착하는 과정을 설명하는 개략도,
도 9는 고배율 광학카메라에서 본 발명의 정렬 인식 장치를 인식한 모습을 나타내는 촬영 이미지.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 다이 투 다이 TC 본딩(Thermal Compression bonding)시 기존에 기판(PCB)의 기준마크(fiducial)을 인식하는 방식과 달리 더미 관통 실리콘 비아(dummy TSV)를 어라인먼트를 위한 기준마크로 적용하여, 하부칩에 대한 상부칩을 적층시킬 때 즉, 다이 투 다이 본딩시 정확한 어라인먼트가 이루어질 수 있도록 한 점에 주안점이 있다.
이를 위해, 첨부한 도 5 및 도 6에 도시된 바와 같이 상기 하부칩(100a)에 다수의 관통 실리콘 비아(110)를 형성할 때, 실질적으로 전기전 신호 교환 기능을 하지 않는 더미 관통 실리콘 비아(140)를 어라인먼트용 기준마크로 더 형성해준다.
전술한 바와 같이, 상기 관통 실리콘 비아(110)는 하부칩(100a)에 형성된 수직홀(104) 내에 전해도금 공정을 통해 전해 물질, 즉 동 재질의 전도성 금속(106)을 매립한 것이다.
이때, 상기 관통 실리콘 비아(110)의 전도성 금속(106)은 동 재질이므로, 상부칩(100b)의 전도성범프(130)가 보다 용이하게 융착될 수 있도록 그 위에 니켈/골드 도금에 의한 패드(120)가 형성된다.
여기서, 상기 니켈/골드는 니켈 또는 골드가 단독 도금된 것, 선택적으로 니켈 위에 골드가 적층 도금된 것을 의미한다.
이러한 관통 실리콘 비아(110)를 형성할 때, 하부칩(100a)의 임의 위치에 더미 관통 실리콘 비아(140)를 더 형성하고, 다수의 관통 실리콘 비아(110)들의 형성 간격과 동일한 간격이 되도록 가장 바깥쪽의 관통 실리콘 비아(110)와 인접한 위치에 더미 관통 실리콘 비아(140)를 형성하는 것이 바람직하다.
즉, 관통 실리콘 비아(110)와 같이, 하부칩(100a)에 형성된 수직홀(104) 내에 동 재질의 전도성 금속(106)을 매립시킨 더미 관통 실리콘 비아(140)를 형성하되, 니켈/골드 도금에 의한 패드를 형성하지 않고, 바로 더미 관통 실리콘 비아(140)의 동 재질의 전도성금속(106)은 그대로 노출시키도록 한다.
상기 더미 관통 실리콘 비아(140)의 전도성금속(106)을 그대로 노출시키는 이유는 고배율 광학카메라가 촬영했을 때 니켈/골드에 비하여 동 재질의 특성상 명암이 짙게 나타나게 되므로, 광학카메라의 인식율을 높일 수 있기 때문이다.
한편, 상기 니켈/골드 도금에 의한 패드(120)를 관통 실리콘 비아(110) 위에 형성할 때, 하부칩(100a)의 더미 관통 실리콘 비아(140)의 주변 위치에 패드(120)의 크기보다 더 큰 크기의 더미 패드(142)를 도금하는 단계가 더 진행된다.
즉, 상기 관통 실리콘 비아(110) 위에 니켈/골드 도금에 의한 패드(120)를 형성할 때, 더미 관통 실리콘 비아(140)의 주변 위치에도 니켈/골드로 도금된 더미 패드(142)를 백업용으로 더 형성해준다.
상기 더미 패드(142)는 실질적인 전기적 신호 통로가 아니므로 하부칩(100a) 위에 큰 면적으로 도금시킬 수 있으며, 이에 상부칩(100b)이 하부칩(100a)에 적층될 때 광학카메라(150)에서 더미 패드(142)를 기준마크로 쉽게 인식할 수 있다.
이때, 상기 더미 패드(142)는 상부칩(100b)이 하부칩(100a)에 적층될 때 1차적으로 적층 위치를 인식하는데 이용하고, 미세한 미스어라인먼트(관통 실리콘 비아에 패드가 런-아웃되며 형성된 상태)를 보정하기 위해서는 관통 실린더 비아(110)들의 간격과 동일한 간격으로 형성된 더미 관통 실리콘 비아(140)를 기준마크로 인식하는 것이 바람직하다.
여기서, 본 발명의 하부칩을 기판에 부착한 후, 그 위에 상부칩을 적층하는 과정을 살펴보면 다음과 같다.
먼저, 첨부한 도 8에서 보는 바와 같이 기판(200) 위에 하부칩(100a)이 부착된 다음, 메모리칩인 상부칩(100b)을 적층되게 부착할 때, 그 적층되는 정렬 위치를 정확하게 맞추기 위하여 고배율의 광학카메라(150)가 하부칩(100a)의 더미 관통 실리콘 비아(140)를 기준마크로 인식한다.
이때, 첨부한 도 9에서 보듯이, 상기 더미 관통 실리콘 비아(140)는 동 재질의 전도성금속(106)이 노출된 것이므로, 니켈/골드 도금에 의한 패드(120)에 비하여 그 명암이 짙게 표출되어, 광학카메라에서 더미 관통 실리콘 비아(140)를 기준마크로 보다 용이하게 인식할 수 있다.
이어서, 기준마크를 인식한 좌표에 맞게 상부칩(100b)의 픽업수단(미도시됨)이 움직여서 상부칩(100b)을 하부칩(100a) 위에 적층하게 된다.
즉, 열가압 본딩(Thermal Compression bonding)에 의하여 상부칩(100b)의 전도성범프(130)가 하부칩(100a)의 니켈/골드 도금이 된 패드(120) 위에 융착되는 다이 투 다이 본딩(Die to Die bonding)이 이루어지게 된다.
이때, 상기 하부칩(100a)과 상부칩(100b)은 열팽창계수 차이가 동일하므로 더미 관통 실리콘 비아(140)는 그 위치 변화가 없이 관통 실리콘 비아(110)들과 동일한 간격을 유지하게 되므로, 첨부한 도 5 및 도 7에서 보듯이 상부칩(100b)의 전도성범프(130)의 중심과 하부칩(100a)의 관통 실리콘 비아(110)의 중심이 정확하게 일치되면서 다이 투 다이 본딩(Die to Die bonding)이 이루어지게 된다.
한편, 니켈/골드 도금에 의한 패드(120)가 관통 실리콘 비아(110)의 정중심에서 벗어나 도금되는 런-아웃(run-out) 현상이 발생된 상태라 하더라도, 더미 관통 실리콘 비아(140)가 관통 실리콘 비아(110)들과 동일한 간격을 유지하는 상태이므로, 상부칩(100b)의 전도성범프(130)의 중심과 하부칩(100a)의 관통 실리콘 비아(110)의 중심이 정확하게 일치되는 다이 투 다이 본딩(Die to Die bonding)이 이루어질 수 있다.
100 : 반도체 칩
100a : 하부칩
100b : 상부칩
102 : 본딩패드
104 : 수직홀
106 : 전도성 금속
110 : 관통 실리콘 비아
120 : 패드
130 : 전도성범프
140 : 더미 관통 실리콘 비아
142 : 더미 패드
150 : 광학카메라
200 : 기판
202 : 기준마크

Claims (5)

  1. 상부칩(100b)과의 전기적 연결을 위한 다수의 관통 실리콘 비아(110)가 형성된 하부칩(100a)을 포함하는 반도체 칩 적층을 위한 정렬 인식 장치에 있어서,
    상기 하부칩(100a)의 관통 실리콘 비아(110)의 인접 위치에 광학 카메라가 상부칩 적층시 어라인먼트를 위한 기준마크로 인식하는 더미 관통 실리콘 비아(140)를 더 형성하되, 관통 실리콘 비아(110)들의 간격과 동일한 간격으로 형성하여서 된 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치.
  2. 청구항 1에 있어서,
    상기 관통 실리콘 비아(110)는 니켈/골드로 도금된 패드(120)로 덮혀지고, 더미 관통 실리콘 비아(140)는 패드의 형성없이 동 재질의 전도성금속(106)이 그대로 노출된 것임을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치.
  3. 청구항 1에 있어서,
    상기 더미 관통 실리콘 비아(140)의 주변 위치에는 니켈/골드로 도금된 더미 패드(142)가 더 형성된 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치.
  4. 상부칩(100b)과의 전기적 연결을 위하여 하부칩(100a)에 다수의 관통 실리콘 비아(110)를 형성하는 단계를 포함하는 반도체 칩 적층을 위한 정렬 인식 장치 형성 방법에 있어서,
    상기 하부칩(100a)에 관통 실리콘 비아(110)를 형성할 때, 어라인먼트를 위한 기준마크로 인식하는 더미 관통 실리콘 비아(140)를 더 형성하는 단계와;
    관통 실리콘 비아(110)의 동 재질로 된 전도성금속(106) 위에만 니켈/골드 도금에 의한 패드(120)를 형성하는 동시에 더미 관통 실리콘 비아(140)의 동 재질로 된 전도성금속(106)은 그대로 외부로 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치 형성 방법.
  5. 청구항 4에 있어서,
    상기 니켈/골드 도금에 의한 패드(120)를 형성할 때, 하부칩(100a)의 더미 관통 실리콘 비아(140)의 주변 위치에 패드(120)의 크기보다 더 큰 크기의 더미 패드(142)를 도금하는 단계가 더 진행되는 것을 특징으로 하는 반도체 칩 적층을 위한 정렬 인식 장치 형성 방법.
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