KR20210003930A - 플래시 스태킹을 위한 시스템 및 방법 - Google Patents

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KR20210003930A
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wafers
wafer
dielectric material
traces
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벨가셈 하바
랴스 모하메드
하비에르 에이. 드라크루즈
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인벤사스 코포레이션
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Abstract

웨이퍼 대 웨이퍼 방식으로 수행되는 3 차원 스태킹 기술은 제조 시에 기계의 이동을 감소시킨다. 웨이퍼는 금속 트레이스로 처리되고 별도의 다이 스택으로 다이싱되기 전에 스태킹된다. 스택의 각각의 층의 트레이스는 무전해 도금을 통해 상호연결된다.

Description

플래시 스태킹을 위한 시스템 및 방법
다음의 설명은 집적 회로의 제조에 사용되는 실리콘 웨이퍼의 스태킹에 관한 것이다. 더 구체적으로는, 다음의 설명은 스태킹된 다층 웨이퍼, 및 집적 회로, 인쇄 회로 보드, 또는 메모리 컴포넌트용 층들을 연결하는 프로세스에 관한 것이다.
마이크로일렉트로닉스는 전형적으로 개별 유닛으로 형성될 수 있는 실리콘 웨이퍼와 같은 얇은 반도체 재료의 사용을 수반한다. 이러한 요소는 나중에 인쇄 회로 보드(PCB) 상에 설치될 수 있는 집적 회로(IC)에서 자주 사용된다. 마이크로일렉트로닉스 분야는 과거 수십년에 걸쳐 급속하게 팽창되었고, 더 큰 스토리지 또는 메모리 용량 및 축소된 크기를 요구하고 있다. 또한, 비용 절감은 새로운 마이크로전자 기술 및 프로시저의 개발에 큰 영향을 미치는 지속되는 관심사이다.
더 높은 성능, 더 높은 용량 및 더 낮은 비용에 대한 소비자 제품 및 용도에 대한 요구로 인해, 더 작고 더 고성능인 마이크로전자 컴포넌트의 수요가 증가하였다. 더 작은 크기에 대한 이러한 수요의 증가는 3D 스태킹의 개발로 이어졌다. 3D 스태킹은 전형적으로 마이크로전자 컴포넌트를 수직으로 스태킹하고, 층들 사이에 수직 상호연결을 적용하는 것을 포함한다. 전통적으로 수직 상호연결 방법에는 TSV(through-silicon vias), 와이어 본딩, 및 플립 칩 방법이 포함되고, 제조업체는 더 큰 용량 및 더 작은 설치면적을 갖는 IC를 제조할 수 있었다.
더 작은 크기 및 더 큰 용량에 대한 수요가 증가함에 따라, 성능, 용량, 및 비용의 균형이 마이크로전자 컴포넌트의 개발의 과제가 되었다. 스태킹 및 본딩에 사용되는 현재의 방법은 제조 시간 및 사용되는 재료비의 증가로 인해 비용이 증가한다.
다양한 실시형태에 따른 시스템 및 방법은 웨이퍼 레벨에서 플래시 스태킹 및 후속하는 3 차원 포맷의 웨이퍼의 상호연결을 제공한다. 다수의 실시형태에서, 3 차원 스택은, 다이싱 레인 내에 있도록 구성되고 유전체 재료로 채워지고 무전해 도금에 의해 복수의 접촉 패드들 사이에 상호연결되도록 구성된 그루브를 갖는 복수의 웨이퍼를 포함한다.
많은 실시형태는 복수의 박형 칩을 구비한 칩 레벨 스택에 관한 것이며, 복수의 박형 칩 - 복수의 박형 칩의 각각은 제 1 표면, 제 1 표면의 반대측의 제 2 표면, 및 복수의 측면을 가지며, 적어도 하나의 측면은 제 1 표면으로부터 제 2 표면까지 연장된 유전체 재료에 의해 피복됨 -; 복수의 박형 칩들의 각각의 사이에 배치된 복수의 본딩층; 복수의 박형 칩들의 각각의 제 1 표면 상에 배치된 복수의 전도성 패드; 인쇄, 디렉트 이미징, 및/또는 스텐실링(stenciling)에 의해 배치되는 제 1 표면 상의 복수의 전도성 트레이스(trace) - 복수의 전도성 트레이스의 각각은 제 1 표면 상에 배치된 복수의 전도성 패드 중 적어도 하나와 전기적으로 접촉되고, 전도성 패드는 유전체 재료에 의해 피복된 적어도 하나의 측면의 유전체 재료 위에 연장되도록 구성되고, 복수의 전도성 트레이스의 각각은 복수의 박형 칩의 각각 상에 적어도 하나의 대응하는 트레이스를 가짐 -; 및 유전체 재료 위에 적어도 부분적으로 배치되고, 복수의 박형 칩들의 각각의 사이의 복수의 인쇄된 전도성 트레이스를 대응하는 트레이스에 연결하도록 구성된 무전해 도금된 접속부를 포함한다.
다른 실시형태에서, 유전체 재료는 크기 및 형상이 동등하도록 구성된다.
또 다른 실시형태에서, 유전체 재료는 복수의 칩들 사이에서 다양한 형상 및 크기를 갖도록 구성된다.
또 다른 실시형태에서, 유전체 재료는 복수의 박형 칩의 것과 유사한 CTE를 갖는다.
다른 실시형태에서, 복수의 박형 웨이퍼 또는 칩의 각각 상의 인쇄된 전도성 트레이스들 사이의 거리는 박형 웨이퍼 또는 칩과 본딩층 또는 접착제 층 사이의 합계 두께보다 크다.
또 다른 실시형태에서, 추가 요소가 스택의 상면에 본딩되고 복수의 박형 칩의 트레이스를 추가의 무전해 도금된 연결부와 연결하도록 구성된다.
또 다른 실시형태에서, 스택의 상면은 칩 스케일형 패키지 포맷(chip scaled package format)에 적합하도록 구성된다.
다른 실시형태에서, 칩 스케일형 포맷은 플립 칩 포맷(flip chip format)이다.
또 다른 실시형태에서, 무전해 도금된 연결부에 사용되는 금속은 니켈, 구리, 은, 및 금으로 구성된 그룹으로부터 선택된다.
다수의 실시형태는 마이크로전자 스택을 제조하기 위한 방법을 포함하며, 여기서 복수의 웨이퍼는 제 1 면 및 제 2 면을 갖는다. 복수의 웨이퍼의 각각은 그 위에 미리 결정된 패턴의 경로 및 미리 결정된 수의 다이싱 레인(dicing lane)을 갖는다. 복수의 웨이퍼의 일부가 다이싱 레인을 따라 제거되므로 제 1 면으로부터 본체의 일부를 통해서만 연장하여 제 2 면까지는 연장하지 않는 그루브가 웨이퍼의 본체의 다이싱 레인 내에 형성된다. 유전체 재료가 그루브 내에 배치된다. 복수의 금속 트레이스가 인쇄, 디렉트 이미징, 및/또는 스텐실링에 의해 유전체 재료 위에 배치된다. 트레이스는 적어도 하나의 경로와 상호연결된다. 복수의 웨이퍼의 제 2 면으로부터 재료가 제거되므로 이 재료의 제거에 의해 복수의 웨이퍼의 두께가 감소되어 웨이퍼 내에 형성된 그루브가 노출된다. 접착제 층이 웨이퍼의 일면에 덧대어진다. 웨이퍼 내에 형성된 다이싱 레인 및 그루브가 미리 결정된 패턴에 따라 정렬되도록 복수의 웨이퍼를 스태킹하여 웨이퍼의 스택을 제조한다. 웨이퍼의 스택은 다이싱에 의해 스택의 수직 에지가 노출되도록 미리 결정된 다이싱 레인을 따라 다이싱된다. 노출된 수직 에지는 유전체 재료 및 금속 트레이스를 포함한다. 다음에 금속 트레이스는 무전해 도금을 통해 수직 에지를 따라 상호연결된다.
다른 실시형태에서, 웨이퍼의 절단된 스택들은 테이프 스트레칭(tape stretching)에 의해 분리된다.
또 다른 실시형태에서, 유전체 재료는 에폭시와 실리카의 혼합물을 포함한다.
또 다른 실시형태에서, 웨이퍼의 스택은 솔더 본딩(solder bonding) 및 무전해 도금으로 구성된 그룹으로부터 선택된 방법을 통해 집적 회로에 추가로 본딩된다.
또 다른 실시형태에서, 유전체 재료의 일부가 제거되어 무전해 도금과 전도성 트레이스 사이의 접촉 영역을 증가시키거나 확대시킬 수 있다.
또 다른 실시형태에서, 복수의 유전체 층이 그루브 내에 배치될 수 있고, 여기서 복수의 유전체 층은 유기, 무기, 또는 이 둘의 조합일 수 있다. 일부의 실시형태에서, 유전체 재료는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 폴리이미드, 에폭시, 일래스토머 및 전기영동적으로 퇴적된 폴리머로 구성된 그룹으로부터 선택될 수 있다.
일부의 실시형태에서, 적어도 하나의 대응하는 트레이스는 전도성 패드에 연결되지 않을 수 있다.
추가의 실시형태 및 특징의 일부는 다음의 설명에서 설명되며, 일부는 본 명세서를 검토할 때 당업자에게 명백하거나 개시된 주제를 실시함으로써 알게 될 것이다. 본 개시의 성질 및 장점의 추가의 이해는 본 개시의 일부를 형성하는 명세서 및 도면의 나머지 부분을 참조함으로써 실현될 수 있다.
설명은 다음의 도면을 참조하여 더 완전하게 이해될 것이며, 도면은 본 개시의 다양한 실시형태로서 제시된 것이며, 본 개시의 범위를 완전히 열거하는 것으로 해석되어서는 안 된다.
도 1은 현장에서 알려진 웨이퍼 레벨(WL) NAND 스태킹 방법의 샘플을 도시한다.
도 2는 본 발명의 실시형태에 따라 스태킹 방법의 예시적인 실시형태를 도시한다.
도 3은 본 발명의 실시형태에 따라 스태킹 방법의 횡단면도를 도시한다.
도 4a는 다양한 실시형태에 따라 스택의 상면에 배치된 추가 요소를 가진 웨이퍼의 스택을 도시한다.
도 4b는 본 발명의 다양한 실시형태에 따라 플래시 웨이퍼 스택을 도시한다.
도 4c는 본 발명의 다양한 실시형태에 따라 다양한 트레이싱 적용을 도시한다.
도 5a는 본 발명의 일부의 실시형태에 따라 IC에 웨이퍼의 스택을 결합하는 것을 도시한다.
도 5b는 많은 실시형태에 따라 IC에 웨이퍼의 스택을 결합하는 것을 도시한다.
도 6a는 본 발명의 다양한 실시형태에 따라 노출된 도체 패드를 구비한 웨이퍼의 스택을 도시한다.
도 6b는 본 발명의 다양한 실시형태에 따라 플래시 웨이퍼 스택을 도시한다.
도 6c는 본발명의 다양한 실시형태에 따라 플래시 웨이퍼 스택을 도시한다.
도 7a는 다양한 실시형태에 따라 다양한 트레이싱 패턴을 가진 플래시 웨이퍼 스택을 도시한다.
도 7b는 많은 실시형태에 따라 플래시 웨이퍼 스택을 도시한다.
본 개시는 아래에서 설명되는 도면과 함께 다음의 상세한 설명을 참조하여 이해될 수 있다. 설명을 명확히 하기 위해 다양한 도면의 특정 요소는 축적에 따라 작도되지 않을 수 있다는 점에 유의한다.
다층 마이크로전자 구조, 제조 시간 및 비용을 저감시키도록 다층 마이크로전자 구조를 스태킹 및 제조하는 시스템 및 방법이 개시된다. 본 명세서에 개시된 실시형태는 마이크로전자 구조 내에서 사용되도록 설계된 적절한 재료로 제조된 웨이퍼(예를 들면, 플래시 다이를 포함하는 웨이퍼)를 얻는 것에 관한 것이다. 이 웨이퍼에는 다이싱 레인에 해당하는 그루브가 있으며, 이것은 표면 내로 절삭된 것으로, 나중에 비전도성 재료로 채워진다. 많은 실시형태는 다수의 웨이퍼를 박형화하고 본딩하여 스택을 형성하기 전에 전도성 경로를 추가하는 것을 포함한다. 일단 적층되면, 웨이퍼는 다이싱 레인을 따라 절단 또는 다이싱되어 다양한 마이크로전자 구조에서 사용될 개별 다이로 분리될 수 있다.
마이크로일렉트로닉스 및/또는 IC를 제조하는 전통적인 방법은 전형적으로 실리콘 웨이퍼의 표면 상에 금속 트레이스 또는 전자 전도성 경로를 형성하거나 배치하는 것으로 시작된다. 이 경로는, 전형적으로, 실리콘 웨이퍼로부터 최종적으로 절단되는 개별 다이와 관련된다. 트레이스를 설치하는 전통적인 방법에는 다양한 기술이 포함된다. 트레이스를 배치하는 가장 평판이 좋은 방법은 전형적으로 전기도금에 의한 것이다. 다른 방법에는 트레이스 경로를 성장시키는 것뿐만 아니라 웨이퍼 상에 전도성 층을 배치하는 것 및 나중에 화학물질 또는 빛을 사용하여 컴포넌트의 원하는 경로를 형성하는 것이 포함된다.
이러한 종래의 방법에서, 실리콘 웨이퍼는 전형적으로 개별 다이로 절단되고, 이것은 트레이스가 배치된 후에 IC 내에서 3 차원(3D) 스태킹을 생성하도록 적층될 수 있다. 대부분의 경우 스태킹을 시작하기 위해 접착제 층 또는 본딩층이 다이에 덧대어진다. 스태킹의 방법은 전형적으로 픽 앤드 플레이스(pick-and-place) 방법을 따르며, 이 방법에서는 기계가 다이싱된 개별 다이를 선택하고 이것을 스태킹한다. 이 기계는 전후로 이동하여 다음 다이를 선택하고 이것을 이전의 다이 위에 스태킹한다. 이러한 스태킹은 통상적으로 그룹으로 이루어지며, 여기서 기계는 일 그룹의 스태킹된 다이를 형성하고, 다음에 원하는 층의 수 및 용량에 따라 그룹들을 스태킹한다. 또한, 각각의 다이는 전형적으로 스태킹되기 전에 테스트되어 단일의 불량 다이에 의해 스택 전체의 기능 불능이 초래될 수 있는 가능성을 확인한다. 다이가 스태킹되면 개별 층들을 상호연결하여 최종 컴포넌트를 형성할 필요가 있다.
종래의 상호연결 방법은 전형적으로 와이어 본딩이라고 하는 방법을 사용한다. 와이어 본딩은 각각의 층들 사이에 금 와이어를 물리적으로 본딩하여 스태킹된 다이들의 각각의 레벨에 대한 다양한 트레이스 경로를 상호연결하는 방법이다. 이는 도 1에 도시된 WL NAND 스택과 유사하다. 여기서 와이어 본드 또는 리드 구조(110)는 스태킹된 다이(120)의 각각을 연결한다. 업계에 도입된 다른 방법에는 TSV의 사용이 포함된다.
TSV는 전형적으로 전도성 재료로 비아를 전기도금하는 것을 포함한다. 이 비아는 다이의 다양한 층들 사이에서 웨이퍼 기판을 통과하며, 전기도금된 경우에 전기적 연결을 형성한다.
이러한 전통적인 스태킹 및 상호연결 방법은 원하는 것보다 비용이 많이 드는 것으로 밝혀졌다. 전술한 바와 같이, 예를 들면, 픽 앤드 플레이스 방법을 사용하는 다이투다이 스태킹(die-to-die stacking)은 더 많은 기계의 이동을 필요로 하며, 이는 비효율적인 프로세스로 이어지고 전체 제조 비용의 상승을 초래할 수 있다. 또한, 이들 방법에는 도 1에 도시된 계단 프로파일과 유사한 단면을 갖는 스태킹 방법이 포함되는 경우가 많다. 계단 프로파일(130)은 궁극적으로 스택의 x-y 치수 특성을 증가시키며, 이는 여러 면에서 3D 스태킹을 통한 마이크로일렉트로닉스의 크기를 축소시키는 원하는 결과에 반한다. 이러한 스태킹 방법은 전체적인 비용을 증가시키고, 최종 제품의 원하는 결과로부터 멀어진다.
또한, 와이어 본딩 및 심지어 TSV에 의한 상호연결 방법은 전체적인 제조 비용을 증가시킨다. 저전압신호를 전송하는 신뢰성과 내식성으로 인해 금은, 전형적으로, 와이어 본딩을 포함하는 대부분의 상호연결용으로 선택되는 재료이다. 금 가격의 변동으로 인해 다이를 상호연결하는 이들 다양한 방법의 비용이 증가하였다.
다이싱 및 상호연결을 위한 기타 기술이 사용되었으나, 이들은 비용효율적이지 않은 것으로 밝혀졌으며, 따라서 산업적인 표준 제조 방법이 되지 못했다. 예를 들면, 전형적인 셸케이스(shell-case) 제조 방법에는 웨이퍼를 절단하는 "V" 형상의 다이싱 레인의 사용이 포함된다. "V" 형상의 다이싱 레인에 의해 본딩을 위한 웨이퍼의 에지가 노출된다. 그 후 이 에지에서 전도성 층의 전기도금이나 리소그래프 인쇄에 의해 상호연결에 수행된다. 따라서, 트레이스를 배치하고, 층들을 스태킹 및 상호연결하는 새로운 방법이 향후 비용 효율적인 컴포넌트의 개발 및 제조에 필수적이다.
많은 실시형태에 따르면, 다층 마이크로전자 구조 및 웨이퍼 레벨에서 다이를 스태킹하는 방법이 도 2 내지 도 5에 예시되어 있다. 도 2는 본 명세서에 개시된 프로세스의 예시적인 실시형태의 흐름도를 예시하는 반면, 도 3 내지 도 5는 본 발명의 많은 실시형태에 따른 스태킹 및 상호연결 방법을 도식적으로 예시한다.
도 2의 개략도는 마이크로전자 컴포넌트와 스택이 웨이퍼 레벨에서 제조되는 예시적인 프로세스를 요약한 것이다. 도 2의 각각의 블록은 많은 실시형태에 따라 3D 플래시 웨이퍼 스택을 제조하는 프로세스의 하나의 단계를 나타낸다. 대응하는 단계들은 도 2의 방법의 단계 중에 다양한 컴포넌트의 단면도로 도 3에 더 예시되어 있다.
이제 도 2에 도시된 흐름과 관련하여 도 3을 참조하면, 많은 실시형태가 예시되어 있다. 이러한 실시형태의 단계 210에서, 최종 제품의 원하는 특성에 따라 전체 반도체 웨이퍼(310)가 선택된다. 일부의 실시형태에 따르면, 단계 215에서 전도성 경로 및 다이싱 레인의 배치를 위한 미리 결정된 패턴이 확립된다.
미리 결정된 경로가 확립되면, 단계 220에서 다이싱 레인을 따라 웨이퍼의 표면에 그루브(320)가 절삭될 수 있다. 그루브의 치수는 웨이퍼 및 다이의 원하는 결과에 따라 신중하게 결정된다. 많은 실시형태에 따르면 그루브는 웨이퍼의 전체 두께를 관통하지 않고 미리 결정된 거리에서 정지하므로 그루브는 메워질 수 있다. 단계 230에서 다이싱 레인을 따라 배치된 그루브는 비전도성 유전체 재료(330)로 채워질 수 있다.
다음 단계(240)는, 많은 실시형태에 따르면, 웨이퍼의 표면 상에 전도성 경로(340)를 배치하는 것을 포함한다. 전도성 경로 또는 트레이스(340)는 유전체 재료(330) 상에서 연장하도록 배치되므로 제조 프로세스의 후반부 중에 트레이스(340)의 에지는 본딩을 위한 노출된다.
단계 250은 많은 실시형태에 따라 프로세스를 계속하고, 이로 인해 웨이퍼는 이 웨이퍼의 저면 부분으로부터 재료를 제거하여 얇아질 수 있다. 유전체 재료로 채원진 이전에 배치된 그루브가 노출되는 정도까지 재료는 제거된다. 웨이퍼가 얇아졌으면, 많은 실시형태에서, 단계 260A가 수행되고, 여기서 웨이퍼(들)에는 박형 웨이퍼를 스태킹 및 본딩할 수 있도록 접착제 층(350)이 가해진다. 접착제 층의 위치가 웨이퍼의 상면인지 또는 저면인지의 여부는 중요하지 않으며 이것이 웨이퍼의 스태킹 전에 배치되는 것만이 중요하다.
많은 실시형태에서, 스태킹을 위한 각각의 웨이퍼를 제조하기 위해 단계 260B로 표시된 전술한 프로세스는 여러 번 반복될 수 있다. 단계 270은 제조된 웨이퍼(360)의 스태킹 및 이들을 다이싱을 위해 준비하는 것을 포함한다. 많은 실시형태에는 추후의 프로세싱을 돕기 위해 테이프 층(370)의 덧대기가 포함될 수 있다.
본 명세서의 실시형태에 개시된 웨이퍼 레벨에서의 스태킹은 다수의 다이가 노출된 웨이퍼 전체가 스태킹되므로 제조 비용을 줄이는데 도움이 된다. 웨이퍼를 처리하는 기계(들)는 전술한 픽 앤드 플레이스 방법에서처럼 많이 움직이지 않는다. 예를 들면, 16 개의 웨이퍼의 그룹을 스태킹하여 최종적으로 다수의 스태킹된 다이를 제조할 수 있고, 웨이퍼의 배치를 위한 16 회의 이동만으로 16 곱하기 다이의 총수의 이동이 가능하다. 웨이퍼 레벨 스태킹은 마이크로일렉트로닉스 제조의 효율을 크게 향상시킨다.
단계 290에서, 많은 실시형태에 따르면, 웨이퍼의 다이싱된 부분들 사이에 공간(380)이 생성되도록 웨이퍼는 다이싱 레인을 따라 다이싱된다. 일부의 실시형태에 따르면, 분리에는 다이싱 후에 간격을 증가시키기 위한 테이프 스트레칭(tape stretching)이 포함될 수 있다. 다이싱되면, 수직으로 스태킹된 층들은 유전체 재료 및 각각의 웨이퍼 층의 트레이스를 노출시키는 노출된 에지를 남기므로 각각의 층은 상호연결될 수 있다.
많은 실시형태에 따르면 상호연결 단계(295)는 무전해 도금을 통해 웨이퍼 층의 각각을 본딩하는 프로세스를 포함한다. 무전해 도금에서는 층들 사이의 와이어 본딩이나 TSV 도금이 사용되지 않는다. 이는 화학조(chemical bath)를 사용하여 일부의 기판 또는 베이스 상에 금속을 배치하는 자동촉매 반응이다. 화학조는 전형적으로 금속 이온을 기판에 결합시키는 역할을 하는 환원제를 포함한다. 무전해 도금을 사용하면 상호연결을 생성하는데 필요한 금속의 양이 줄어든다. 또한, 무전해 도금은 부식 및 마모를 방지한다. 따라서, 상호연결 본딩을 생성하기 위해 무전해 도금을 사용하면 재료의 사용량이 감소되고 총 제조 비용이 절감되므로 과거의 방법에 비해 개선이 이루어진다.
그루브 및 유전체의 실시형태
많은 실시형태에 따르면, 그루브(320)는 도 3에서 단계 270 내지 295으로 예시된 바와 같이 스태킹된 마이크로전자의 다수의 층들 사이에서 일치하며, 여기서 각각의 층은 각각의 대응한 그루브(320) 내에 배치된 유사한 양의 유전체 재료(330)를 예시하고 있다. 다른 실시형태에서, 그루브(330A)는 도 4B에 예시된 바와 같이 크기가 변할 수 있다. 일부의 실시형태에 따르면, 각각의 웨이퍼 상에서 제조될 개별 다이의 원하는 특성에 따라 그루브의 폭을 변경하는 것이 바람직할 수 있다. 다른 예에서는, 다이싱 경로에 대한 그루브의 폭에 기초하여 오정렬(misalignment)이 수용될 수 있다. 그러나, 도 3 및 도 4b에 예시된 바와 같이, 노출된 유전체 및 트레이싱 재료의 수직 에지는 스태킹 및 후속되는 무전해 도금을 통한 상호연결의 전체에 걸쳐 Y 방향으로 변화되지 않는다. 전술한 종래의 방법에서는 Y 치수가 도 1에서 계단 단면으로 표시되는 바와 같이 점진적으로 증가한다. 본 명세서에 개시된 실시형태는 스택 내의 다이의 크기가 변하더라도 스태킹의 바람직한 방법을 위한 스택 전체의 크기를 축소하기 위하여 스태킹의 Y 치수의 변화가 없음을 보여주고 있다.
많은 실시형태에 따르면, 그루브 내에 배치되는 유전체 재료는 웨이퍼 재료 내의 그루브의 표면 전체를 덮기에 충분해야 한다. 도 4c는 그루브의 표면 전체가 유전체 재료(330)에 의해 확실하게 피복되는 방식으로 배치된 다양한 실시형태를 예시하고 있다.
많은 예시적인 실시형태에 따르면, 유전체 재료는 낮은 열팽창 계수(CTE)를 갖도록 구성되어야 한다. 재료의 CTE는 열이 가해졌을 때 재료의 팽창률이다. 전통적으로, PCB에서 사용되는 재료는, 예를 들면, 구리의 CTE에 비해 낮은 CTE를 갖는다. 웨이퍼는 업계에서 전형적인 다양한 처리 단계를 거치기 때문에 이것은 다양한 가열 및 냉각 사이클에 노출될 수 있다. 그러므로, 유전체의 CTE가 낮거나 웨이퍼(310)의 CTE에 더 가까울수록 처리를 통한 결합의 파괴 또는 손실의 가능성이 낮아지고, 따라서 나중에 그 위에 배치될 트레이스가 보존된다.
예를 들면, 전형적인 실리콘 웨이퍼는 3-4 ppm/℃의 CTE를 가지며, 유전체는 그 조성에 따라 더 높은 CTE를 가질 수 있다. 많은 실시형태에 따르면, 유전체(330)는 이 유전체(330)의 CTE를 웨이퍼 재료의 CTE에 더 가까워지도록 감소시키는 것을 돕기 위해 결합제 및 실리카 입자로 구성될 수 있다.
트레이스의 실시형태
도 3 내지 도 4c에 예시된 바와 같이, 많은 실시형태에 따르면, 트레이스는 유전체 재료 위에 분배될 수 있다. 많은 실시형태에 따르면, 트레이스는 트레이스의 에지가 스태킹된 웨이퍼들 사이에 배치될 상호연결을 위해 노출되도록 추후의 처리 또는 다이 절단 시에 노출되도록 유전체 상에 배치된다.
트레이스(340)를 배치하는 전통적인 방법은 업계에서 비용 문제를 발생하므로 트레이스를 생성하는 개선된 방법이 필요하게 되었다. 많은 실시형태는 웨이퍼 상에 트레이스를 배치하는 최신 스크린 인쇄 방법을 포함한다. 도 4c에 예시된 바와 같이, 웨이퍼 상에 유전체 재료 위에 트레이스를 배치하는 스크린 인쇄 방법 또는 스텐실링 방법이 사용될 수 있다. 도 4c에 예시된 바와 같이, 많은 실시형태에서 스크린 인쇄 및 스텐실링 방법은 Z 방향에서 보다 X 치수 및 Y 치수가 더 길고 더 넓은 트레이스를 제조할 수 있다.
많은 실시형태에 따르면, 스크린 인쇄 방법은 우수한 전도성 특성을 제공하는 그리고 본 명세서에서 설명되는 추가의 스태킹 단계와 순조롭게 기능하는 치수 제어된 트레이스를 제조할 수 있다. 많은 실시형태에 따르면 트레이스를 인쇄하는 것은 바람직한 방법이다. 전통적인 리소그래피 및 도금 방법에 비해 트레이스를 인쇄하는 것의 주요 이점은 재료 비용의 절감이다.
스태킹 및 무전해 도금의 실시형태
도 4a, 도 5a 및 도 5b에 예시된 바와 같이, 웨이퍼의 스태킹은 다양한 실시형태에 의해 예시될 수 있다. 도 4a는 많은 실시형태에서 스택 전체의 Z 치수만이 증가되도록 추가 요소(410)가 스택에 추가될 수 있음을 예시한다. 이러한 추가 요소(410)는 유전체로 채워진 그루브가 절단될 수 있고 그 위에 트레이싱이 배치될 수 있다는 점에서 스택 내의 플래시 웨이퍼와 유사한 방식으로 처리될 수 있다. 그 후에, 많은 실시형태는 추가의 무전해 도금을 사용하여 이 추가 요소(410)를 스택의 나머지 부분에 전기적으로 결합할 수 있다.
도 5a 및 도 5b는 스택이 IC 또는 기타 컴포넌트에 본딩될 수 있는 다양한 실시형태를 예시한다. 도 5a는 업계에서 일반적인 것으로 간주될 수 있는 납땜 기술을 이용하여 스택을 IC 또는 기타 컴포넌트에 본딩하는 방법을 예시한다. 대조적으로, 도 5b는 스택을 IC에 무전해 도금하는 비용 절감 본딩 방법을 예시한다.
많은 실시형태에 따르면, 무전해 도금은 제조 레벨 및 원하는 본딩 프로세스에 따라 스택이나 컴포넌트 전체를 위한 화학조로 구성된다. 많은 실시형태에서, 이 화학조는 니켈, 은, 구리, 또는 금으로부터의 금속 이온을 포함할 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 일부의 실시형태에 따르면, 웨이퍼 스택은 칩 스케일 패키지(Chip Scale Package; CSP) 포맷으로 구성될 수 있다. CSP 포맷은 최종 레벨 다이가 PCB에 직접 장착되도록 된 직접 표면 장착형 패키지로 구성되도록 스택이 발생하는 포맷이다. 이러한 패키지에서 스택의 최종 표면은 전도성 범프(620) 또는 솔더 범프(solder bumps; 630)로 구성될 수 있는 노출된 도체 패드(610)를 가질 수 있다. 최종 다이 패키지(640)는 범프를 PCB 또는 IC 상의 대응하는 패드와 정렬시킴으로써 이 PCB 또는 IC에 직접 장착될 수 있다. 이러한 프로세스는 또한 완성된 스택이 반전(flip over)되어 PCB 또는 IC에 연결되는 플립 칩(Flip Chip)으로도 알려져 있다.
많은 실시형태에 따르면, 트레이스는 각각의 개별 다이 상에 다양한 패턴으로 배치될 수 있다. 예를 들면, 도 7a는 본 발명의 많은 실시형태에 따른 상이한 트레이스 패턴을 예시한다. 많은 실시형태에 따르면 웨이퍼로부터 절단될 개별 다이는 절단 전에 그 위에 배치되는 전도성 패드(710)을 갖는다. 많은 실시형태에서, 전도성 패드(710)는 이것에 연결되고 유전체 재료(330) 또는 다이싱 레인을 향하는 트레이스(340)를 필요로 한다.
도 7a는 또한, 많은 실시형태에서, 전도성 패드(710)가 통상적인 트레이스 경로(340)와 함께 부분 트레이스 경로(340A)를 필요로 할 수 있음을 도시하고 있다. 웨이퍼가 본 명세서에서 설명된 실시형태에 따라 스태킹된 경우, 각각의 전도성 패드(710)는 플래시 웨이퍼 스택의 각각의 층에 연결될 필요가 있다. 따라서, 전도성 패드(710)는 스태킹된 웨이퍼의 각각에서 도체 패드의 위치에 대응하는 부분 트레이스(340A)를 필요로 할 수 있다. 예를 들면, 도 7a에서 상단 웨이퍼는 하부 웨이퍼와 다른 트레이스 패턴을 예시하고 있다. 상이한 트레이스 패턴을 가진 전도성 패드(710)는 모든 하부 레벨 웨이퍼에 연결되도록 상부 레벨 트레이스에 대응하는 부분 트레이스(340A)을 필요로 한다. 마찬가지로, 대응한 위치에서 상이한 트레이스 패턴을 가진 패드를 구비한 하부의 웨이퍼는 이들을 상단 웨이퍼에 연결하기 위해 상단 웨이퍼 상에 부분 트레이스를 필요로 한다. 이러한 연결은 스택 내의 트레이스들 사이에 적절한 피치(pitch)가 유지되는 것을 보장한다.
웨이퍼의 피치는 트레이스들 사이의 간격을 지칭한다. 도 7b에서 Z 치수의 피치는 "t"로 표시되어 있고, X 및 Y 치수는 각각 "r" 및 "s"로 표시되어 있다. 트레이스들 사이의 Z 치수는 개별 웨이퍼와 접착제 층의 합계 두께에 해당한다. 본 명세서에 기재된 시스템 및 방법에 대해, X 및 Y 치수의 피치가 Z 치수의 피치보다 크도록 많은 실시형태가 구성될 수 있고, 이러한 관계는 식 t<r 또는 t<s에 의해 예시될 수 있다. "t" 와 "s" 또는 "r" 사이의 관계를 유지하는 것은 많은 실시형태에 따른 스택의 적절한 기능을 확보하기 위해 필수적이다.
균등론
본 발명의 이 설명은 예시 및 설명의 목적으로 제공되었다. 포괄적인 것 또는 기술된 정확한 형태로 본 발명을 제한하는 것은 의도되지 않으며, 상기의 교시에 비추어 많은 수정 및 변형이 가능하다. 실시형태는 본 발명의 원리 및 그 실제의 적용을 가장 잘 설명하기 위해 선택 및 기술되었다. 본 설명에 의해 당업자는 다양한 실시형태로 그리고 특정의 용도에 적합한 다양한 수정을 가하여 본 발명을 최상으로 활용 및 실시할 수 있다. 본 발명의 범위는 다음의 청구범위에 의해 정의된다.

Claims (32)

  1. 칩 스택으로서,
    복수의 박형 칩 - 복수의 박형 칩의 각각은 제 1 표면, 상기 제 1 표면의 반대측의 제 2 표면, 및 복수의 측면을 가지며, 적어도 하나의 측면은 상기 제 1 표면으로부터 상기 제 2 표면까지 연장된 유전체 재료에 의해 피복됨 -;
    복수의 박형 칩들의 각각의 사이에 배치된 복수의 본딩층;
    상기 복수의 박형 칩들의 각각의 제 1 표면 상에 배치된 복수의 전도성 패드;
    상기 제 1 표면 상에 배치된 복수의 전도성 트레이스(trace) - 상기 복수의 전도성 트레이스의 각각은 상기 제 1 표면 상에 배치된 복수의 전도성 패드 중 적어도 하나와 전기적으로 접촉되고, 상기 전도성 패드는 유전체 재료에 의해 피복된 상기 적어도 하나의 측면의 유전체 재료 위에 연장되도록 구성되고, 상기 복수의 전도성 트레이스의 각각은 상기 복수의 박형 칩의 각각 상에 적어도 하나의 대응하는 트레이스를 가짐 -; 및
    상기 유전체 재료 위에 적어도 부분적으로 배치되고, 복수의 박형 칩들의 각각의 사이의 복수의 인쇄된 전도성 트레이스를 상기 대응하는 트레이스에 연결하도록 구성된 무전해 도금된 접속부를 포함하는, 칩 스택.
  2. 제 1 항에 있어서,
    상기 각각의 복수의 박형 칩 내의 유전체 재료는 크기 및 형상이 동일하도록 구성된, 칩 스택.
  3. 제 1 항에 있어서,
    상기 복수의 박형 칩들의 각각 내의 유전체 재료는 복수의 박형 칩들의 각각의 사이에 다양한 크기 및 형상을 갖도록 구성된, 칩 스택.
  4. 제 1 항에 있어서,
    상기 유전체 재료는 상기 복수의 박형 칩의 것과 유사한 CTE를 갖는, 칩 스택.
  5. 제 4 항에 있어서,
    상기 유전체 재료는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 폴리이미드, 에폭시, 일래스토머 및 전기영동적으로 퇴적된 폴리머로 구성된 그룹으로부터 선택될 수 있는, 칩 스택.
  6. 제 5 항에 있어서,
    상기 유전체 재료는 적어도 하나의 층이 유기 재료인 복수의 층을 더 포함하는, 칩 스택.
  7. 제 5 항에 있어서,
    상기 유전체 재료는 적어도 하나의 층이 무기 재료인 복수의 층을 더 포함하는, 칩 스택.
  8. 제 1 항에 있어서,
    상기 복수의 박형 칩 중 적어도 하나 상의 대응하는 트레이스 중 적어도 하나는 전도성 패드에 연결되지 않는, 칩 스택.
  9. 제 1 항에 있어서,
    상기 복수의 박형 웨이퍼의 각각 상의 인쇄된 전도성 트레이스들 사이의 거리는 상기 박형 웨이퍼와 접착제 층의 합계 두께보다 큰, 칩 스택.
  10. 제 1 항에 있어서,
    추가 요소가 상기 스택의 상면에 본딩되고, 상기 복수의 박형 웨이퍼의 인쇄된 트레이스를 추가의 무전해 도금된 연결부와 연결하도록 구성된, 칩 스택.
  11. 제 10 항에 있어서,
    상기 추가 요소는 기판, 및 대응하는 트레이스에 직접 인접하고 전기적으로 연결된 전도성 패드를 더 포함하는 다른 칩으로 구성된 그룹으로부터 선택되는, 칩 스택.
  12. 제 1 항에 있어서,
    상기 스택의 상면은 칩 스케일형 패키지 포맷(chip scaled package format)에 적합하도록 구성된, 칩 스택.
  13. 제 12 항에 있어서,
    상기 칩 스케일형 포맷은 플립 칩 포맷(flip chip format)인, 칩 스택.
  14. 제 1 항에 있어서, 상기 무전해 도금된 연결부에 사용되는 금속은 니켈, 구리, 은 및 금으로 구성된 그룹으로부터 선택되는, 칩 스택.
  15. 제 1 항에 있어서,
    상기 칩들 사이의 접착제 재료는 상기 무전해 도금과 상기 전도성 트레이스 사이의 접촉 영역이 확대되도록 적어도 하나의 전도성 트레이스에 근접한 영역에서 부분적으로 제거된, 칩 스택.
  16. 마이크로전자 스택을 제조하기 위한 방법으로서,
    마이크로전자 컴포넌트의 제조를 위한 웨이퍼의 본체를 형성하는 제 1 면 및 제 2 면을 갖는 복수의 웨이퍼를 제공하는 것 - 상기 복수의 웨이퍼의 각각은 그 위에 배치된 미리 결정된 패턴의 경로 및 미리 결정된 수의 다이싱 레인(dicing lane)을 가짐 -;
    상기 제 1 면으로부터 상기 본체의 일부를 통해서만 연장하여 상기 제 2 면까지는 연장하지 않는 그루브가 상기 웨이퍼의 본체의 다이싱 레인 내에 형성되도록 상기 다이싱 레인을 따라 상기 복수의 웨이퍼의 일부를 제거하는 것;
    유전체 재료의 적어도 제 1 층을 상기 그루브 내에 배치하는 것;
    인쇄, 디렉트 이미징, 및 스텐실링(stenciling)으로 구성된 그룹으로부터 선택된 방식으로 상기 유전체 재료 위에 복수의 금속 트레이스를 배치하고, 상기 미리 결정된 패턴의 경로 중 적어도 하나와 상호연결하는 것;
    재료의 제거에 의해 상기 복수의 웨이퍼의 두께를 감소시켜 상기 웨이퍼 내에 형성된 상기 그루브를 노출시키도록 상기 복수의 웨이퍼의 제 2 면으로부터 재료를 제거하는 것;
    접착제 층을 상기 웨이퍼의 일 면에 덧대는 것;
    상기 웨이퍼 내에 형성된 상기 다이싱 레인 및 그루브가 상기 미리 결정된 패턴에 따라 정렬되도록 상기 복수의 웨이퍼를 스태킹하여 웨이퍼의 스택을 제조하는 것;
    다이싱에 의해 스택의 수직 에지가 노출되도록 상기 미리 결정된 다이싱 레인을 따라 상기 웨이퍼의 스택을 다이싱하는 것 - 노출된 상기 수직 에지는 상기 유전체 재료 및 금속 트레이스로 형성됨 -; 및
    상기 금속 트레이스들이 상기 스택의 각 층을 통해 전자적으로 상호연결되도록 무전해 도금을 통해 상기 수직 에지를 따라 상기 금속 트레이스들을 상호연결하는 것을 포함하는, 마이크로전자 스택을 제조하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 접착제 층은 상기 웨이퍼의 제 2 표면에 덧대어지는, 마이크로전자 스택을 제조하기 위한 방법.
  18. 제 16 항에 있어서,
    상기 복수의 웨이퍼의 각각의 그루브는 크기 및 형상이 일치된, 마이크로전자 스택을 제조하기 위한 방법.
  19. 제 16 항에 있어서,
    상기 복수의 웨이퍼의 각각의 그루브는 상이한 크기 및 치수를 갖도록 구성된, 마이크로전자 스택을 제조하기 위한 방법.
  20. 제 16 항에 있어서,
    상기 무전해 도금에서 사용되는 금속은 니켈, 구리, 은, 및 금으로 구성된 그룹으로부터 선택되는, 마이크로전자 스택을 제조하기 위한 방법.
  21. 제 16 항에 있어서,
    추가 요소가 상기 스태킹된 웨이퍼 층의 표면에 본딩되는, 마이크로전자 스택을 제조하기 위한 방법.
  22. 제 16 항의 웨이퍼 레벨 스택에서,
    상기 복수의 박형 웨이퍼의 각각 상의 상기 인쇄된 전도성 트레이스들 사이의 거리는 상기 박형 웨이퍼와 접착제 층의 합계 두께보다 큰, 웨이퍼 레벨 스택.
  23. 제 16 항에 있어서,
    상기 마이크로전자 스택을 제조하기 위한 방법은 상기 적어도 하나의 전도성 트레이스에 근접한 영역에서 상기 유전체 재료의 일부를 부분적으로 제거하는 것을 더 포함하는, 마이크로전자 스택을 제조하기 위한 방법.
  24. 마이크로전자 스택을 제조하기 위한 방법으로서,
    마이크로전자 컴포넌트의 제조를 위한 웨이퍼의 본체를 형성하는 제 1 면 및 제 2 면을 갖는 복수의 웨이퍼를 제공하는 것 - 상기 복수의 웨이퍼는 각각 그 위에 적어도 하나의 유전체 영역을 가짐 -;
    인쇄, 디렉트 이미징, 및 스텐실링으로 구성된 그룹으로부터 선택된 방식으로 상기 유전체 영역 위에 복수의 금속 트레이스를 배치하는 것;
    본딩층을 상기 웨이퍼의 일면에 덧대는 것;
    상기 복수의 웨이퍼를 스태킹하는 것;
    다이싱에 의해 스택의 수직 에지가 노출되도록 상기 미리 결정된 다이싱 레인을 따라 상기 웨이퍼의 스택을 다이싱하는 것 - 노출된 상기 수직 에지는 상기 유전체 재료 및 금속 트레이스로 형성됨 -; 및
    상기 금속 트레이스들이 상기 스택의 각 층을 통해 전자적으로 상호연결되도록 무전해 도금을 통해 상기 수직 에지를 따라 상기 금속 트레이스들을 상호연결하는 것을 포함하는, 마이크로전자 스택을 제조하기 위한 방법.
  25. 제 24 항에 있어서,
    상기 본딩층은 상기 웨이퍼의 제 2 면에 덧대어지는, 마이크로전자 스택을 제조하기 위한 방법.
  26. 제 24 항에 있어서,
    상기 복수의 웨이퍼의 각각에 대한 유전체 영역은 크기 및 형상이 일치하는, 마이크로전자 스택을 제조하기 위한 방법.
  27. 제 24 항에 있어서,
    상기 복수의 웨이퍼의 각각에 대한 유전체 영역은 크기 및 치수가 상이한, 마이크로전자 스택을 제조하기 위한 방법.
  28. 제 24 항에 있어서,
    상기 무전해 도금에서 사용되는 금속은 니켈, 구리, 은, 및 금으로 구성된 그룹으로부터 선택되는, 마이크로전자 스택을 제조하기 위한 방법.
  29. 제 24 항에 있어서,
    추가 요소가 상기 스태킹된 웨이퍼 층의 표면에 본딩되는, 마이크로전자 스택을 제조하기 위한 방법.
  30. 제 24 항의 웨이퍼 레벨 스택에서,
    상기 복수의 박형 웨이퍼의 각각 상의 상기 인쇄된 전도성 트레이스들 사이의 거리는 상기 박형 웨이퍼와 본딩층의 합계 두께보다 큰, 웨이퍼 레벨 스택.
  31. 제 24 항에 있어서,
    상기 마이크로전자 스택을 제조하기 위한 방법은 상기 적어도 하나의 전도성 트레이스에 근접한 영역에서 상기 유전체 재료의 일부를 부분적으로 제거하는 것을 더 포함하는, 마이크로전자 스택을 제조하기 위한 방법.
  32. 제 24 항에 있어서,
    상기 본딩층은 본딩 다이(bonding die)인, 마이크로전자 스택을 제조하기 위한 방법.
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