KR102099878B1 - 반도체 패키지 - Google Patents

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KR102099878B1
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Abstract

반도체 패키지는, 기판 접속 패드를 구비하는 패키지 기판과, 패키지 기판 상에 적층되고, 칩 접속 패드의 적어도 일부를 덮고 상면 상에서 칩 접속 패드 측으로부터 에지 측으로 향하는 제1 방향으로 연장되는 적어도 하나의 재배선층(redistribution layer)을 구비하는 적어도 하나의 반도체 칩, 및 반도체 칩의 측면을 따라 연장되며, 기판 접속 패드와 재배선층을 전기적으로 연결하는 적어도 하나의 배선을 포함하되, 재배선층은, 반도체 칩의 에지 측으로부터 돌출되어 배선과 접하며, 제1 방향에 수직한 단면의 면적이 제1 방향을 따라 변화하는 돌출부를 구비하고, 반도체 칩의 측면을 덮고, 돌출부의 하부 부분의 적어도 일부를 덮는 절연막를 구비한다.

Description

반도체 패키지 {Semiconductor Package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 반도체 칩들의 측면을 따라 연장되는 배선을 통해 반도체 칩들 사이 및/또는 반도체 칩들과 패키지 기판 사이를 전기적으로 연결시키는 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인해 반도체 패키지가 적용되는 세트 제품, 예컨대 모바일 기기, 디지털 TV 등에 대한 고성능화 및 경박 단소화 요구가 증대됨에 따라, 반도체 패키지의 고성능화 및 경박 단소화 요구 또한 증대되고 있다. 이러한 요구에 대응하여, 근래에는 다양한 종류의 반도체 칩들을 하나의 반도체 패키지 안에 실장시키고 있는 추세이다.
일반적으로, 하나의 반도체 패키지 안에서 복수개의 반도체 칩들을 실장함에 있어서, 예컨대 와이어 본딩 기술 또는 TSV 기술을 이용하여 상기 복수개의 반도체 칩들 사이 및/또는 반도체 칩들과 패키지 기판 사이를 상호 전기적으로 연결시키고 있다. 그러나, 상기 와이어 본딩 기술을 적용하는 경우, 와이어 형성을 위해 비교적 넓은 공간을 필요로 함에 따라 반도체 패키지의 경박 단소화가 어려워 지며 배선 자유도가 낮아지는 문제가 있다. 그리고, 상기 TSV 기술을 적용하는 경우에는, 복잡 및 난이한 제조 프로세스로 인해 제조 비용이 증가되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 경박 단소화가 가능하며 제조 비용을 저감시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는, 기판 접속 패드를 구비하는 패키지 기판과, 상기 패키지 기판 상에 적층되고, 칩 접속 패드의 적어도 일부를 덮고 상면 상에서 상기 칩 접속 패드 측으로부터 에지 측으로 향하는 제1 방향으로 연장되는 적어도 하나의 재배선층(redistribution layer)을 구비하는 적어도 하나의 반도체 칩, 및 상기 반도체 칩의 측면을 따라 연장되며, 상기 기판 접속 패드와 상기 재배선층을 전기적으로 연결하는 적어도 하나의 배선을 포함하되, 상기 재배선층은, 상기 반도체 칩의 에지 측으로부터 돌출되어 상기 배선과 접하며, 상기 제1 방향에 수직한 단면의 면적이 상기 제1 방향을 따라 변화하는 돌출부를 포함하고, 상기 반도체 칩의 측면을 덮고, 상기 돌출부의 하부 부분의 적어도 일부를 덮는 절연막을 포함한다.
일부 실시예에서, 상기 돌출부는, 상기 제1 방향에 수직한 단면의 면적이 상기 반도체 칩의 에지 측으로부터 멀어질수록 감소할 수 있다.
일부 실시예에서, 상기 돌출부는, 상기 반도체 칩의 상면 보다 높게 위치할 수 있다.
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일부 실시예에서, 상기 반도체 칩은, 에지 측에서 국부적으로 형성된 개질 영역을 포함할 수 있다.
일부 실시예에서, 상기 반도체 패키지는, 상기 반도체 칩의 상면을 덮되 상기 칩 접속 패드의 적어도 일부를 노출시키는 보호층을 더 포함할 수 있다.
일부 실시예에서, 상기 재배선층 및 상기 배선은 각각 2개 이상이며, 상기 재배선층들은, 상기 칩 접속 패드측으로부터 상기 반도체 칩의 제1 에지 측으로 연장되는 제1 재배선층과, 상기 칩 접속 패드측으로부터 상기 반도체 칩의 제1 에지 측과 상이한 상기 반도체 칩의 제2 에지 측으로 연장되는 제2 재배선층으로 구분되고, 상기 배선들은, 상기 제1 재배선층과 전기적으로 연결되는 제1 배선 및 상기 제2 재배선층과 전기적으로 연결되는 제2 배선으로 구분될 수 있다.
일부 실시예에서, 상기 반도체 칩의 개수는 2개 이상이며, 상기 반도체 칩들은, 각각의 상기 재배선층의 돌출부가 상기 패키지 기판의 동일한 에지 측을 향하도록 순차적으로 적층될 수 있다.
일부 실시예에서, 상기 반도체 칩의 개수는 2개 이상이며, 상기 반도체 칩들은, 각각의 상기 재배선층의 돌출부가 상기 패키지 기판의 동일한 에지 측을 향하도록 순차적으로 적층되되, 계단 형태로 적층될 수 있다.
일부 실시예에서, 상기 반도체 칩의 개수는 2개 이상이며, 상기 반도체 칩들은, 상기 재배선층의 돌출부가 상기 패키지 기판의 제1 에지 측을 향하는 제1 반도체 칩 그룹과, 상기 반도체 칩들 중 상기 재배선층의 돌출부가 상기 패키지 기판의 제2 에지 측을 향하는 제2 반도체 칩 그룹으로 구분되고, 상기 제1 반도체 칩 그룹의 반도체 칩과 상기 제2 반도체 칩 그룹의 반도체 칩이 교번적으로 적층될 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지에 따르면, 와이어나 TSV에 의하지 않고 반도체 칩 접속 패드로부터 반도체 칩의 상면을 따라 연장되는 재배선층과 기판 접속 패드로부터 반도체 칩의 측면을 따라 연장되는 배선을 접속시켜 반도체 칩들 및/또는 패키지 기판 사이의 전기적 연결을 구현하는 것을 특징으로 한다.
이에 따라, 와이어 형성 시 와이어 높이로 인한 여유 공간 확보 및 본딩 불량 방지를 위해 본딩 패드 영역에 대한 추가 공간의 확보를 필요로 하지 않아 반도체 패키지의 두께 및 폭을 감소시킬 수 있어 경박 단소화에 유리하며, 배선 자유도를 증가시킬 수 있고, 와이어 대비 배선 길이가 짧아져 전기적 특성이 향상될 수 있다.
또한, 반도체 칩을 관통하는 TSV의 형성 프로세스와 같은 복잡 및 난이한 프로세스를 필요로 하지 않고 간소화된 프로세스를 통해 반도체 패키지를 제조할 수 있어, 제조 비용이 저감될 수 있고 생산성이 향상될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 요부(要部) 구성을 나타내는 사시도이고, 도 2는 도 1의 AA - AA' 선 단면에 대응하는 부분을 나타내는 단면도이다.
도 3a는 도 2의 'K' 부분을 확대한 단면도이고, 도 3b는 도 3a의 'L' 부분을 확대한 사시도이다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 요부 구성을 나타내는 사시도이다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 요부 구성을 나타내는 사시도이고, 도 7은 도 6의 BB - BB' 선 단면에 대응하는 부분을 나타내는 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 요부 구성을 나타내는 사시도이고, 도 9는 도 8의 CC - CC' 선 단면에 대응하는 부분을 나타내는 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 시스템을 개략적으로 나타내는 블록도이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드를 개략적으로 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(100)의 요부(要部) 구성을 나타내는 사시도이고, 도 2는 도 1의 AA - AA' 선 단면에 대응하는 부분을 나타내는 단면도이다. 도 3a는 도 2의 'K' 부분을 확대한 단면도이고, 도 3b는 도 3a의 'L' 부분을 확대한 사시도이다. 도 1에서는 설명의 편의를 위해 봉지재(50)의 도시를 생략하였음을 알려둔다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 패키지 기판(10)은 몸체부(12), 복수의 기판 접속 패드들(14), 복수의 하부 패드들(16)을 포함한다.
패키지 기판(10)의 몸체부(12)는 양의 Z 방향을 따라 그 위로 순차적으로 적층되는 적어도 하나의 반도체 칩, 예컨대 4개의 반도체 칩들(20a, 20b, 20c, 20d)을 지지한다. 한편, 도 1 및 도 2에서는 설명의 편의를 위해 4개의 반도체 칩들(20a, 20b, 20c, 20d) 만이 패키지 기판(10) 상에 적층되는 것으로 도시하고 있으나 이에 한정되는 것은 아니며, 5개 이상의 반도체 칩들이 패키지 기판(10) 상에 적층될 수도 있다.
몸체부(12)의 상면(12t)에는, 반도체 칩들(20a, 20b, 20c, 20d)과 소정의 간격을 두고 이격되는 기판 접속 패드들(14)이 노출되어 있다.
기판 접속 패드들(14)은 적층된 반도체 칩들(20a, 20b, 20c, 20d)을 기준으로 서로 반대되는 패키지 기판(10)의 에지 측들, 양의 Y 방향으로의 에지 측과 음의 Y 방향으로의 에지 측에서 노출되어 있다. 그러나 이에 한정되는 것은 아니고, 기판 접속 패드들(14)은 패키지 기판(10)의 양의 X 방향, 음의 X 방향, 양의 Y 방향 또는 음의 Y 방향 중 적어도 하나의 방향으로의 에지 측에 인접하여 다양한 형태로 배치될 수 있다.
몸체부(12)의 하면(12b)에는 그 위로 연결부재(18)가 형성되는 하부 패드들(16)이 형성되어 있다.
도 1 및 도 2에 도시되지는 않았으나, 기판 접속 패드들(14)과 하부 패드들(16)은 몸체부(12) 내부에 형성된 배선들, 예컨대 관통 전극 등을 통해 상호 전기적으로 연결될 수 있다. 또한, 도 1 및 도 2에서 도시되지는 않았으나, 몸체부(12)의 상면(12t) 및 하면(12b) 상에는, 각각 기판 접속 패드들(14)과 하부 패드들(16)의 노출 영역을 정의하고 몸체부(12)를 보호하는 보호층이 형성될 수도 있다.
반도체 칩들(20a, 20b, 20c, 20d)은, 서로 동일하거나 상이한 종류의 반도체 칩들일 수 있으며, 서로 동일한 구조를 가지고 접착 부재(30)를 매개로 하여 패키지 기판(10)의 몸체부(12) 상에 순차적으로 적층된다. 이하에서는, 설명의 편의를 위해, 최상부에 적층된 반도체 칩(20d)을 예로 들어 구조를 상세히 설명한다. 그리고, 도 1 및 도 2에서 반도체 칩들(20a, 20b, 20c)의 재배선층들에 대한 일부 참조부호를 도시하지 않았으나, 반도체 칩들(20a, 20b, 20c)의 재배선층들에 대한 일부 참조부호는 반도체 칩(20d)의 재배선층(24d)의 참조부호에 대응됨을 알려둔다.
반도체 칩(20d)은 칩 바디 내에 회로부가 형성된 구조를 가질 수 있다. 상기 칩 바디는, 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 일부 실시예에서, 상기 칩 바디는 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 상기 칩 바디는 SOI(Silicon On Insulator) 구조를 가질 수 있으며, 상기 칩 바디는 BOX 층(buried oxide layer)을 포함할 수도 있다. 또 다른 실시예에서, 상기 칩 바디는 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 회로부는 반도체 칩(20d)의 상면(20dt)에 인접하여 위치할 수 있다. 상기 회로부에는 예컨대, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU와 DSP가 조합된 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(Optoelectronic) 소자, 디스플레이 소자(display device) 등의 반도체 소자를 이루기 위한 다양한 종류의 능동 소자 및/또는 수동소자가 형성될 수 있다. 또한, 상기 회로부에는 상기 능동 소자 및/또는 수동 소자들을 전기적으로 연결하기 위한 도전성 라인, 금속 배선 라인, 콘택 플러그, 비아 플러그 등이 형성될 수 있으며, 이들 사이에 배치되는 층간 절연층(ILD, Inter Layer Dielectric) 또는 금속간 절연층(IMD, Inter Metal Dielectric) 등이 더 형성될 수도 있다.
반도체 칩(20d) 내부의 상기 회로부에 형성된 반도체 소자들로 전원, 제어신호 등을 제공하기 위한 복수의 칩 접속 패드들(21d)이 반도체 칩(20d)에 형성되어 있다. 칩 접속 패드들(21d)은 반도체 칩(20d)의 상면(20dt)에 인접하게 형성된다. 칩 접속 패드들(21d)은 반도체 칩(20d)의 상면(20dt)에서 노출된다.
도 1 및 도 2에서는 칩 접속 패드들(21d)이 음의 Y 방향으로의 반도체 칩(20d) 에지 측에 인접하여 형성되는 경우만이 도시되고 있으나 이에 한정되는 것은 아니다. 칩 접속 패드들(21d)은 양의 X 방향, 음의 X 방향, 또는 음의 Y 방향 중 적어도 하나의 방향으로의 반도체 칩(20d) 에지 측에 인접하여 형성될 수도 있다. 또한, 도 1 및 도 2에서는 칩 접속 패드들(21d)이 X 방향을 따라 일렬로 정렬되는 것으로 도시되고 있으나 이에 한정되는 것은 아니며 칩 접속 패드들(21d)은 다양한 형태로 배치될 수 있다.
반도체 칩(20d)의 상면(20dt)에는 보호층(22d)이 형성되며, 보호층(22d)은 칩 접속 패드들(21d) 각각의 적어도 일부를 노출시킨다.
보호층(22d) 상에는, 각각, 대응되는 칩 접속 패드들(21d)의 적어도 일부를 덮고 음의 Y 방향으로의 반도체 칩(20d)의 에지 측으로 연장되는 복수의 재배선층들(24d)이 형성되어 있다.
일부 실시예에서, 재배선층들(24d)은 양의 Y 방향으로의 반도체 칩(20d)의 에지 측으로 연장될 수도 있다. 즉, 재배선층들(24d)은 재배선층들(24d)과 인접한 반도체 칩(20d)의 에지 측으로 연장될 수도 있다. 다른 실시예에서, 재배선층들(24d)은 양의 X 방향 또는 음의 X 방향의 반도체 칩(20d)의 에지 측으로 연장될 수도 있다.
한편, 도 1 및 도 2에서는, 재배선층들(24d)이 모두 동일한 반도체 칩(20d)의 에지 측으로 연장되는 경우만이 도시되고 있으나, 이에 한정되는 것은 아니다. 재배선층들(24d)은 반도체 칩(20d)의 서로 다른 에지 측으로 연장되는 재배선층들로 구분될 수 있다. 예컨대, 재배선층들(24d)은 음의 Y 방향의 반도체 칩(20d)의 에지 측으로 연장되는 재배선층들과 양의 Y 방향의 반도체 칩(20d)의 에지 측으로 연장되는 재배선층들로 구분될 수 있다(도 5 참조).
재배선층들(24d)은 일정한 피치를 가지고 서로 평행하게 배치될 수 있다. 그러나 이에 한정되는 것은 아니고, 재배선층들(24d)은 다양한 피치를 가지고 서로 평행하게 배치될 수도 있다.
재배선층들(24d)은, 각각 연장부(24d_1), 연결부(24d_2) 및 확장 패드부(24d_3)로 구성될 수 있다. 연장부(24d_1)는, 연결부(24d_2)와 확장 패드부(24d_3) 사이를 연결하며 Y2 방향을 따라 연장되는 부분으로, 라인 형상을 가질 수 있다. 연결부(24d_2)는 칩 접속 패드(21d)와 접속되는 부분으로, 칩 접속 패드(21d)의 적어도 일부를 덮을 수 있다. 확장 패드부(24d_3)는 Y2 방향의 반도체 칩(20d)의 에지 측에서 배선(40)과 접속되는 부분이다.
일부 실시예에서, 칩 접속 패드(21d)와 접속되는 연결부(24d_2) 및 배선(40)과 접속되는 확장 패드부(24d_3)는, X 방향으로의 폭이 연장부(24d_1)의 X 방향으로의 폭에 비하여 클 수 있으며, 이를 통해 각각 칩 접속 패드(21d) 및 배선(40)과의 접속이 용이해질 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 실시예에서, 연결부(24d_2) 및 확장 패드부(24d_3)의 X 방향으로의 폭과, 연장부(24d_1)의 X 방향으로의 폭은 서로 동일할 수도 있다.
또한, 도 1에서는 연결부(24d_2)와 확장 패드부(24d_3)의 Z 방향에 수직한 단면의 형상이 다각형인 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 연결부(24d_2)와 확장 패드부(24d_3)의 Z 방향에 수직한 단면의 형상은 원형 등의 다양한 형상을 가질 수 있다.
확장 패드부(24d_3)는 음의 Y 방향의 반도체 칩(20d)의 에지 측으로부터 돌출되는, 즉 음의 Y 방향의 반도체 칩(20d)의 에지 측에서 음의 Y 방향으로 더 연장되는 돌출부(Pd)를 포함한다.
도 3a에서 확인할 수 있듯이, 돌출부(Pd)는 반도체 칩(20d)의 상면(20dt)보다 높게 위치한다. 즉, 돌출부(Pd)는 반도체 칩(20d)의 상면(20dt)으로부터 측면(20ds) 측으로 절곡되지 않는다. 또한, 돌출부(Pd)는 반도체 칩(20d)의 측면 상에 접촉되지 않는다. 그리고, 돌출부(Pd)는 하부 부분의 적어도 일부가 절연막(26d)에 의해 덮이고, 상부 부분이 절연막(26d)에 의해 덮이지 않는다. 돌출부(Pd)의 상기 상부 부분이 배선(40)과 접촉한다.
돌출부(Pd)는 음의 Y 방향에 수직한 단면의 면적이 음의 Y 방향을 따라 변화한다. 일부 실시예에서, 돌출부(Pd)의 음의 Y 방향 수직한 단면의 면적은 음의 Y 방향을 따라 반도체 칩(20d)의 에지 측으로부터 멀어질수록 감소할 수 있다. 즉, 돌출부(Pd)는 음의 Y 방향으로 연장될수록 단면적이 감소하는 팁(tip) 형상을 가질 수 있다.
반도체 칩(20d)의 측면(20ds)은 절연막(26d)으로 덮여 있다. 절연막(26d)은 반도체 칩(20d)의 측면(20ds)으로부터 돌출부(Pd)의 일부를 따라 연장된다. 이에 따라, 돌출부(Pd)의 일부는 절연막(26d)에 의해 덮이고, 다른 일부는 노출된다.
한편, 반도체 칩(20d)의 에지 측에는 국부적으로 개질 영역들(MA)이 형성된다. 도 3b에서 확인할 수 있듯이, 반도체 칩(20d)의 에지 측, 즉 측면(20ds)에는 반도체 칩(20d)의 다이싱 방향을 따라 개질 영역들(MA)이 형성되어 있다. 개질 영역들(MA)은 레이저를 이용한 다이싱 프로세스에서 레이저가 반도체 칩(20d)의 Z2 방향으로의 소정 깊이로 집중됨에 따라 형성된다. 예컨대, 개질 영역들(MA)은, 개질 영역들(MA)에 이웃한 영역과 비교할 때 결정 방향이 상이한 영역일 수 있다.
도 3b에서는, 개질 영역들(MA)이 반도체 칩(20d)의 중앙 부분에 형성되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 개질 영역들(MA)이, 반도체 칩(20d)의 상면(20dt) 또는 하면(20db)에 인접하여 형성될 수도 있다. 또한, 도 3b에서는, 돌출부(Pd)가 형성되는 반도체 칩(20d)의 에지 측, 즉 Y2 방향으로의 에지 측에서만 개질 영역이 형성되는 것으로 도시하고 있으나, 레이저를 이용한 다이싱 프로세스가 진행되는 반도체 칩(20d)의 다른 에지 측에서도 개질 영역들(MA)이 형성될 수 있다.
반도체 칩(20d)과 마찬가지로, 반도체 칩들(20a, 20b, 20c)은, 각각, 상면이 보호층(22a, 22b, 22c)에 의해 덮이고, 측면이 절연막들(26a, 26b, 26c)에 의해 덮이며, 보호층(22a, 22b, 22c) 상에 음의 Y 방향으로 연장되는 재배선층들(24a, 24b, 24c)이 형성된 구조를 가질 수 있다.
반도체 칩들(20a, 20b, 20c, 20d)은, 각각의 돌출부들(Pa, Pb, Pc, Pd)이 음의 Y 방향의 패키지 기판(10)의 에지 측을 향하도록 순차적으로 적층된다. 그러나 이에 한정되는 것은 아니다. 반도체 칩들(20a, 20b, 20c, 20d)은 각각의 돌출부들(Pa, Pb, Pc, Pd)이 서로 상이한 방향의 패키지 기판(10)의 에지 측을 향하도록 순차적으로 적층될 수 있다.
일부 실시예에서, 반도체 칩들(20a, 20b, 20c, 20d)은 그룹 단위로 적층되되, 그룹 단위로 돌출부가 서로 반대되는 패키지 기판(10)의 에지 측을 향하도록 적층될 수 있다(도 9 참조). 다른 실시예에서, 반도체 칩들(20a, 20b, 20c, 20d)은 그룹 단위로 적층되되, 그룹 단위로 돌출부가 서로 이웃하는 패키지 기판(10)의 에지 측을 향하도록 적층될 수도 있다.
한편, 반도체 칩들(20a, 20b, 20c, 20d)은, 각각의 돌출부들(Pa, Pb, Pc, Pd)이 Z 방향을 따라 정렬되도록 적층된다.
반도체 칩들(20a, 20b, 20c, 20d)의 측면에는 양의 Z 방향으로 연장되는 복수의 배선들(40)이 형성되어 있다. 배선들(40)은, 각각, 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상의 절연막들(26a, 26b, 26c, 26d)을 덮고, 대응하는 돌출부들(Pa, Pb, Pc, Pd)과 접한다. 그리고, 배선들(40)은 최상부 반도체 칩, 즉 반도체 칩(20d)의 상면(20dt)에 형성된 재배선층들(24d)의 대응하는 확장 패드부(24d_3)를 적어도 일부 덮도록 형성된다. 이와 같이, 배선들(40)이 재배선층들(24a, 24b, 24c, 24d)과 접촉하여 전기적으로 연결됨에 따라, 반도체 칩들(20a, 20b, 20c, 20d) 각각의 칩 접속 패드들(21a, 21b, 21c, 21d)과 이에 대응하는 기판 접속 패드들(14) 사이의 전기적 연결이 구현된다.
배선들(40)은 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상에서 라인 형상으로 형성될 수 있으며, 배선들(40)은 돌출부들(Pa, Pb, Pc, Pd)과 충분히 접촉할 수 있는 X 방향으로의 폭을 가질 수 있다. 배선들(40)은 재배선층들(24d)에 대응하여 배치될 수 있다. 배선들(40)은, 예컨대 도 1에 도시된 바와 같이 서로 균일한 피치를 가지고 서로 평행하게 배치된 재배선층들(24d)에 대응하여 서로 일정한 간격을 사이에 두고 평행하게 배치될 수 있다.
패키지 기판(10) 상에 적층된 반도체 칩들(20a, 20b, 20c, 20d)은 봉지재(50)에 의해 밀봉된다.
이와 같이, 반도체 패키지(100)는 반도체 칩들(20a, 20b, 20c, 20d) 사이 및/또는 반도체 칩들(20a, 20b, 20c, 20d)과 패키지 기판(10) 사이의 전기적 연결을 위해, 와이어를 이용하지 않고 재배선층들(24d)과 배선들(40)을 이용한다.
일반적으로, 와이어를 이용하는 경우에는, 최상부 반도체 칩과 패키지 기판 사이에 형성되는 와이어의 높이로 인해 반도체 패키지의 Z 방향으로의 두께 감소에 제한이 있다. 또한, 와이어링 프로세스에서 기판 접속 패드 상에서 본딩 불량을 방지하기 위해서는 패키지 기판 상에서 X 방향 또는 Y 방향으로 충분한 스페이스를 확보해야 한다. 따라서, 와이어를 이용하는 경우에는 반도체 패키지의 경박 단소화가 어려워 진다.
하지만, 반도체 패키지(100)는 와이어 없이 재배선층들(24d)과 배선들(40)을 이용함으로써, Z 방향으로의 반도체 패키지(100)의 두께를 최소화할 수 있으며, X 방향 또는 Y 방향으로의 반도체 패키지(100)의 폭을 최소화할 수 있어, 경박 단소화에 유리하다.
또한, 반도체 칩들(20a, 20b, 20c, 20d)의 측면을 따라 연장되는 배선들(40)의 경우 반도체 칩들과 이격되어 형성되는 와이어에 비하여 배선 길이를 줄일 수 있고 공간의 제약이 적어, 반도체 패키지(100)의 전기적 특성을 향상시킬 수 있으며, 배선 자유도 또한 증가시킬 수 있다.
한편, 반도체 패키지(100)는 반도체 칩들(20a, 20b, 20c, 20d) 사이 및/또는 반도체 칩들(20a, 20b, 20c, 20d)과 패키지 기판(10) 사이의 전기적 연결을 위해, 반도체 칩들(20a, 20b, 20c, 20d)을 관통하는 관통 전극과 반도체 칩들(20a, 20b, 20c, 20d) 사이의 솔더 조인트와 같은 구조를 포함하지 않는다.
이에 따라 반도체 칩들(20a, 20b, 20c, 20d)의 적층 시 Z 방향으로의 반도체 패키지(100)의 두께 감소가 더 가능하며, 관통 전극 형성을 위한 복잡한 제조 프로세스를 필요로 하지 않아, 반도체 패키지(100)의 제조 비용 저감과 생산성 향상을 가능하게 한다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4f에서는 도 1 및 도 2에서 예시한 반도체 패키지(100)의 예시적인 제조 방법을 설명한다.
도 4a 내지 도 4f에서는 도 1의 AA - AA' 선 단면에 대응하는 부분이 도시되어 있다. 도 4a 내지 도 4f에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다. 한편, 도 1 및 2의 반도체 칩들(20a, 20b, 20c, 20d)은 동일한 공정을 통해 제조되므로, 도 4a 내지 도 4c에 있어서 반도체 칩들(20a, 20b, 20c, 20d) 전체에 대한 설명은 생략하고, 일부 반도체 칩들만을 예로 들어 설명함을 알려둔다.
도 4a를 참조하면, 반도체 칩들(20a, 20b)을 형성하기 위한 칩 영역들(CRa, CRb)과 스크라이브 레인 영역들(SRa, SRb)이 정의된 베이스 기판을 준비한다. 상기 베이스 기판의 칩 영역들(CRa, CRb)에 다양한 반도체 소자, ILD, IMD 등의 절연층, 및 배선들을 포함하는 회로부(도시 생략)를 형성한다.
그리고, 칩 영역들(CRa, CRb)에서 상기 베이스 기판의 상면으로 노출되는 칩 접속 패드들(21a, 21b)을 형성한다. 칩 접속 패드들(21a, 21b)은 도전성 물질, 예컨대 금속 물질로 이루어질 수 있다.
이어서, 칩 영역들(CRa, CRb) 및 스크라이브 레인 영역들(SRa, SRb)에서, 상기 베이스 기판의 상면을 덮는 보호층(22a, 22b)을 형성하고, 패터닝을 통해 칩 접속 패드들(21a, 21b)을 보호층(22a, 22b)으로부터 노출시킨다.
보호층(22a, 22b)은 예컨대, 절연 물질로 이루어질 수 있다. 일부 실시예에서, 보호층(22a, 22b)은 제1 보호층 및 제2 보호층의 다층 구조로 형성될 수도 있다. 상기 제1 보호층은 예컨대, 질화물로 이루어질 수 있다. 상기 제2 보호층은 예컨대, 폴리머 물질로 이루어질 수 있다. 또는, 상기 제2 보호층은 외부 충격을 완화시킬 수 있는 탄성 부재일 수도 있다.
각각의 보호층(22a, 22b) 상에, 칩 접속 패드들(21a, 21b)의 적어도 일부를 덮되 보호층(22a, 22b)을 따라 연장되는 재배선층들(24a, 24b)을 형성한다. 재배선층들(24a, 24b)은 도전성 물질, 예컨대, Al, Cu, Au, Ag 등의 금속 물질로 이루어질 수 있다.
재배선층들(24a, 24b)은 포토마스크를 이용하는 포토리소그래피 공정을 통해 형성할 수 있다. 일부 실시예에서는, 재배선층들(24a, 24b)은 포토리소그래피 공정을 사용하지 않는 소프트리소그래피 공정을 통하여 형성될 수도 있다. 예컨대, 재배선층들(24a, 24b)은 은, 니켈 또는 구리를 포함하는 페이스트 또는 잉크를 이용한 프린팅 방법에 의하여 형성될 수 있다. 또는, 재배선층들(24a, 24b)은 롤 옵셋(roll off-set) 프린팅 방법에 의하여 형성될 수도 있다.
재배선층(24a)의 연결부(24a_2)는 칩 접속 패드(21a)의 적어도 일부를 덮도록 형성될 수 있다. 재배선층(24a)의 확장 패드부(24a_3)는 칩 영역(CRa)으로부터 스크라이브 레인 영역(SRa)에 걸치도록 형성될 수 있다. 재배선층(24a)의 연장부(24a_1)는 연결부(24a_2)와 확장 패드부(24a_3)를 연결하도록 형성될 수 있다. 재배선층(24b)도 재배선층(24a)과 실질적으로 동일하게 형성될 수 있다.
한편, 재배선층들(24a, 24b)을 형성하기에 앞서서, 칩 접속 패드들(21a, 21b) 상에 자연 산화막이 형성되어 재배선층들(24a, 24b)과의 접속 불량을 유발할 수 있으므로, 자연 산화막 제거 프로세스가 추가적으로 수행될 수도 있다.
도 4b를 참조하면, 스크라이브 레인 영역들(SRa, SRb)을 따라 상기 베이스 기판을 절단하여 반도체 칩들(20a, 20b)을 형성한다.
보다 상세하게는, 우선, 도 4b의 (a)에 도시된 바와 같이 상기 베이스 기판을 탄성 테이프(T) 위에 부착하고, 스크라이브 레인 영역들(SRa, SRb)에서 상기 베이스 기판 내부의 소정 깊이로 레이저 빔을 집중시켜, 상기 베이스 기판 내부에 국부적으로 개질 영역들(MA)을 형성한다. 개질 영역들(MA)은 상기 베이스 기판 내부의 다른 영역과 결정 방향 등이 다른 영역이다.
다음으로, 도 4b의 (b)에 도시된 바와 같이 스크라이브 레인 영역들(SRa, SRb)에서 상기 개질 영역들(MA)을 기준으로 상기 베이스 기판에 인장 응력(tensile stress)이 가해지도록, 테이프(T)에 소정의 힘(Force)을 가한다.
이에 따라, 상기 베이스 기판 내부로 레이저가 조사된 라인을 따라서 상기 개질 영역들(MA)을 향해 크랙이 확장되면서, 도 4b의 (c)에 도시된 바와 같이 상기 베이스 기판이 반도체 칩(20a) 및 반도체 칩(20b)으로 분리된다.
이로 인해, 반도체 칩들(20a, 20b)의 측면에 개질 영역(MA)들이 잔존하게 된다. 그리고, 재배선층(24a)의 확장 패드부(24a_3)에 돌출부(Pa)가 형성되고, 재배선층(24b)의 확장 패드부(24b_3)에 돌출부(Pb)가 형성된다. 확장 패드부들(24a_3, 24b_3)이 각각 대응하는 칩 영역들(CRa, CRb)로부터 스크라이브 레인 영역들(SRa, SRb)에까지 형성되는데, 이로 인해 확장 패드부들(24a_3, 24b_3)에도 인장 응력이 가해지면서 칩 영역들(CRa, CRb)과 스크라이브 레인 영역들(SRa, SRb) 사이의 경계 영역에 대응하는 확장 패드부들(24a_3, 24b_3)의 영역에 탄성 변형, 소성 변형이 일어난 후 파단(破斷)이 일어나기 때문이다. 이에 따라, 돌출부들(Pa, Pb)은 연장되는 방향에 대한 수직 단면의 면적이 점차 감소되는 형상, 예컨대 팁 형상을 가지게 된다.
한편, 기존의 블레이드를 이용한 다이싱 프로세스 및 레이저를 이용하되 대상물의 외측 표면으로부터 내부측으로 어블레이션(ablation)하는 다이싱 프로세스와 달리, 본 발명과 같이 베이스 기판을 다이싱 함에 따라, 재배선층들(24a, 24b)이 반도체 칩의 상면으로부터 분리됨에 따른 불량 문제가 방지될 수 있으며, 고속으로 다이싱 가능하고 세정을 위한 추가 처리가 불필요하여 생산성 향상 및 제조 비용 저감에 기여할 수 있다.
도 4c를 참조하면, 도 4c의 (a)에 도시된 바와 같이 반도체 칩(20a)의 상면 및 측면을 덮는 절연막(26)을 형성한다. 절연막(26)은 CVD, 잉크제팅(inkjetting), 또는 스프레이 코팅(spray coating) 방식을 이용하여 형성할 수 있다. 절연막(26)은 고분자막, 예컨대 에폭시 몰드 화합물(Epoxy Mold Compound: EMC), 파릴렌(Parylene) 등으로 이루어질 수 있다.
다음으로 도 4c의 (b)에 도시된 바와 같이 건식 식각, 예컨대 플라즈마 식각을 통해 반도체 칩(20a)의 상면을 덮는 절연막(26)을 제거하여, 보호층(22a) 및 재배선층(24a)을 노출시키고 반도체 칩(20a)의 측면을 덮는 절연막(26a)만을 잔존시킨다.
도 4d를 참조하면, 접착 부재(30)를 매개로 하여 반도체 칩들(20a, 20b, 20c, 20d)을 패키지 기판(10)의 몸체부(12) 상에 순차적으로 적층한다. 반도체 칩들(20a, 20b, 20c, 20d)은 패키지 기판(10)의 일 에지 측으로 각각의 돌출부가 향하도록 순차적으로 적층된다.
패키지 기판(10)의 몸체부(12)는 예컨대, 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 몸체부(12)는 단일층이거나 그 내부에 배선 패턴들을 포함하는 다층 구조층으로 이루어질 수 있다. 또한, 몸체부(12) 내부에는 적어도 하나의 관통 전극이 포함될 수도 있다. 기판 접속 패드들(14) 및 하부 패드들(16)은 도전성 물질을 포함할 수 있다.
접착 부재(30)는, 필름 타입 또는 액상 타입의 접착 부재일 수 있으며, 반도체 칩들(20a, 20b, 20c, 20d) 하면의 테이프(도 4c 참조)를 제거하고, 반도체 칩(20a)과 패키지 기판(10) 사이, 반도체 칩들(20a, 20b, 20c, 20d) 사이에 개재될 수 있다.
도 4e를 참조하면, 패키지 기판(10)의 기판 접속 패드(14)의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면을 따라 연장되어 반도체 칩들(20a, 20b, 20c, 20d) 각각의 돌출부들(Pa, Pb, Pc, Pd)과 접하며, 최상부의 반도체 칩(20d)에서 확장 패드부(24d_3)의 적어도 일부를 덮는 라인 형상의 배선(40)을 형성한다. 배선(40)은 잉크제팅(inkjetting), 디핑(dipping), 또는 도금(Plating) 등의 방식을 이용하여 형성할 수 있다. 상기 배선(40)은 도전성 물질, 예컨대 Au, Ag, Cu, Solder 등의 금속 물질로 이루어질 수 있다.
도 4f를 참조하면, 상기 패키지 기판(10)의 상면을 덮고, 적층된 반도체 칩들(20a, 20b, 20c, 20d)을 밀봉하는 봉지재(50)를 형성한다. 봉지재(50)는 예컨대, EMC로 이루어질 수 있다.
이어서, 패키지 기판(10) 하면의 하부 패드들(16) 상에 연결부재(18)를 형성한다. 연결부재(18)는 도전성 물질, 예컨대 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 및 솔더 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 연결부재(18)는 볼 형태로 한정되지 않으며, 예컨대 원기둥 형태나, 다각 기둥, 다면체 등의 다양한 형태로 변형될 수도 있다.
다음으로, 소정 단위로 패키지 기판을 싱귤레이션(singulation)하여 반도체 패키지(100)를 형성한다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(200)의 요부 구성을 나타내는 사시도이다. 도 5에 있어서, 도 1 및 도 2에 도시된 구성과 동일하거나 유사한 구성에 대해서는 중복 설명은 생략하고 차이점 위주로 설명한다.
반도체 칩들(20a, 20b, 20c, 20d)은, 서로 동일하거나 상이한 종류의 반도체 칩들일 수 있으며, 서로 동일한 구조를 가지고 접착 부재(30)를 매개로 하여 패키지 기판(10)의 몸체부(12) 상에 순차적으로 적층된다. 이하에서는, 설명의 편의를 위해, 최상부에 적층된 반도체 칩(20d)을 예로 들어 구조를 설명한다. 그리고, 도 5에서 반도체 칩들(20a, 20b, 20c)의 재배선층들에 대한 일부 참조부호를 도시하지 않았으나, 반도체 칩들(20a, 20b, 20c)의 재배선층들에 대한 일부 참조부호는 반도체 칩(20d)의 재배선층들(24d)의 참조부호에 대응됨을 알려둔다.
도 1에서와 달리, 반도체 패키지(200)의 반도체 칩(20d)에는, 서로 반대되는 반도체 칩(20d)의 에지 측에 칩 접속 패드들(21d_1, 21d_2)이 각각 형성된다. 즉, 반도체 패키지(200)에는 양의 Y 방향으로의 반도체 칩(20d) 에지 측에 인접하는 칩 접속 패드들(21d_1)과, 음의 Y 방향으로의 반도체 칩(20d) 에지 측에 인접하는 칩 접속 패드들(21d_2)이 형성되어 있다.
반도체 칩(20d)의 상면(20dt)에는 보호층(22d)이 형성되며, 칩 접속 패드들(21d_1, 21d_2) 각각은 적어도 일부가 보호층(22d)으로부터 노출된다.
보호층(22d) 상에는, 칩 접속 패드들(21d_1)의 적어도 일부를 덮고, 음의 Y 방향의 반도체 칩(20d)의 에지 측으로 연장되는 복수의 재배선층들(24d)이 형성되어 있다. 또한, 보호층(22d) 상에는, 칩 접속 패드들(21d_2)의 적어도 일부를 덮고, 양의 Y 방향의 반도체 칩(20d)의 에지 측으로 연장되는 복수의 재배선층들(28d)이 형성되어 있다. 즉, 도 1에서와 달리, 재배선층들이 서로 반대되는 방향으로 연장되고, 각각 대응하는 반도체 칩의 에지 측에서 노출되는 형태로 형성된다. 재배선층들(24d, 28d)은 서로 균일한 피치를 갖고 서로 평행하게 배치될 수 있으나 이에 한정되는 것은 아니고, 재배선층들(24d, 28d)은 각각 상이한 피치를 가지고 서로 평행하게 배치될 수도 있다.
재배선층들(28d)은 재배선층들(24d)과 마찬가지로, 연장부(28d_1), 연결부(28d_2) 및 확장 패드부(28d_3)로 구성될 수 있다. 또한, 재배선층들(28d)은 재배선층들(24d)과 마찬가지로, 확장 패드부(28d_3)에 돌출부가 형성될 수 있다.
반도체 칩(20d)의 측면(20ds)은 절연막(26d)으로 덮여 있다. 절연막(26d)은 재배선층들(26d, 28d) 각각의 하부 부분을 덮는다. 이에 따라, 재배선층들(26d, 28d) 각각의 돌출부는 상부 부분이 노출된다.
반도체 칩(20d)과 마찬가지로, 반도체 칩들(20a, 20b, 20c)은, 각각, 상면이 보호층(22a, 22b, 22c)에 의해 덮이고, 측면이 절연막들(26a, 26b, 26c)에 의해 덮이며, 보호층(22a, 22b, 22c) 상에 음의 Y 방향으로 연장되어 대응되는 반도체 칩의 에지 측까지 연장되는 재배선층들(24a, 24b, 24c)과, 양의 Y 방향으로 연장되어 대응되는 반도체 칩의 에지 측으로 연장되는 재배선층들(28a, 28b, 28c)이 형성된 구조를 가질 수 있다.
반도체 칩들(20a, 20b, 20c, 20d)은, 재배선층들(24a, 24b, 24c, 24d)에 구비되는 돌출부들(Pa, Pb, Pc, Pd)이 음의 Y 방향에 대응하는 패키지 기판(10)의 에지 측을 향하고, 재배선층들(28a, 28b, 28c, 28d)에 구비되는 돌출부들이 양의 Y 방향에 대응하는 패키지 기판(10)의 에지 측을 향하도록, 순차적으로 적층된다.
반도체 칩들(20a, 20b, 20c, 20d)의 음의 Y 방향에 대응하는 측면에는 Z 방향을 따라 연장되며 재배선층들(24a, 24b, 24c, 24d)에 구비되는 돌출부들(Pa, Pb, Pc, Pd)과 접속되는 복수의 배선들(40)이 형성되며, 반도체 칩들(20a, 20b, 20c, 20d)의 양의 Y 방향에 대응하는 측면에는 Z 방향으로 연장되며 재배선층들(28a, 28b, 28c, 28d)에 구비되는 돌출부들과 접속되는 복수의 배선들(42)이 형성된다.
배선들(40)은, 각각, 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상의 절연막들(26a, 26b, 26c, 26d)을 덮고, 대응하는 돌출부들(Pa, Pb, Pc, Pd)과 접하고, 최상부 반도체 칩, 즉 반도체 칩(40d) 상면(20dt)에 형성된 재배선층들(24d)의 대응하는 확장 패드부(24d_3)를 적어도 일부 덮는다.
배선들(42)도 마찬가지로, 각각 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상의 절연막들(26a, 26b, 26c, 26d)을 덮고, 대응하는 돌출부들과 접하고, 최상부 반도체 칩, 즉 반도체 칩(20d) 상면(20dt)에 형성된 재배선층들(28d)의 대응하는 확장 패드부(28d_3)를 적어도 일부 덮는다.
이와 같이, 반도체 패키지(200)는 반도체 칩들(20a, 20b, 20c, 20d) 사이 및/또는 반도체 칩들(20a, 20b, 20c, 20d)과 패키지 기판(10) 사이의 전기적 연결을 위해, 와이어 및 관통 전극을 이용하지 않고 재배선층들(24d, 28d)과 배선들(40, 42)을 이용한다. 따라서, 반도체 패키지(200)의 경박 단소화에 유리하며, 배선 자유도가 향상되고, 제조 비용의 저감 및 생산성 향상을 가능하게 한다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(300)의 요부 구성을 나타내는 사시도이고, 도 7은 도 6의 BB - BB' 선 단면에 대응하는 부분을 나타내는 단면도이다. 도 6 및 도 7에 있어서, 도 1 및 도 2에 도시된 구성과 동일하거나 유사한 구성에 대해서는 중복 설명은 생략하고, 차이점 위주로 설명한다.
반도체 패키지(300)에서는, 각각, 상면이 보호층(22a, 22b, 22c, 22d)에 의해 덮이고, 측면이 절연막들(26a, 26b, 26c, 26d)에 의해 덮이며, 보호층(22a, 22b, 22c, 22d) 상에 음의 Y 방향의 반도체 칩의 에지 측으로 연장되는 재배선층들(24a, 24b, 24c, 24d)이 형성된 구조를 가지는 반도체 칩들(20a, 20b, 20c, 20d)이, 도 1에서와 달리 계단 형태로 순차적으로 적층된다. 즉, 반도체 칩들(20a, 20b, 20c)의 상면에서 확장 패드부들(24a_3, 24b_3, 24c_3)이 더 노출되도록 반도체 칩들(20a, 20b, 20c, 20d)이 순차적으로 적층된다.
그리고, 배선들(44)이, 각각, 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상의 절연막들(26a, 26b, 26c, 26d)을 덮고, 대응하는 돌출부들(Pa, Pb, Pc, Pd) 및 확장 패드부들(24a_3, 24b_3, 24c_3, 24d_3)과 접하고, 최상부 반도체 칩, 즉 반도체 칩(20d) 상면(20dt)에 형성된 재배선층들(24d)의 대응하는 확장 패드부(24d_3)를 적어도 일부 덮도록 형성된다.
반도체 패키지(300) 또한, 와이어 및 관통 전극을 이용하지 않고 재배선층들(24d)과 배선들(44)을 이용한다. 따라서, 반도체 패키지(300)의 경박 단소화가 가능하며, 배선 자유도가 향상되며, 제조 비용의 저감 및 생산성 향상을 가능하게 한다.
도 8은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(400)의 요부 구성을 나타내는 사시도이고, 도 9는 도 8의 CC - CC' 선 단면에 대응하는 부분을 나타내는 단면도이다. 도 8 및 도 9에 있어서, 도 1 및 도 2에 도시된 구성과 동일하거나 유사한 구성에 대해서는 중복 설명은 생략하고, 차이점 위주로 설명한다.
반도체 패키지(400)에서는, 각각, 상면이 보호층(22a, 22b, 22c, 22d)에 의해 덮이고, 측면이 절연막들(26a, 26b, 26c, 26d)에 의해 덮이며, 보호층(22a, 22b, 22c, 22d) 상에 재배선층들(24a, 24b, 24c, 24d)이 형성된 구조를 가지는 반도체 칩들(20a, 20b, 20c, 20d)이, 도 1에서와 달리 각각의 돌출부가 패키지 기판(10)의 에지 측을 향하는 방향에 따라 그룹 단위로 구분되며, 각각의 그룹 단위에 속하는 반도체 칩들이 교번적으로 적층된다. 즉, 돌출부가 음의 Y 방향으로의 패키지 기판(10)의 에지 측을 향하는 반도체 칩(20a) 및 반도체 칩(20c)이 제1 반도체 칩 그룹으로, 돌출부가 양의 Y 방향으로의 패키지 기판(10)의 에지 측을 향하는 반도체 칩(20b) 및 반도체 칩(20d)이 제2 반도체 칩 그룹으로 구분되며, 상기 제1 반도체 칩 그룹의 반도체 칩과 상기 제2 반도체 칩 그룹의 반도체 칩이 교번적으로 적층된다.
그리고, 반도체 칩들(20a, 20b, 20c, 20d)의 음의 Y 방향으로의 측면에는 Z 방향으로 연장되며 재배선층들(24a, 24c)에 구비되는 돌출부들(Pa, Pc)과 접속되는 복수의 배선들(46)이 형성되며, 반도체 칩들(20a, 20b, 20c, 20d)의 양의 Y 방향으로의 측면에는 Z 방향으로 연장되며 재배선층들(28b, 28d)에 구비되는 돌출부(Pb, Pd)들과 접속되는 복수의 배선들(48)이 형성된다.
배선들(46)은, 각각, 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부, 즉 음의 Y 방향에 대응하는 패키지 기판(10)의 에지 측에 배치되는 기판 접속 패드들의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c)의 측면 상의 절연막들(26a, 26b, 26c)을 덮고, 대응하는 돌출부들(Pa, Pc)과 접한다.
반면, 배선들(48)은, 각각 대응하는 패키지 기판(10)의 기판 접속 패드들(14)의 적어도 일부, 즉 양의 Y 방향에 대응하는 패키지 기판(10)의 에지 측에 배치되는 기판 접속 패드들의 적어도 일부를 덮고, 반도체 칩들(20a, 20b, 20c, 20d)의 측면 상의 절연막들(26a, 26b, 26c, 26d)을 덮고, 대응하는 돌출부들(Pb, Pd)과 접하고, 최상부 반도체 칩, 즉 반도체 칩(20d) 상면(20dt)에 형성된 재배선층들(28d)의 대응하는 확장 패드부(28d_3)를 적어도 일부 덮는다.
즉, 배선들(46)과 배선들(48)은 패키지 기판(10)을 기준으로 Z 방향으로 서로 다른 높이까지 연장된다.
반도체 패키지(400) 또한, 와이어 및 관통 전극을 이용하지 않고 재배선층들(24d)과 배선들(46, 48)을 이용한다. 따라서, 반도체 패키지(400)의 경박 단소화가 가능하며, 배선 자유도가 향상되며, 제조 비용의 저감 및 생산성 향상을 가능하게 한다.
도 10은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 시스템(1000)을 개략적으로 나타내는 블록도이다.
도 10을 참조하면, 시스템(1000)은 컨트롤러(1100), 입출력 장치(1200), 메모리(1300), 및 인터페이스(1400)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다.
컨트롤러(1100)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입출력 장치(1200)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입출력 장치(1200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입출력 장치(1200)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
메모리(1300)는 컨트롤러(1100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 컨트롤러(1100)에서 처리된 데이터를 저장할 수 있다. 메모리(1300)는 본 발명의 기술적 사상에 의한 반도체 패키지 기술이 적용된 메모리일 수 있다. 예를 들면, 상기 메모리(1300)는 도 1, 도 5, 도 6, 및 도 8에 예시한 반도체 패키지들(100, 200, 300, 400) 등으로 제조될 수 있다.
인터페이스(1400)는 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 컨트롤러(1100), 입출력 장치(1200), 메모리(1300), 및 인터페이스(1400)는 버스(1500)를 통해 서로 통신할 수 있다. 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 패키지를 포함하는 메모리 카드(3000)를 개략적으로 나타내는 블록도이다.
도 11을 참조하면, 메모리 카드(2000)는 메모리(2100) 및 메모리 컨트롤러(2200)를 포함한다.
메모리(2100)는 데이터를 저장할 수 있다. 일부 실시예에서, 메모리(2100)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 메모리(2100)는 본 발명의 기술적 사상에 의한 반도체 패키지 기술이 적용된 메모리 일 수 있다. 예를 들면, 메모리(2100)는 도 1, 도 5, 도 6, 및 도 8에 예시한 반도체 패키지들(100, 200, 300, 400) 등으로 제조될 수 있다.
메모리 컨트롤러(2200)는 호스트(2300)의 읽기/쓰기 요청에 응답하여 메모리(2100)에 저장된 데이터를 읽거나, 메모리(2100)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400: 반도체 패키지
10: 패키지 기판 20: 반도체 칩
30: 접착 부재 40: 배선
50: 봉지 부재 1000: 시스템
2000: 메모리 카드

Claims (10)

  1. 기판 접속 패드를 구비하는 패키지 기판;
    상기 패키지 기판 상에 적층되고, 칩 접속 패드의 적어도 일부를 덮고 상면 상에서 상기 칩 접속 패드 측으로부터 에지 측으로 향하는 제1 방향으로 연장되는 적어도 하나의 재배선층(redistribution layer)을 구비하는 적어도 하나의 반도체 칩;
    상기 반도체 칩의 측면을 따라 연장되며, 상기 기판 접속 패드와 상기 재배선층을 전기적으로 연결하는 적어도 하나의 배선을 포함하되, 상기 재배선층은, 상기 반도체 칩의 에지 측으로부터 돌출되어 상기 배선과 접하며, 상기 제1 방향에 수직한 단면의 면적이 상기 제1 방향을 따라 변화하는 돌출부를 포함하고; 및
    상기 반도체 칩의 측면을 덮고, 상기 돌출부의 하부 부분의 적어도 일부를 덮는 절연막를 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 돌출부는, 상기 제1 방향에 수직한 단면의 면적이 상기 반도체 칩의 에지 측으로부터 멀어질수록 감소하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 돌출부는, 상기 반도체 칩의 상면 보다 높게 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 반도체 칩은, 에지 측에서 국부적으로 형성된 개질 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩의 상면을 덮되 상기 칩 접속 패드의 적어도 일부를 노출시키는 보호층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 재배선층 및 상기 배선은 각각 2개 이상이며,
    상기 재배선층들은, 상기 칩 접속 패드측으로부터 상기 반도체 칩의 제1 에지 측으로 연장되는 제1 재배선층과, 상기 칩 접속 패드측으로부터 상기 반도체 칩의 제1 에지 측과 상이한 상기 반도체 칩의 제2 에지 측으로 연장되는 제2 재배선층으로 구분되고,
    상기 배선들은, 상기 제1 재배선층과 전기적으로 연결되는 제1 배선 및 상기 제2 재배선층과 전기적으로 연결되는 제2 배선으로 구분되는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 반도체 칩의 개수는 2개 이상이며,
    상기 반도체 칩들은, 각각의 상기 재배선층의 돌출부가 상기 패키지 기판의 동일한 에지 측을 향하도록 순차적으로 적층되는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 반도체 칩의 개수는 2개 이상이며,
    상기 반도체 칩들은, 각각의 상기 재배선층의 돌출부가 상기 패키지 기판의 동일한 에지 측을 향하도록 순차적으로 적층되되, 계단 형태로 적층되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 반도체 칩의 개수는 2개 이상이며,
    상기 반도체 칩들은, 상기 재배선층의 돌출부가 상기 패키지 기판의 제1 에지 측을 향하는 제1 반도체 칩 그룹과, 상기 반도체 칩들 중 상기 재배선층의 돌출부가 상기 패키지 기판의 제2 에지 측을 향하는 제2 반도체 칩 그룹으로 구분되고,
    상기 제1 반도체 칩 그룹의 반도체 칩과 상기 제2 반도체 칩 그룹의 반도체 칩이 교번적으로 적층되는 것을 특징으로 하는 반도체 패키지.
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