KR101088825B1 - 반도체 칩 및 이를 갖는 스택 패키지 - Google Patents

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electrode
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Abstract

본 발명은 스택 패키지의 구현시에 칩 선택이 용이하도록 한 반도체 칩 및 이를 갖는 스택 패키지를 개시한다. 개시된 본 발명에 따른 스택 패키지는, 각각, 일면 및 상기 일면에 대향하는 타면을 갖는 반도체기판과, 상기 반도체기판의 일면 상에 형성되고 상면에 배열된 적어도 하나 이상의 신호 패드들 및 칩 선택 패드들을 갖는 액티브층과, 상기 액티브층과 상기 반도체기판의 일면 및 타면을 관통하도록 형성되며 각각 상기 신호 패드들과 전기적으로 연결된 제1관통전극들 및 상기 칩 선택 패드들과 연결된 제2관통전극들과, 상기 반도체기판 및 상기 액티브층 중 어느 하나의 측면으로부터 어느 하나의 제2관통전극에 연결되도록 형성된 측면 전극을 포함하고, 상기 제1관통전극들이 상호 전기적으로 연결되게 스택된 적어도 둘 이상의 반도체 칩; 및 상기 스택된 반도체 칩들의 측면에 형성되고, 각각 상기 스택된 반도체 칩들 중에서 어느 하나 반도체 칩의 측면 전극과 접속된 연결 배선들;을 포함한다.

Description

반도체 칩 및 이를 갖는 스택 패키지{Semiconductor chip and stack package having the same}
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 스택 패키지의 구현시에 칩 선택이 용이하도록 한 반도체 칩 및 이를 갖는 스택 패키지에 관한 것이다.
최근 들어, 다수개의 반도체 칩들을 스택하여 데이터 저장 용량을 보다 증가시킨 스택 패키지가 다양한 형태로 개발되고 있다. 또한, 메모리 반도체 칩과 시스템 반도체 칩을 스택하여 데이터 저장 용량은 물론 데이터 처리 속도를 향상시킨 스택 패키지 또한 개발되고 있다.
이러한 스택 패키지에 있어서, 스택된 반도체 칩들 각각에의 신호 전달은 주로 와이어에 의해 이루어졌다. 이로 인해, 기존의 스택 패키지는 신호 전달 길이가 긴 것과 관련하여 속도가 느린 단점이 있고, 또한, 와이어 본딩을 위해 기판에 추가 면적이 요구되어서 크기가 증가하는 단점이 있으며, 게다가, 각 반도체 칩에의 와이어본딩을 하기 위한 갭(Gap)이 요구되어서 전체 높이가 높아지는 단점이 있다.
이에, 도 1에 도시된 바와 같은 관통 실리콘 비아(Through Silicon Via; 이하, '관통전극'라 함)(30)을 이용한 스택 패키지(100)가 제안되었다. 관통전극(30)을 이용한 스택 패키지(100)는 스택되는 각각의 반도체 칩(20) 내에 관통전극(30)을 형성하여 상기 반도체 칩(20)들간의 전기적 연결이 관통전극(30)에 의해 이루어지도록 한 구조이다.
도 1에서, 미설명된 도면부호 10은 기판을, 12는 본드핑거를, 14는 볼랜드를, 22는 본딩패드를, 40은 봉지부재를, 그리고, 50은 솔더볼을 각각 나타낸다.
한편, 관통전극을 이용한 스택 패키지의 경우, 스택된 반도체 칩들의 선택적 구동을 위해 칩 선택 배선이 필요하다. 따라서, 종래에는 칩 선택 배선으로서 재배선(Re-distribution layer)을 이용하고 있다. 현재 적용중인 관통전극 재배선은, 도 2a에서와 같이 수직 관통법을 이용하거나, 또는, 도 2b에서와 같이 추가 배선(70)을 형성한 후에 상기 추가 배선(70)과 기판(10)의 본드핑거(12)간을 전도성 와이어(80)로 본딩하는 방식으로 구현하고 있다.
도 2a 및 도 2b에서, 미설명된 도면부호 24는 칩 선택 패드를, 32는 추가 관통전극을, 그리고, 60은 재배선을 각각 나타낸다.
그러나, 관통전극 재배선을 구현하기 위한 전자의 방식은 스택되는 각 반도체 칩에 추가 관통전극 및 재배선을 형성해야 하는 것으로 인해 제작 공정이 복잡할 뿐만 아니라, 반도체 칩들간 일정 간격이 필요하므로 패키지의 전체 높이가 증가되는 단점이 있다. 또한, 관통전극 재배선을 구현하기 위한 후자의 방식은 와이어 본딩을 위한 추가 공간이 필요하므로 패키지의 크기가 증가되는 단점이 있다.
그러므로, 패키지의 경박단소화를 만족하면서 스택된 반도체 칩들의 신뢰성있는 선택적 구동을 위한 새로운 기술이 필요한 실정이다.
본 발명은 스택 패키지의 구현 시 칩 선택이 용이하도록 한 반도체 칩을 제공한다.
또한, 본 발명은 스택된 반도체 칩들의 선택적 구동을 신뢰성 있게 실현함은 물론 경박단소화를 이룬 스택 패키지를 제공한다.
일 견지에서, 본 발명에 따른 반도체 칩은, 일면 및 상기 일면에 대향하는 타면을 갖는 반도체기판; 상기 반도체기판의 일면 상에 형성되고, 상면에 배열된 적어도 하나 이상의 신호 패드들 및 칩 선택 패드들을 갖는 액티브층; 상기 액티브층과 상기 반도체기판의 일면 및 타면을 관통하도록 형성되며, 각각 상기 신호 패드들과 전기적으로 연결된 제1관통전극들 및 상기 칩 선택 패드들과 연결된 제2관통전극들; 및 상기 반도체기판 및 상기 액티브층 중 어느 하나의 측면으로부터 어느 하나의 제2관통전극에 연결되도록 형성된 측면 전극;을 포함한다.
상기 측면 전극은 상기 반도체기판에 형성된 경우에 상기 반도체기판의 일면으로부터 10∼25㎛의 깊이에 배치되게 형성된다.
상기 액티브층에 형성된 측면 전극은 상기 액티브층의 측면으로부터 상기 제2관통전극과 연결되게 추가로 형성될 수 있다.
상기 액티브층에 형성된 측면 전극은 상기 액티브층에 형성된 다층의 금속배선들 중에서 상기 제2관통전극과 연결됨과 동시에 상기 액티브층의 측면으로 연장된 어느 하나의 금속배선이다.
상기 제1 및 제2 관통전극들은 각각 상기 신호 패드 및 칩 선택 패드와 그 바로 아래의 액티브층 부분 및 반도체기판 부분을 수직으로 관통하도록 형성된다.
상기 제1 및 제2 관통전극들은 각각 상기 신호 패드 및 칩 선택 패드와 이격된 상기 액티브층 부분 및 반도체기판 부분을 수직으로 관통하도록 형성된다.
이 경우, 본 발명에 따른 반도체 칩은 상기 각 제1 및 제2 관통전극들과 이에 대응하는 각 신호 패드 및 칩 선택 패드를 전기적으로 개별 연결하도록 형성된 재배선들을 더 포함한다.
상기 제1 및 제2 관통전극들이 형성된 상기 액티브층 및 상기 반도체기판은 회로부 및 상기 회로부를 둘러싸는 잔류 스크라이브 레인부를 포함하며, 이 경우, 상기 제1 및 제2 관통전극들은 상기 회로부에 배치되거나, 상기 스크라이브 레인부에 배치될 수 있다.
다른 견지에서, 본 발명에 따른 스택 패키지는, 각각, 일면 및 상기 일면에 대향하는 타면을 갖는 반도체기판과, 상기 반도체기판의 일면 상에 형성되고 상면에 배열된 적어도 하나 이상의 신호 패드들 및 칩 선택 패드들을 갖는 액티브층과, 상기 액티브층과 상기 반도체기판의 일면 및 타면을 관통하도록 형성되며 각각 상기 신호 패드들과 전기적으로 연결된 제1관통전극들 및 상기 칩 선택 패드들과 연결된 제2관통전극들과, 상기 반도체기판 및 상기 액티브층 중 어느 하나의 측면으로부터 어느 하나의 제2관통전극에 연결되도록 형성된 측면 전극을 포함하고, 상기 제1관통전극들이 상호 전기적으로 연결되게 스택된 적어도 둘 이상의 반도체 칩; 및 상기 스택된 반도체 칩들의 측면에 형성되고, 각각 상기 스택된 반도체 칩들 중에서 어느 하나 반도체 칩의 측면 전극과 접속된 연결 배선들;을 포함한다.
또한, 본 발명에 따른 스택 패키지는, 상기 스택된 반도체 칩들이 실장되는 일면 및 이에 대향하는 타면을 가지고, 상기 일면에 상기 제1관통전극들과 접속되는 제1접속패드들 및 상기 연결 배선들과 접속되는 제2접속패드들이 배열되고, 상기 타면에 제3접속패드들이 배열된 기판; 상기 기판의 일면 상에 상기 스택된 반도체 칩들을 덮도록 형성된 봉지부재; 및 상기 기판 타면의 제3접속패드들 상에 각각 부착된 외부실장부재들;을 더 포함한다.
상기 연결 배선들은 상기 스택된 반도체 칩들의 측면에 서로 동일한 길이로 형성될 수 있다.
또한, 상기 연결 배선들은, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 타면으로부터 각각 접속된 측면 전극에만 도달하는 서로 다른 길이로 형성될 수 있다.
상기 연결 배선들은 도전성 패턴, 도전성 와이어, 도전성 잉크 및 도전성 폴리머 중 어느 하나로 이루어진다.
본 발명은 액티브층을 포함한 반도체기판에 칩 선택 패드와 연결되게 수직으로 관통전극을 형성하며, 또한, 상기 액티브층 또는 반도체기판 중 어느 하나의 측면으로부터 상기 관통전극과 연결되게 수평으로 측면 전극을 형성하여 반도체 칩을 구현한다. 그리고, 스택된 각 반도체 칩에서의 상기 칩 선택 패드와 연결된 측면 전극을 기판의 접속패드와 전기적으로 연결하여 스택 패키지를 구현한다.
이렇게 함에 따라, 스택되는 반도체 칩들 각각에 칩 선택용 재배선을 형성하기 위한 추가 공간이 필요 없으므로, 본 발명은 스택 패키지의 전체 크기 및 높이를 감소시킬 수 있으며, 따라서, 본 발명은 경박단소화된 스택 패키지를 구현할 수 있음은 물론 스택된 반도체 칩들의 선택적 구동을 신뢰성 있게 할 수 있다.
도 1은 종래의 스택 패키지를 도시한 단면도이다.
도 2a 및 도 2b는 종래 스택 패키지에서의 칩 선택 방식들을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 사시도이다.
도 4는 도 3의 A-A' 선에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 6은 본 발명에 따른 스택 패키지를 도시한 부분 절개 사시도이다.
도 7은 도 6의 B-B' 선에 따른 단면도이다.
도 8은 도 6의 C-C' 선에 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 사시도이고, 도 4는 도 3의 A-A' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 반도체 칩(300)은 반도체기판(310), 액티브층(320), 관통전극들(332, 334) 및 측면 전극(340)을 포함한다.
상기 반도체기판(310)은 일면 및 상기 일면에 대향하는 타면, 즉, 상면과 하면을 갖는다. 상기 반도체 칩(310)은, 예를 들어, 사각 플레이트 형상을 가지며, 그리고, 50∼760㎛의 두께를 갖는다.
상기 액티브층(320)은 상기 반도체기판(310)의 상면 상에 형성된다. 상기 액티브층(320)은 그의 상면에 배열된 다수의 신호 패드(322)들 및 다수의 칩 선택 패드(324)들을 포함한다. 상기 액티브층(320)은, 도시되지 않았으나, 내부에 다층의 금속배선을 포함한 각종 소자들(elements)이 형성된 것으로 이해될 수 있다.
상기 신호 패드들(322) 및 상기 칩 선택 패드들(324)은, 예를 들어, 상기 액티브층(320)의 서로 대향하는 일측 및 타측 가장자리를 따라 각각 배열될 수 있다. 상기 신호 패드(322)들은 전원 및 접지 신호가 인가되는 패드들을 포함하여 소자 특성에 맞추어 다양한 동작 신호들이 입력될 수 있는 개수로 마련된다. 상기 칩 선택 패드(324)들은 상기 액티브층(320)의 일측 가장자리를 따라 적어도 3개 이상이 마련될 수 있다. 본 실시예에서, 상기 칩 선택 패드(324)는 액티브층(320)의 일측 가장자리에 3개가 마련된다. 도 3에서, 3개의 칩 선택 패드(324)들 각각은 제1, 제2 및 제3 칩 선택 패드(CS1, CS2, CS3)로 표시하도록 한다.
상기 관통전극들(332, 334)은 액티브층(320)을 포함하여 반도체기판(310)의 상면 및 하면을 수직으로 관통하도록 형성된다. 상기 관통전극들(332, 334)은 상기 신호 패드들(322)과 전기적으로 연결된 제1관통전극들(332)들과 상기 칩 선택 패드들(334)과 전기적으로 연결된 제2관통전극들(334)을 포함한다. 본 실시예에서, 상기 제1 및 제2 관통전극들(332, 334)은 신호 패드들(322) 및 칩 선택 패드들(324)과 그 바로 아래의 액티브층(320) 및 반도체기판(310) 부분을 수직으로 관통하도록 형성된다.
반면, 도시하지 않았으나, 상기 제1 및 제2 관통전극들(332, 334)은 상기 신호 패드(322)들 및 칩 선택 패드(324)들과 이격된 액티브층(320) 부분 및 그 아래의 반도체기판(310) 부분을 수직으로 관통하도록 형성될 수 있다. 이 경우, 상기 제1 및 제2 관통전극들(332, 334) 각각은 재배선의 추가 형성을 통해 대응하는 신호 패드(322)들 및 칩 선택 패드(324)들과 연결되는 것으로 이해될 수 있다.
상기 측면 전극(340)은 제1 내지 제3 칩 선택 패드들(CS1, CS2, CS3) 중 어느 하나와 연결되도록 상기 제1 내지 제3 칩 선택 패드들(CS1, CS2, CS3)과 연결된 제2관통전극들(334) 중 어느 하나에만 연결되게 형성된다. 이때, 상기 측면 전극(340)은 반도체기판(310)의 측면으로부터 어느 하나의 제2관통전극(334)에 연결되도록 형성된다.
본 실시예에서, 상기 측면 전극(340)은 반도체기판(310)의 상면으로부터 10∼25㎛ 깊이 부분에 형성되며, 그리고, 상기 반도체기판(310)의 측면으로부터 어느 하나의 제2관통전극(334)에 도달하도록 수평으로 형성된다. 이러한 측면 전극(340)은 반도체기판(310)의 측면을 식각해서 제2관통전극들(334) 중에서 어느 하나를 노출시키는 비아를 형성한 후, 상기 비아 내에 도전막, 예를 들어, 구리막을 매립하는 것에 의해 형성될 수 있다.
반면, 상기 측면 전극(340)은, 도 5에 도시된 바와 같이, 액티브층(320)에 형성될 수 있다. 이 경우, 상기 측면 전극(340)은 상기 액티브층(320)의 측면으로부터 식각을 통해 제2관통전극들(334) 중 어느 하나를 노출시키는 비아를 형성한 후, 상기 비아 내에 도전막을 매립시켜 형성할 수 있다.
여기서, 도시하지는 않았으나, 상기 반도체기판(310) 또는 액티브층(320)에 측면 전극(340)을 형성함에 있어서는, 글래스 기판상에 매트릭스 또는 스트립 형상을 갖는 수 개의 반도체 칩(300)들을 소정 개수만큼 적층한 후, 각 반도체 칩(300)에서의 반도체 기판(310) 또는 액티브층(320)을 동시에 식각하여 비아들을 형성하고, 그리고나서, 상기 비아들 내에 구리막과 같은 도전막을 매립하여 각 반도체 칩(300)에 동시에 상기 측면 전극(340)을 형성하며, 이후, 쏘잉(sawing)을 진행하여 각각 측면 전극(340)을 갖는 다수의 반도체 칩(300)을 구현한다.
이와 다르게, 상기 측면 전극(340)은, 도시하지 않았으나, 반도체 칩의 설계 변경을 통해 액티브층(320)에 형성되어 있는 다층의 금속배선들 중에서 어느 하나의 금속배선을 제2관통전극들(334) 중 어느 하나와 연결되도록 하면서 상기 액티브층(320)의 측면까지 연장되게 함으로써, 이를 측면 전극(340)으로 활용할 수도 있다.
한편, 전술한 본 발명에 따른 반도체 칩(300)에 있어서, 자세하게 도시하지 않았으나, 상기 제1 및 제2 관통전극들(332, 334)이 형성된 액티브층(320) 및 반도체기판(310)은 각종 소자가 형성되어 구성된 회로부 및 상기 회로부를 둘러싸는 잔류 스크라이브 레인부(scribe lane part)를 포함한다. 따라서, 상기 제1 및 제2 관통전극들(332, 334)은 상기 회로부에 배치되도록 형성되거나, 또는, 상기 스크라이브 레인부에 배치되도록 형성될 수 있다.
여기서, 상기 제1 및 제2 관통전극들(332, 334)이 회로부에 형성된 경우에, 상기 제1 및 제2 관통전극들(332, 334)은 신호 패드(322) 및 칩 선택 패드(324)를 관통하도록 형성되도록 형성되거나, 또는, 신호 패드(322) 및 칩 선택 패드(324)와 이격해서 형성될 수 있으며, 상기 이격해서 형성된 경우에는 재배선에 의해 상기 신호 패드(322) 및 칩 선택 패드(324)와 전기적으로 연결될 수 있다. 반면, 상기 제1 및 제2 관통전극들(332, 334)이 스크라이브 레인부에 형성된 경우에, 상기 제1 및 제2 관통전극들(332, 334)은 재배선에 의해 상기 신호 패드(322) 및 칩 선택 패드(324)와 전기적으로 연결될 수 있다.
도 6은 전술한 반도체 칩을 이용하여 구현된 본 발명에 따른 스택 패키지를 도시한 부분 절개 사시도이고, 도 7은 도 6의 B-B' 선에 따른 단면도이며, 도 8은 도 6의 C-C' 선에 따른 단면도이다.
도 6 내지 도 8을 참조하면, 본 발명에 따른 스택 패키지(700)는 기판(650), 스택된 적어도 둘 이상의 반도체 칩들(600a, 600b, 600c), 연결 배선들(660), 봉지부재(670), 그리고, 외부실장부재(680)를 포함한다.
상기 기판(650)은 일면 및 이에 대향하는 타면을 갖는다. 상기 기판(650)은 그의 일면에 배열된 제1접속패드들(652) 및 제2접속패드들(654)과 그의 타면에 배열된 제3접속패드들(656)을 포함한다. 본 실시예에서, 상기 기판(650)은 반도체 칩(600)들 보다 큰 평면적을 갖는다.
상기 제1접속패드들(652)은 상기 스택된 반도체 칩들(600a, 600b, 600c) 중에서 최하부에 배치된 반도체 칩(600a)에 구비된 제1관통전극들(632)과 각각 연결될 수 있도록 배열되며, 상기 제2접속패드들(654)은 상기 스택된 반도체 칩들(600a, 600b, 600c)의 각 측면 전극들(640)과 각각 연결될 수 있도록 배열된다. 본 실시예에서, 상기 반도체 칩들(600a, 600b, 600c)이 3개가 적층됨에 따라, 상기 제2접속패드들(654)은 3개가 배열된다. 또한, 상기 제1접속패드(652)는 상기 제2관통전극(634)에 대응하는 기판(650)의 일면 상에는 배치되지 않는 것으로 이해될 수 있다.
상기 스택된 적어도 둘 이상의 반도체 칩(600a, 600b, 600c)은, 도 6에는 자세하게 도시하지 않았으나, 전술한 바와 같이 각각 상면 및 하면을 갖는 반도체기판(610)과 상기 반도체기판(610)의 상면 상에 형성된 액티브층(620)을 포함한다. 상기 액티브층(620)은 그의 상면에 배열된 다수의 신호 패드들(622) 및 칩 선택 패드들(624)을 포함한다. 상기 반도체기판(610) 및 액티브층(620)을 포함하는 반도체 칩들(600a, 600b, 600c)의 내부에는 각 신호 패드들 및 칩 선택 패드들과 개별 연결되면서 상기 액티브층(620) 및 반도체기판(610)을 수직으로 관통하는 제1 및 제2 관통전극들(632, 634)이 형성되어 있다. 상기 반도체 칩(600a, 600b, 600c) 내에는 상기 칩 선택 패드(624)와 연결된 제2관통전극들(634) 중에서 어느 하나의 제2관통전극(634)과 연결되게 측면 전극(640)이 형성되어 있다.
상기 측면 전극(640)은 반도체기판(610) 또는 액티브층(620) 중에서 어느 하나에 형성된다. 예를 들어, 상기 측면 전극(640)은 반도체기판(610) 또는 액티브층(620)을 식각하여 어느 하나의 제2관통전극(634)을 노출시키는 비아를 형성한 후, 상기 비아 내에 구리막과 같은 도전막을 매립하여 상기 노출된 제2관통전극(634)과 연결되게 형성한다.
본 실시예에서, 상기 측면 전극(640)은 반도체기판(610)에 형성된다. 또한, 상기 측면 전극들(640)은, 예를 들어, 최하부에 배치된 반도체 칩(600a)에서는 제1 칩 선택 패드(CS1)와 연결된 제2관통전극(도시안됨)과 연결되도록 형성되고, 중간에 배치된 반도체 칩(600b)에서는 제2 칩 선택 패드(CS2)와 연결된 제2관통전극(도시안됨)과 연결되도록 형성되며, 그리고, 최상부에 배치된 반도체 칩(600c)에서는 제3 칩 선택 패드(CS3)와 연결된 제2관통전극(도시안됨)과 연결되도록 형성된다.
한편, 상기 측면 전극(640)은 추가 형성함이 없이, 액티브층에 형성된 다층의 금속배선들 중에서 어느 하나로 구성할 수 있다. 이 경우, 상기 측면 전극(640)은 반도체 칩들(600a, 600b, 600c)의 설계 단계에서 상기 금속배선을 어느 하나의 제2관통전극(634)과 연결되면서 상기 액티브층(620)의 측면까지 연장하도록 하는 것에 의해 구현 가능하다.
자세하게 도시하지 않았으나, 상기 제1 및 제2 관통전극들(632, 634)이 형성된 액티브층(620) 및 반도체기판(610)은 각종 소자가 형성되어 구성된 회로부 및 상기 회로부를 둘러싸는 잔류 스크라이브 레인부를 포함하며, 상기 제1 및 제2 관통전극들(632, 634)은 상기 회로부에 배치되도록 형성되거나, 또는, 상기 스크라이브 레인부에 배치되도록 형성될 수 있다. 여기서, 상기 제1 및 제2 관통전극들(632, 634)이 회로부에 형성된 경우에, 상기 제1 및 제2 관통전극들(632, 634)은 신호 패드(622) 및 칩 선택 패드(624)를 관통하도록 형성되도록 형성되거나, 또는, 이격해서 형성될 수 있으며, 이격해서 형성된 경우에는 재배선에 의해 상기 신호 패드(622) 및 칩 선택 패드(624)와 전기적으로 연결될 수 있다. 반면, 상기 제1 및 제2 관통전극들(632, 634)이 스크라이브 레인부에 형성된 경우에, 상기 제1 및 제2 관통전극들(632, 634)은 재배선에 의해 상기 신호 패드(622) 및 칩 선택 패드(624)와 전기적으로 연결될 수 있다.
본 실시예에서, 상기 반도체 칩들(600a, 600b, 600c)은 기판(650)의 일면 상에 3개가 수직으로 스택된다. 이때, 각 반도체 칩들(600a, 600b, 600c)은 각각의 제1 및 제2 관통전극들(632, 634)이 상호 연결되도록 스택된다. 또한, 상기 반도체 칩들(600a, 600b, 600c)은 각각의 측면 전극들(640)이 서로 다른 수직 선상에 배치되도록 스택된다.
상기 연결 배선들(660)은 상기 스택된 반도체 칩들(600a, 600b, 600c)의 측면에 형성되며, 그리고, 각 연결 배선(660)은 대응하는 각 반도체 칩(600a, 600b, 600c)의 측면 전극(640)과 기판(650)의 제2접속패드(654)간을 연결하도록 형성된다. 예를 들어, 상기 연결 배선(660)은 도전성 패턴, 도전성 와이어, 도전성 잉크 및 도전성 폴리머 중 어느 하나로 이루어진다. 또한, 상기 연결 배선(660)은 도전성 와이어도 이용 가능하다. 상기 연결 배선들(660)은 서로 상이한 길이를 가지면서 대응하는 각 반도체 칩(600a, 600b, 600c)의 측면 전극(640)과 연결되는 길이들을 갖도록 형성된다. 이와 다르게, 도시하지 않았으나, 상기 연결 배선들(660)은 서로 동일한 길이로 형성되지만, 대응하는 어느 하나의 반도체 칩(600a, 600b, 600c)의 측면 전극(640)과만 연결되도록 형성될 수도 있다.
상기 봉지부재(670)는 스택된 반도체 칩들(600a, 600b, 600c)을 덮도록 기판(650)의 일면 상에 형성된다. 상기 봉지부재(570)는, 예를 들어, EMC(Epoxy Molding Compound)를 포함한다. 한편, 도시하지는 않았지만, 상기 스택된 반도체 칩들(600) 사이 공간에는 봉지부재(670)가 아닌 언더필(underfill) 부재가 충진될 수 있다.
상기 외부실장부재(680)는, 예를 들어, 솔더볼을 포함한다. 상기 외부실장부재(680)는 상기 기판(650) 타면의 제3접속패드(656) 상에 각각 부착된다.
이상에서와 같이, 본 발명은 칩 선택 패드와 연결되게 수직으로 관통전극을 형성하고, 이러한 관통전극과 연결되게 수평으로 측면 전극을 형성하여 반도체 칩을 구성한다. 그리고, 이러한 반도체 칩들을 기판 상에 스택한 후, 각 반도체 칩의 측면에 배치된 칩 선택 전극들과 기판간을 전기적으로 연결하여 스택 패키지를 구현한다.
이렇게 함에 따라, 본 발명은 스택되는 반도체 칩들 각각에 칩 선택용 재배선을 형성하기 위한 공간을 추가할 필요가 없으므로 스택 패키지의 전체 크기 및 높이를 감소시킬 수 있으며, 이에 따라, 경박단소화된 스택 패키지를 구현할 수 있다. 또한, 본 발명은 스택된 반도체 칩들의 선택적 구동을 신뢰성 있게 할 수 있다.
300,600a,600b,600c : 반도체 칩 310,610 : 반도체 기판
320,620 : 액티브층 322,622 : 신호 패드
324,624 : 칩 선택 패드 332,632 : 제1관통전극
334,634 : 제2관통전극 340,640 : 측면 전극
650 : 기판 652 : 제1접속패드
654 : 제2접속패드 656 : 제3접속패드
660 : 연결 배선 670 : 봉지부재
680 : 외부실장부재

Claims (15)

  1. 일면 및 상기 일면에 대향하는 타면을 갖는 반도체기판;
    상기 반도체기판의 일면 상에 형성되고, 상면에 배열된 적어도 하나 이상의 신호 패드들 및 칩 선택 패드들을 갖는 액티브층;
    상기 액티브층과 상기 반도체기판의 일면 및 타면을 관통하도록 형성되며, 각각 상기 신호 패드들과 전기적으로 연결된 제1관통전극들 및 상기 칩 선택 패드들과 연결된 제2관통전극들; 및
    상기 반도체기판 및 상기 액티브층 중 어느 하나의 측면으로부터 어느 하나의 제2관통전극에 연결되도록 형성된 측면 전극;
    을 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 측면 전극은 상기 반도체기판에 형성된 경우에 상기 반도체기판의 일면으로부터 10∼25㎛의 깊이에 배치되게 형성된 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 액티브층에 형성된 측면 전극은 상기 액티브층의 측면으로부터 상기 제2관통전극과 연결되게 추가로 형성된 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 액티브층에 형성된 측면 전극은 상기 액티브층에 형성된 다층의 금속배선들 중에서 상기 제2관통전극과 연결됨과 동시에 상기 액티브층의 측면으로 연장된 어느 하나의 금속배선인 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 관통전극들은 각각 상기 신호 패드 및 칩 선택 패드와 그 바로 아래의 액티브층 부분 및 반도체기판 부분을 수직으로 관통하도록 형성된 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 관통전극들은 각각 상기 신호 패드 및 칩 선택 패드와 이격된 상기 액티브층 부분 및 반도체기판 부분을 수직으로 관통하도록 형성된 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 각 제1 및 제2 관통전극들과 이에 대응하는 각 신호 패드 및 칩 선택 패드를 전기적으로 개별 연결하도록 형성된 재배선들을 더 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 관통전극들이 형성된 상기 액티브층 및 상기 반도체기판은 회로부 및 상기 회로부를 둘러싸는 잔류 스크라이브 레인부를 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 관통전극들은 상기 회로부에 배치된 것을 특징으로 하는 반도체 칩.
  10. 제 8 항에 있어서,
    상기 제1 및 제2 관통전극들은 상기 스크라이브 레인부에 배치된 것을 특징으로 하는 반도체 칩.
  11. 각각, 일면 및 상기 일면에 대향하는 타면을 갖는 반도체기판과, 상기 반도체기판의 일면 상에 형성되고 상면에 배열된 적어도 하나 이상의 신호 패드들 및 칩 선택 패드들을 갖는 액티브층과, 상기 액티브층과 상기 반도체기판의 일면 및 타면을 관통하도록 형성되며 각각 상기 신호 패드들과 전기적으로 연결된 제1관통전극들 및 상기 칩 선택 패드들과 연결된 제2관통전극들과, 상기 반도체기판 및 상기 액티브층 중 어느 하나의 측면으로부터 어느 하나의 제2관통전극에 연결되도록 형성된 측면 전극을 포함하고, 상기 제1관통전극들이 상호 전기적으로 연결되게 스택된 적어도 둘 이상의 반도체 칩; 및
    상기 스택된 반도체 칩들의 측면에 형성되고, 각각 상기 스택된 반도체 칩들 중에서 어느 하나 반도체 칩의 측면 전극과 접속된 연결 배선들;
    을 포함하는 스택 패키지.
  12. 제 11 항에 있어서,
    상기 스택된 반도체 칩들이 실장되는 일면 및 이에 대향하는 타면을 가지고, 상기 일면에 상기 제1관통전극들과 접속되는 제1접속패드들 및 상기 연결 배선들과 접속되는 제2접속패드들이 배열되고, 상기 타면에 제3접속패드들이 배열된 기판;
    상기 기판의 일면 상에 상기 스택된 반도체 칩들을 덮도록 형성된 봉지부재; 및
    상기 기판 타면의 제3접속패드들 상에 각각 부착된 외부실장부재들;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  13. 제 11 항에 있어서,
    상기 연결 배선들은 상기 스택된 반도체 칩들의 측면에 서로 동일한 길이로 형성된 것을 특징으로 하는 스택 패키지.
  14. 제 11 항에 있어서,
    상기 연결 배선들은, 상기 스택된 반도체 칩들 중 최하부 반도체 칩의 타면으로부터 각각 접속된 측면 전극에만 도달하는 서로 다른 길이로 형성된 것을 특징으로 하는 스택 패키지.
  15. 제 11 항에 있어서,
    상기 연결 배선들은 도전성 패턴, 도전성 와이어, 도전성 잉크 및 도전성 폴리머 중 어느 하나로 이루어진 것을 특징으로 하는 스택 패키지.
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