KR100743653B1 - 적층 반도체 패키지 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 156
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000853 adhesive Substances 0.000 claims abstract description 53
- 230000001070 adhesive effect Effects 0.000 claims abstract description 53
- 229910000679 solder Inorganic materials 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 22
- 235000012431 wafers Nutrition 0.000 claims description 55
- 238000007747 plating Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4827—Materials
- H01L23/4828—Conductive organic material or pastes, e.g. conductive adhesives, inks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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- General Physics & Mathematics (AREA)
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Abstract
적층 반도체 패키지 및 그 제조 방법이 개시되어 있다. 이들 중 적층 반도체 패캐지는 외부 접촉 단자를 갖는 베이스 기판 및 베이스 기판 상에 배치되고, 상호 전기적으로 연결되도록 2개이상 적층된 반도체 패키지들을 포함하며; 반도체 패키지는 제 1면에 배열되는 범프들 및 가장자리에 형성되며 제 1면으로부터 제 1면과 대향되는 제 2면까지 관통하며, 적층된 반도체 패키지들을 전기적으로 연결시키는 비아홀들을 포함하는 반도체 칩, 제 1면에 부착되는 도전성 접착부재 및 도전성 접착부재에 의해 제 1면에 부착되고, 도전성 접착부재에 부착되는 제 3면 중 범프들과 대응하는 부분에 형성된 제 1본딩패드들, 제 3면 중 상기 비아홀들과 대응하는 부분에 형성된 제 2본딩패드들, 제 3면에 대향되는 제 4면 중 제 2본딩패드들과 대응하는 부분에 형성되며 전기적으로 연결되는 제 3본딩패드 및 제 1본딩패드와 제 2본딩패드를 전기적으로 연결시키는 연결배선을 포함하며, 제 1 및 제 2본딩패드는 도전성 접착부재에 의해 범프들 및 비아홀과 전기적으로 연결되는 회로기판을 포함한다.
Description
도 1은 종래의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2는 종래의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
도 3은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 4는 도 3에 도시된 반도체 패키지의 분해 사시도이다.
도 5는 도 3의 A부분을 확대하여 도시한 확대도이다.
도 6a 내지 도 6f는 본 발명에 의한 비아홀의 형성 공정을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명에 의한 적층 반도체 패키지의 제조하는 과정을 나타낸 도면이다.
본 발명은 적층 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 실장밀도를 향상시키고, 제조 공정을 단순화시킨 적층 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근에는 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 칩 스캐일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 배가시키기 위해서 복수개의 반도체 칩들을 상호 적층시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
반도체 칩들을 상호 적층시켜 형성한 적층 반도체 패키지는 일반적으로, 적층된 복수개의 반도체 칩에 동일한 정보를 입력하거나 출력하는 입출력 단자들을 볼 형태로 형성한 볼 그리드 어레이 타입으로 제작된다.
도 1은 종래의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 볼 그리드 어레이 타입의 적층 반도체 패키지(1)는 복수개의 반도체 칩(2)들, 베이스 기판(10), 와이어(20), 밀봉부(21) 및 솔더볼(23)을 포함한다.
복수개의 반도체 칩(2)들은 베이스 기판(10)의 상부면에 수직방향으로 적층되며, 각각의 반도체 칩(2)의 상부면에는 본딩패드(3)들이 형성된다. 도 1에서는 3개의 반도체 칩(2)이 수직방향으로 적층된 것을 도시하였지만 더 많은 반도체 칩들이 적층될 수 있다.
반도체 칩(2)들이 적층되는 베이스 기판(10)의 상부면에는 접속패드(11)들 및 회로패턴(도시 안됨)들이 형성된다. 접속패드(11)들은 반도체 칩(2)들이 부착되는 영역의 바깥 쪽으로 형성되는데, 반도체 칩(2)들이 부착되는 영역의 양쪽에 본딩패드(3)와 동일한 방향으로 배열된다.
설명의 편의상, 베이스 기판(10)의 상부면에 부착되는 첫번째 반도체 칩(4) 과 전기적으로 연결되는 접속패드(12)들을 "제 1 접속패드 그룹"이라 정의하고, 첫번째 반도체 칩(4)의 상부면에 적층되는 두번째 반도체 칩(5)과 전기적으로 연결되는 접속패드(13)들을 "제 2 접속패드 그룹"이라 정의하며, 두번째 반도체 칩(5)의 상부면에 적층되는 세번째 반도체 칩(6)과 전기적으로 연결되는 접속패드(14)들을 "제 3접속패드 그룹"이라 정의한다.
베이스 기판(10)의 하부면에는 비아홀(도시 안됨)에 의해 접속패드(11)들과 전기적으로 연결되는 볼 랜드(15)들이 형성된다.
와이어(20)는 각 반도체 칩(2)의 본딩패드(3)들과 이에 대응하는 그룹에 배열된 접속 패드(11)들을 전기적으로 연결시키고, 밀봉부(21)는 적층된 반도체 칩(2)들과 와이어(20)를 감싸 이들을 외부환경으로부터 보호한다. 솔더볼(23)들은 각각의 볼 랜드(15)에 부착되어 각 반도체 칩(2)의 입출력 단자 역할을 한다.
그러나, 도 1에 도시된 적층 반도체 패키지(1)는 적층되는 반도체 칩(2)의 개수가 늘어날수록 접속패드 그룹들도 늘어나기 때문에 적층 반도체 패키지(1)의 가로방향 길이가 증가되고, 이는 실장밀도를 저하시키는 문제점이 있다.
또한, 접속패드(11)들과 반도체 칩(2)의 본딩패드(3)들을 와이어(20)로 연결시키기 위해서는 상부에 적층되는 반도체 칩(2)의 외부로 본딩 패드(3)들이 노출되어야 한다. 따라서, 첫번째 반도체 칩(4)의 위로 올라갈수록 적층되는 반도체 칩(2)의 크기가 줄어들고, 이로 인해 첫번째 반도체 칩(4)의 크기에 따라 적층 가능한 반도체 칩(2)의 개수가 한정된다는 문제점이 있다.
도 2는 종래의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2에 도시된 적층 반도체 패키지(50)는 크기가 서로 동일한 반도체 칩(52)들을 수직방향으로 적층시켜 적층 가능한 반도체 칩(52)의 개수의 제한을 없앴다.
도 2를 참조하면, 적층 반도체 패키지(50)는 접속패드(61), 회로 패턴(도시 안됨) 및 볼 랜드(65)들이 전기적으로 연결된 베이스 기판(60), 크기가 서로 동일하고 베이스 기판(60)의 상부면에 수직방향으로 적층되며 일면에 솔더 범프(도시 안됨)들이 형성된 복수개의 반도체 칩(52), 각 반도체 칩(52)들 사이에 배치되고 솔더 범프와 마주보는 면에 회로배선이 형성되어 솔더 범프와 접속패드(61)들을 전기적으로 연결시키는 메탈 필름 테이프(70), 반도체 칩(52)들과 메탈 필름 테이프(70)들을 감싸는 밀봉부(72) 및 볼 랜드(65)에 부착되어 반도체 칩(52)들의 입출력 단자 역할을 하는 솔더볼(73)을 포함한다.
그러나, 종래의 제 2실시예에 의한 적층 반도체 패키지(50)도 적층되는 반도체 칩(52)의 개수가 늘어날수록 접속패드(61)의 길이가 길어지기 때문에 적층 반도체 패키지(50)의 가로방향 길이가 증가되고 실장밀도를 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 패키지의 실장밀도를 향상시키고, 제조 공정을 단순화시킨 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 반도체 패키지의 실장밀도를 향상시키고, 제조 공정을 단순화시킨 적층 반도체 패키지의 제조 방법을 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 적층 반도체 패키지는 외 부 접촉 단자를 갖는 베이스 기판 및 베이스 기판 상에 배치되고, 상호 전기적으로 연결되도록 2개이상 적층된 반도체 패키지들을 포함하며; 반도체 패키지는 제 1면에 배열되는 범프들 및 가장자리에 형성되며 제 1면으로부터 제 1면과 대향되는 제 2면까지 관통하며, 적층된 반도체 패키지들을 전기적으로 연결시키는 비아홀들을 포함하는 반도체 칩, 제 1면에 부착되는 도전성 접착부재 및 도전성 접착부재에 의해 제 1면에 부착되고, 도전성 접착부재에 부착되는 제 3면 중 범프들과 대응하는 부분에 형성된 제 1본딩패드들, 제 3면 중 상기 비아홀들과 대응하는 부분에 형성된 제 2본딩패드들, 제 3면에 대향되는 제 4면 중 제 2본딩패드들과 대응하는 부분에 형성되며 전기적으로 연결되는 제 3본딩패드 및 제 1본딩패드와 제 2본딩패드를 전기적으로 연결시키는 연결배선을 포함하며, 제 1 및 제 2본딩패드는 도전성 접착부재에 의해 범프들 및 비아홀과 전기적으로 연결되는 회로기판을 포함한다.
비아홀은 반도체 칩의 제 1면으로부터 제 2면까지 관통하는 관통홀의 내벽을 덮는 실리콘 산화막, 실리콘 산화막의 상부에 배치되는 도금용 막 및 도금용 막이 감싸는 관통홀의 내부를 충진하는 도전성 금속을 포함한다.
바람직하게, 도전성 접착부재는 접착제에 도전성 알갱가 포함된 이방성 도전 필름(Anisotropic Conductive Film)이다.
바람직하게, 회로기판은 유연한 절연 필름에 상기 제 1, 제 2 및 제 3본딩패드과 연결배선이 형성된 연성 인쇄 회로기판(Flexible Printed Circuit Board)이다.
또한, 본 발명의 다른 목적을 구현하기 위한 적층 반도체 패캐지의 제조 방 법은 솔더 범프들 및 비아홀들을 포함하는 반도체 칩들이 수평방향으로 복수개의 열과 행으로 배열된 제 1웨이퍼에서 솔더 범프들이 배치된 하부면에 도전성 접착부재를 부착하는 단계, 솔더 범프들과 대응하도록 제 1본딩패드들을 위치시키고, 비아홀들과 대응하도록 제 2본딩패드들을 위치시킨 상태에서 도전성 접착부재 상에 회로 기판을 부착하여 제 2 본딩패드, 제 1 본딩패드, 비아홀 및 솔더 범프들을 전기적으로 연결시키는 단계, 제 1 웨이퍼의 상부면에 접착제를 개재하여 도전성 접착재 및 회로 기판을 포함하는 제 2웨이퍼들을 1개이상 적층시키는 단계 및 제 1웨이퍼 및 제 2웨이퍼들 상에 형성된 절단선을 따라 제 1웨이퍼 및 제 2웨이퍼들을 절단하는 단계를 포함한다.
여기서, 제 1웨이퍼 및 제 2웨이퍼들을 절단하기 전에 제 2웨이퍼들이 적층된 제 1웨이퍼를 외부 접촉 단자를 갖는 베이스 기판 상에 배치시키고 베이스 기판과 제 1웨이퍼의 회로기판을 전기적으로 연결시킨다.
바람직하게, 비아홀은 솔더 범프들이 형성된 상기 반도체 칩의 제 1면 가장자리에 제 1면에서 제 1면과 대향되는 제 2면쪽으로 함몰부를 형성하는 단계, 함몰부를 포함한 제 1면의 전면에 상부막을 증착하기 위한 실리콘 산화막을 형성하는 단계, 실리콘의 산화막의 상부면에 도금을 위한 도금용 막을 형성하는 단계, 제 1면의 전면에 감광막을 형성하고, 사진 식각공정을 거쳐 함몰부에만 감광막이 남도록 감광막을 패터닝하고, 감광막의 외부로 노출된 도전용 막을 식각하는 단계, 도금 공정을 통해 함몰부를 도전성 금속으로 채우는 단계 및 함몰부의 하부면에 도포된 도전용 막을 제거하기 위해 제 2면을 제거하는 단계를 거쳐 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지 및 적층 반도체 패키지의 제조 방법에 대하여 상세하게 설명한다.
적층 반도체 패키지
실시예
1
도 3은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 3을 참조하면, 적층 반도체 패키지(200)는 2개 이상 적층된 반도체 패키지(100) 및 외부 접촉 단자를 갖고 적층된 반도체 패키지(100)가 실장되는 베이스 기판(150)을 포함한다.
적층된 반도체 패키지(100)들은 전기적으로 상호 연결되고, 적층된 반도체 패키지(100)들 및 베이스 기판(140)도 전기적으로 상호 연결된다. 적층된 반도체 패키지(100)들 각각은 크게, 반도체 칩(110), 도전성 접착제(120) 및 회로기판(130)을 포함한다.
도 4는 도 3에 도시된 반도체 패키지의 분해 사시도이다.
도 3 및 도 4를 참조하면, 반도체 칩(110)은 순도 높은 실리콘 상에 형성되고, 평면상에서 보았을 때 사각형상을 갖는다. 이러한 형상을 갖는 반도체 칩(110)은 제 1면(110a), 제 1면(110a)에 대향하는 제 2면(110b) 및 제 1면(110a)과 제 2면(110b)을 연결시키는 측면(110c)들을 갖는다. 도 3을 참조하면, 반도체 칩(110)은 순도 높은 실리콘 기판 상에 형성되어 외부에서 입력된 각종 정보를 저장하는 회로부(도시 안됨), 금속배선(도시 안됨)에 의해 회로부와 전기적으로 연결되는 솔더 랜드(111), 솔더 랜드(111)에 접속되고 외부에서 인가된 소정의 입출력 신호를 회로부에 전달하는 솔더 범프(112)들 및 반도체 칩(110)의 가장자리에 형성되는 비아홀(113)들을 포함한다.
여기서, 솔더 랜드(111)들 및 솔더 범프(112)들은 반도체 칩(110)의 제 1면(110a) 중앙 부분에 형성되는데, 서로 소정간격 이격되어 반도체 칩(110)의 길이방향을 따라 형성된다.
비아홀(113)은 반도체 칩(110)의 제 1면(110a)으로부터 제 2면(110b)까지 관통하여 형성되며 반도체 패키지(100)가 2개이상 적층될 경우 적층된 반도체 패키지(100)들을 상호 전기적으로 연결시킨다. 비아홀(113)은 반도체 칩(110)의 가장자리에 솔더 범프(112)들이 배열된 방향과 동일한 방향으로 배열되며, 비아홀(113)은 관통홀(후술될 함몰부가 비아홀 공정이 완료되면 관통홀이 된다.) 실리콘 산화막(115; 도 6f참조), 도금용 막(116) 및 도전성 금속(117)으로 구성된다.
관통홀(114)은 반도체 칩(110)의 제 1면(110a)으로부터 제 2면(110b)까지 관통하여 형성되고, 실리콘 산화막(SiO2;115)은 상부막, 즉 도전용 막(116)을 반도체 칩(110)의 제 1면(110a)에 증착시키기 위해 형성되는 막으로 관통홀(114)의 내벽을 포함하여 반도체 칩(110)의 제 1면(110a) 전체를 덮는다. 도금용 막(116)은 관통홀(114)의 내벽에서 실리콘 산화막(115)의 상부에 배치되며 후속공정에서 도금 금속을 관통홀(114)에 충진시키기 위해 형성한다. 도전성 금속(117)은 도금 공정에 의해 형성되며, 도금용 막(116)이 감싸는 관통홀(114)의 내부를 충진한다.
도 5는 도 3의 A부분을 확대하여 도시한 확대도이다.
도 3 내지 도 5를 참조하면, 도전성 접착제(120)는 반도체 칩(110)의 제 1면(110a)에 부착되어 반도체 칩(110)과 회로기판(130)을 부착함과 아울러, 반도체 칩(110)과 회로기판(130)을 전기적으로 연결시킨다. 바람직하게 도전성 접착제(120)는 접착제(121)의 내부에 도전성 알갱이(122)가 포함된 이방성 도전 필름(Anisotropic Conductive Film)이다. 도 5에 도시된 바와 같이 반도체 칩(110)의 제 1면(110a)에 도전성 접착제(120)가 부착되면, 솔더 범프(112)에서 가하는 압력에 의해 솔더 범프(112)가 접촉되는 위치에 존재하는 도전성 알갱이(122)들이 파괴되면서 솔더 범프(112)와 회로기판(130)을 전기적으로 연결시킨다.
도 3 및 도 4를 참조하면, 회로기판(130)은 반도체 칩(110)과 대응되는 형상으로 형성되며, 도전성 접착제(120)에 부착되는 제 3면(130a), 제 3면(130a)과 대향하는 제 4면(130b) 및 제 3면(130a)과 제 4면(130b)을 연결하는 측면(130c)들을 포함한다. 이와 같이 형성된 회로기판(130)에는 제 1본딩패드들(131), 제 2본딩패드들(132), 제 3본딩패드(133)들 및 연결배선(134)들이 인쇄된다.
제 1본딩패드(131)들은 회로기판(130)의 제 3면(130a) 중 솔더 범프(112)들과 대응되는 부분에 각각 형성되며, 도전성 접착제(120)의 도전성 알갱이(122)들에 의해 솔더 범프(112)와 전기적으로 연결된다. 제 2본딩패드들(132)은 회로기판(130)의 제 3면(130a) 중 비아홀(113)들과 대응되는 부분에 각각 형성되며, 도전성 접착제(120)의 도전성 알갱이(122)들에 의해 비아홀(113)들과 전기적으로 연결된다. 한편, 제 3본딩패드들(133)은 회로기판(130)의 제 4면(130b) 중 제 2본딩패드(132)들과 대응되는 부분에 형성되고, 제 2본딩패드(132)들과 전기적으로 연결되 며, 적층될 다른 반도체 패키지의 비아홀(113)들과 접속되어 적층되는 반도체 패키지들을 전기적으로 연결시킨다. 마지막으로, 연결배선(134)들은 회로기판(130)의 제 3면(130a)에 형성되며, 제 1본딩패드(131)들과 제 2본딩패드(132)들을 연결시켜 이들을 전기적으로 도통시킨다.
바람직하게, 회로기판(130)은 유연한 절연 필름에 제 1 내지 제 3본딩패드(131, 132,133) 및 연결배선(134)을 형성한 연성 인쇄 회로기판(Flexible Printed Circuit Board; FPCB)이다.
마지막으로, 상술한 구성을 갖는 반도체 패키지(100)들이 2개이상 적층된 후 실장되는 베이스 기판(140)은 제 3본딩패드(133)들과 대응하여 형성되며 제 3본딩패드(133)들과 전기적으로 연결되는 접속패드(141)들 및 접속패드(141)들이 형성된 면과 대향되는 면에 형성되며 접속패드(141)들과 전기적으로 연결되는 볼 랜드(142)들을 포함한다.
볼 랜드(142)에는 외부 접속 단자로 사용되는 솔더볼(150)들이 접속된다.
본 실시예에서 설명한 바와 같이, 반도체 칩에 형성된 솔더 범프와 비아홀을 도전성 접착제 및 회로기판을 이용하여 연결시키면, 반도체 칩에 솔더 범프와 비아홀을 연결시키기 위한 연결배선을 형성하지 않아도 되기 때문에 반도체 패키지의 제조 공정을 단순화시킬 수 있다.
또한, 반도체 칩, 도전성 접착제 및 회로기판을 포함하는 반도체 패키지의 크기는 반도체 칩의 크기와 동일하고, 두께도 얇기 때문에 적층 반도체 패키지의 실장밀도를 향상시킬 수 있다.
적층 반도체 패키지의 제조 방법
실시예
2
도 6a 내지 도 6f는 본 발명에 의한 비아홀의 형성 공정을 설명하기 위한 도면이다.
도 6a를 참조하면, 반도체 칩(110)들이 복수개의 열과 행으로 배열된 웨이퍼 상태에서 각 반도체 칩(110)의 제 1면(110a) 가장자리에 제 1면(110a)에서 제 2면(110b) 방향으로 소정깊이까지 파인 함몰부(114; 비아홀 공정이 완료되면 함몰부가 관통홀이 되기때문에 관통홀과 동일한 도면번호 114로 개재한다.)를 형성한다.
도 6b를 참조하면, 함몰부(114)를 포함한 반도체 칩(110)의 제 1면(110a) 전체에 상부막을 증착하기 위한 실리콘 산화막(115)을 형성하고, 도 6c에 도시된 바와 같이 실리콘 산화막(115)의 상부면에 도금을 위한 도금용 막(116)을 형성한다. 그리고, 도전용 막(116)의 상부면에 감광막(도시 안됨)을 도포하고, 감광막을 사진 식각하여 함몰부(114)의 내부에만 감광막이 남도록 감광막을 패터닝한다.
이후, 도 6d에 도시된 바와 같이 감광막의 외부로 노출된 도금용 막(116)을 식각하여 함몰부(114)의 내측벽에만 도금용 막(116)을 남긴다.
이어, 도 6e에 도시된 바와 같이 함몰부(114)의 내벽에만 도전용 막(116)이 형성되면, 웨이퍼를 도금한다. 이때 도금 금속은 도전용 막(116)이 형성된 함몰부(114)의 내부에만 도금되며, 일정시간이 지나면 함몰부(114)가 도전성 금속(117)으로 채워진다.
함몰부(114)의 내부에 도전성 금속(11)이 채워지면, 도 6f에 도시된 바와 같이 함몰부(114)의 하부면에 도포된 도전용 막(116)을 제거하기 위해 제 2면(110b)을 제거하는 공정을 진행한다. 반도체 칩(110)의 제 2면(110b)을 소정부분 즉, 도전용 막(116)과 도전성 금속(117)의 경계면까지 제거되면, 반도체 칩(110)의 1면(110a)으로부터 2면(110b)까지 관통하며 내부에 실리콘 산화막(115), 도전용 막(116) 및 도전성 금속(117)으로 채워진 비아홀(113)이 반도체 칩(110)의 가장자리에 형성된다.
도 7a 내지 도 7c는 본 발명에 의한 적층 반도체 패키지의 제조하는 과정을 나타낸 도면이다.
도 7a에 도시된 바와 같이 솔더 범프(112)들이 배열된 제 1웨이퍼(300)의 제 1면에 도전성 접착제(120)를 부착한다. 그리고, 제 1 및 제 2 본딩패드(131, 132)들이 형성된 회로기판(130)의 제 3면(130a)을 도전성 접착제(120)에 부착시킨다. 이때, 제 1본딩패드(131)들은 반도체 칩(110)의 솔더 범프(112)들과 대응되는 부분에 위치해야 하고, 제 2본딩패드(132)들은 반도체 칩(110)의 비아홀(113)들과 대응되는 부분에 위치해야 한다. 여기서, 도전성 접착제(120)는 제 1웨이퍼(300)와 회로기판을 부착시키는 한편 각각의 반도체 칩(110)과 회로기판(130)을 적기적으로 도통시킨다.
도 5를 참조하여 이를 좀더 상세히 설명하면, 도전성 접착제(120)는 양면 테이프 형태로 제작되며, 접착제(121)의 내부에 도전성 알갱이(122)들이 포함되어 있다. 도전성 접착제(120)의 양면에 제 1웨이퍼(300)와 회로기판(130)이 부착되면, 외부에서 가해지는 압력 때문에 솔더 범프(112) 및 제 1본딩패드(131), 그리고, 비아홀(113) 및 제 2본딩패드(132)들이 맞닿는 부분의 도전성 알갱이들이 파괴되면서 파괴된 도전성 알갱이들이 솔더 범프(112)와 제 1 본딩패드(131), 비아홀(113)과 제 2본딩패드(132)를 도통시킨다. 그리고, 제 1웨이퍼(300) 및 회로기판(130)의 나머지 부분에는 접착제(121)가 충진 경화되어 서로를 잡착시킨다.
제 1웨이퍼(300)의 제 1면에 도전성 접착제(120) 및 회로기판(130)이 차례대로 부착되면, 도 7b에 도시된 바와 같이 제 1웨이퍼(300)의 제 2면에 접착제(도시 안됨)를 개재하여 도전성 접착제(120) 및 회로기판(130)을 포함하는 제 2웨이퍼(400)들을 1개 이상 적층시킨다. 이때, 제 1웨이퍼(300)에 형성된 비아홀(113)과 제 2웨이퍼(400)에 포함된 회로기판(130)의 제 3본딩패드(133)가 서로 대응되는 부분에 위치하고, 비아홀(113) 및 제 3본딩패드(133)는 솔더 페이스트(135)에 의해 전기적으로 연결된다.
여기서, 제 1웨이퍼(300)의 제 2면에 적층될 제 2웨이퍼(300)들도 도 7a를 참조하여 앞에서 설명한 바와 같이 제 2웨이퍼(300)의 제 1면에 도전성 접착제(120) 및 회로기판(130)이 차례대로 부착된다. 그리고, 앞에서 설명한 제 1웨이퍼(300)는 도전성 접착제(120) 및 회로기판(140)을 갖고 적층 반도체 패키지(200)에서 가장 하부에 위치하는 웨이퍼를 의미하고, 제 2웨이퍼들(400)은 도전성 접착제(120) 및 회로기판(130)을 가지며 제 1웨이퍼(300)의 제 2면에 적층되는 1개 이상의 웨이퍼들을 의미한다. 따라서, 도 7b에 도시한 것과 같이 2개의 웨이퍼가 적층될 경우 제 1웨이퍼(300) 및 제 2웨이퍼(400)는 각각 1개씩이고, 3개의 웨이퍼가 적층될 경우 제 1웨이퍼(300)는 1개이고, 제 2웨이퍼(400)는 2개가 된다.
제 1웨이퍼(300)의 제 2면에 제 2웨이퍼(400)들이 1개이상 적층되면, 도 3에 도시된 바와 같이 외부 접속 단자들이 포함된 베이스 기판(140)의 일면에 제 2웨이퍼(400)들이 적층된 제 1웨이퍼(300)를 배치시킨다. 이때, 제 1웨이퍼(300)에 포함된 회로기판(130)의 제 3 본딩패드(133)는 베이스 기판(140)의 일면에 형성된 접속패드(141)와 접속되어 베이스 기판(140)과 제 1 및 제 2웨이퍼(300, 400)들을 전기적으로 도통시킨다.
바람직하게 외부 접속단자는 제 1웨이퍼(300)가 부착되는 면과 반대되는 면에 접속되는 솔더볼(150)들이다.
이후, 도 7a에 도시된 웨이퍼의 절단선을 따라 도전성 접착제(120) 및 회로기판(130)을 포함하여 제 1웨이퍼(300)와 제 2웨이퍼(400)들을 절단하여 도 7c에 도시된 바와 같이 적층 반도체 패키지(200)들을 낱개로 분리시킨다.
본 실시예에서 설명한 바와 같이, 반도체 칩(110)에 형성된 솔더 범프와 비아홀을 도전성 접착제 및 회로기판을 이용하여 연결시키고, 웨이퍼 단위로 적층시켜 적층반도체 패키지를 제작하기 때문에 적층 반도체 패키지의 제조 공정이 단순화되고, 적층 반도체 패키지의 대량생산이 가능하다.
또한, 반도체 칩, 도전성 접착제 및 회로기판을 포함하는 반도체 패키지의 크기는 반도체 칩의 크기와 동일하고, 두께도 얇기 때문에 적층 반도체 패키지의 실장밀도를 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩에 형성된 솔더 범프와 비아홀을 도전성 접착제 및 회로기판을 이용하여 연결시키면, 반도체 칩에 솔더 범프와 비아홀을 연결시키기 위한 연결배선을 형성하는 복잡한 공정을 진행하지 않아도 되기 때문에 반도체 패키지의 제조 공정을 단순화시킬 수 있다.
또한, 웨이퍼 단위로 반도체 패키지를 적층시켜 적층 반도체 패키지를 제작하기 때문에 적층 반도체 패키지의 제조 공정이 단순화되어 제조 비용이 절감되며, 적층 반도체 패키지의 대량생산이 가능한 효과가 있다.
또한, 반도체 칩, 도전성 접착제 및 회로기판을 포함하는 반도체 패키지의 크기는 반도체 칩의 크기와 동일하고, 두께도 얇기 때문에 적층 반도체 패키지의 실장밀도를 향상시킬 수 있는 효과가 있다.
Claims (9)
- 외부 접촉 단자를 갖는 베이스 기판; 및상기 베이스 기판 상에 배치되고, 상호 전기적으로 연결되도록 2개이상 적층된 반도체 패키지들을 포함하며;상기 반도체 패키지는제 1면에 배열되는 범프들 및 가장자리에 형성되며 상기 제 1면으로부터 상기 제 1면과 대향되는 제 2면까지 관통하며, 적층된 상기 반도체 패키지들을 전기적으로 연결시키는 비아홀들을 포함하는 반도체 칩;상기 제 1면에 부착되는 도전성 접착부재; 및상기 도전성 접착부재에 의해 상기 제 1면에 부착되고, 상기 도전성 접착부재에 부착되는 제 3면 중 상기 범프들과 대응하는 부분에 형성된 제 1본딩패드들, 상기 제 3면 중 상기 비아홀들과 대응하는 부분에 형성된 제 2본딩패드들, 상기 제 3면에 대향되는 제 4면 중 상기 제 2본딩패드들과 대응하는 부분에 형성되며 전기적으로 연결되는 제 3본딩패드 및 상기 제 1본딩패드와 상기 제 2본딩패드를 전기적으로 연결시키는 연결배선을 포함하며, 상기 제 1 및 제 2본딩패드는 상기 도전성 접착부재에 의해 상기 범프들 및 상기 비아홀과 전기적으로 연결되는 회로기판을 포함하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 외부 접속 단자는 솔더볼이고, 상기 베이스 기판에는 상기 제 2본딩패드들과 전기적으로 연결되는 접속패드들 및 상기 접속패드들과 전기적으로 연결되며 상기 솔더볼이 접속되는 볼랜드가 형성되는 것을 특징으로 하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 비아홀은,반도체 칩의 제 1면으로부터 제 2면까지 관통하는 관통홀의 내벽을 덮는 실리콘 산화막;상기 실리콘 산화막의 상부에 배치되는 도금용 막; 및상기 도금용 막이 감싸는 상기 관통홀의 내부를 충진하는 도전성 금속을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 도전성 접착부재는 접착제에 도전성 알갱가 포함된 이방성 도전 필름(Anisotropic Conductive Film)인 것을 특징으로 하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 회로기판은 유연한 절연 필름에 상기 제 1, 제 2 및 제 3본딩패드과 연결배선이 형성된 연성 인쇄 회로기판(Flexible Printed Circuit Board)인 것을 특 징으로 하는 적층 반도체 패키지.
- 솔더 범프들 및 비아홀들을 포함하는 반도체 칩들이 수평방향으로 복수개의 열과 행으로 배열된 제 1웨이퍼에서 상기 솔더 범프들이 배치된 하부면에 도전성 접착부재를 부착하는 단계;상기 솔더 범프들과 대응하도록 제 1본딩패드들을 위치시키고, 상기 비아홀들과 대응하도록 제 2본딩패드들을 위치시킨 상태에서 상기 도전성 접착부재 상에 회로 기판을 부착하여 상기 제 2 본딩패드, 상기 제 1 본딩패드, 상기 비아홀 및 상기 솔더 범프들을 전기적으로 연결시키는 단계;상기 제 1 웨이퍼의 상부면에 접착제를 개재하여 상기 도전성 접착재 및 상기 회로 기판을 포함하는 제 2웨이퍼들을 1개이상 적층시키는 단계; 및상기 제 1웨이퍼 및 제 2웨이퍼들 상에 형성된 절단선을 따라 상기 제 1웨이퍼 및 제 2웨이퍼들을 절단하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
- 제 6 항에 있어서,상기 제 1웨이퍼 및 제 2웨이퍼들을 절단하기 전에 상기 제 2웨이퍼들이 적층된 상기 제 1웨이퍼를 외부 접촉 단자를 갖는 베이스 기판 상에 배치시키고 상기 베이스 기판과 상기 제 1웨이퍼의 회로기판을 전기적으로 연결시키는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
- 제 6 항에 있어서,상기 제 1웨이퍼에 형성된 비아홀들과 상기 제 2웨이퍼의 회로기판에 형성된 제 3본딩패드들은 솔더 페이스트에 의해 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
- 제 6 항에 있어서,상기 비아홀은,상기 솔더 범프들이 형성된 상기 반도체 칩의 제 1면 가장자리에 상기 제 1면에서 상기 제 1면과 대향되는 제 2면쪽으로 함몰부를 형성하는 단계;상기 함몰부를 포함한 상기 제 1면의 전면에 상부막을 증착하기 위한 실리콘 산화막을 형성하는 단계;상기 실리콘의 산화막의 상부면에 도금을 위한 도금용 막을 형성하는 단계;상기 제 1면의 전면에 감광막을 형성하고, 사진 식각공정을 거쳐 상기 함몰부에만 감광막이 남도록 감광막을 패터닝하고, 상기 감광막의 외부로 노출된 도전용 막을 식각하는 단계;도금 공정을 통해 상기 함몰부를 도전성 금속으로 채우는 단계; 및상기 함몰부의 하부면에 도포된 상기 도전용 막을 제거하기 위해 상기 제 2면을 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060059805A KR100743653B1 (ko) | 2006-06-29 | 2006-06-29 | 적층 반도체 패키지 및 그 제조 방법 |
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Family
ID=38499795
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101096453B1 (ko) | 2009-11-25 | 2011-12-20 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 |
| WO2024067569A1 (zh) * | 2022-09-30 | 2024-04-04 | 维沃移动通信有限公司 | 芯片组件、电子设备以及芯片组件的制备方法 |
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