KR100271656B1 - 비지에이 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적층형 비지에이 반도체 패키지를 제조하기 위한 개선된 비지에이 반도체 패키지 및 그 제조방법에 관한 것이다.
본 발명의 목적을 달성하기 위한 비지에이 반도체 패키지는, 하부기판(51)의 중앙부 리세스(53)에 부착된 반도체 칩(91)과; 상기 하부기판(51) 상면의 배선(59)의 일측 끝과 상기 반도체 칩(91)을 연결하는 와이어(93)와; 상기 리세스와 상기 와이어와 상기 반도체 칩(91)의 상면을 감싸는 봉지부재(97)와; 상기 하부기판(51)의 리세스 바깥측에 상부가 하부보다 넓게 형성된 하부관통홀(55)과; 상기 하부관통홀(55)상에 재치된 도전볼(95)과 상기 도전볼(95)에 대응하는 위치에 상부가 하부보다 좁게 형성된 상부관통홀(75)을 갖는 상부 기판(71)이 상기 하부기판(51)상에 접착되어 있다.
본 발명에 의한 비지에이 반도체 패키지는 상하적층이 가능하여 비지에이 패키지의 장점을 유지하면서 패키징 실장밀도를 높일 수 있는 효과가 있다.

Description

비지에이 반도체 패키지 및 그 제조방법
본 발명은, 일반적으로는 반도체 패키지 및 그 제조방법에 관한 것이고, 특히, 적층형 비지에이 반도체 패키지를 제조할 수 있는 적층가능한 비지에이 반도체 패키지 및 그 제조방법에 관한 것이다.
시스템 기기의 소형경량화, 고성능화에 대한 요구가 높아짐에 따라, 이에 대응하기 위하여, 종래와 같은 크기의 반도체 칩안에 종래 보다 더 많은 반도체칩을 실장한 고밀도 반도체 패키지에 대한 연구개발 의욕이 높다. 반도체 패키지의 크기를 늘리지 않으면서 대용량의 반도체 칩을 수용하기 위한 방법으로서, 크기는 종래와 동일하지만, 두께가 종래의 표준적인 패키지에 비하여 1/2인 경박단소형 패키지(TSOP; Thin Small Outline Package)패키지를 적층한 적층(STACKED) 티에스오피 패키지가 상용되고 있다.
한편, 종래 비지에이 패키지는, 리드 피치가 넓고, 외부 리드의 휨 등의 문제가 발생하지 않기 때문에 다핀화의 요구에 부응할 수 있고, 대량 생산이 가능하며, 공정이 용이하다는 뛰어난 장점이 있음에도 그 구조적인 특성상 스택 패키지를 제조하기 곤란한 단점이 있었다.
종래 비지에이 반도체 패키지의 구조에 대해 설명하면 다음과 같다.
도 1은 종래 비지에이 반도체 패키지의 개략적인 종단면도를 도시하고 있다.
즉, 다수의 관통홀(3)을 갖는 기판(1)과, 상기 기판의 상면 및 하면에 소정 형상의 패턴을 갖고 형성되어 있으며 상기 관통홀(3)을 채우고 있는 배선(interconnection)(5)들과, 상기 기판(1) 상면의 중앙부에 부착되어 있는 반도체 칩(7)과, 상기 반도체 칩(7)의 한쪽면에 형성되어 있는 복수의 패드(미도시)들과 상기 기판(1) 상면의 배선(5)들중의 하나씩을 서로 연결하고 있는 복수의 와이어(9)와, 상기 기판(1)의 상하면과 상기 배선(5)의 상하면의 일부를 덮고 있는 솔더 레지스트(11)와, 상기 반도체 칩(7)과 와이어(9)를 감싸고 있는 성형체(13)와, 상기 각각의 배선(5)하면에 연결된 솔더볼(15)들을 구비하고 있다.
상기한 바와 같이 구성되는 비지에이 패키지는 그 구조적인 특성상 볼이 기판의 하면에만 형성되어 있기 때문에, 여러개의 비지에이 패키지를 상하로 적층하여 구성하는 스택형 패키지를 제조할 수 없는 단점이 있었다. 따라서, 같은 외형면적을 갖는 다른 적층형 패키지에 비해 실장밀도가 낮은 단점이 있었다.
본 발명의 목적은, 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로 적층가능한 비지에이 패키지를 제조할 수 있는 개선된 비지에이 반도체 패키지를 제공하는데 있다.
본 발명의 목적은 개선된 비지에이 반도체 패키지의 제조방법을 제공하는데 있다.
본 발명의 목적은 상기 개선된 비지에이 빈도체 패키지를 이용하여 실장밀도가 높은 스택 비지에이 반도체 패키지를 제조하는 방법을 제공하는데 있다.
본 발명의 목적을 달성하기 위하여, 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스를 제외한 상기 절연기판에 상부측 입구가 하부측 입구 보다 넓게 형성된 복수의 하부관통홀과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선을 갖춘 하부기판과; 상기 리세스 중앙에 부착되어 있는 반도체 칩과; 상기 배선과 상기 반도체 칩을 연결하는 와이어와; 상기 와이어, 반도체 칩, 리세스를 덮고 있는 봉지부재와; 상기 각 하부관통홀에 얹혀 있는 복수의 도전볼과; 상기 봉지부재에 상응하는 위치에 관통부를 갖고, 상기 도전볼에 상응하는 위치에 상부측 입구가 하부측 입구보다 좁게 형성된 다수의 상부관통홀을 갖는 상부기판으로 구성되고, 상기 하부기판상에 상기 상부기판이 부착되어 있는 비지에이 반도체 패키지를 제공한다.
도 1은 종래 비지에이 반도체 패키지
도 2는 본 발명의 비지에이 반도체 패키지
도 3a는 본 발명의 하부기판의 평면도
도 3b는 도 3a의 IIIb-IIIb선에 따른 종단면도
도 4a는 본 발명의 상부기판의 평면도
도 4b는 도 4a의 IVb-IVb선에 따른 종단면도.
도 5는 본 발명의 스택 비지에이 반도체 패키지의 종단면도
도 6a 내지 도 6d는 본 발명의 비지에이 반도체 패키지 제조공정순서를 도시한 제조공정도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
51 : 하부기판 52 : 절연기판
53 : 리세스 55 : 하부 관통홀
57 : 금속 박막 59 : 배선
71 : 상부기판 73 : 관통부
75 : 상부 관통홀 77 : 금속박막
91 : 반도체 칩 93 : 와이어
95, 95a, 95b : 도전볼 97 : 봉지부재
100 : 인쇄회로기판 101 : 하층 비지에이 패키지
111 : 상층 비지에이 패키지
본 발명의 목적을 달성하기 위하여, 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스를 제외한 상기 절연기판에 상부측 입구가 하부측 입구 보다 넓게 형성된 복수의 하부관통홀과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선을 갖춘 하부기판을 준비하는 공정과; 상기 리세스에 반도체칩을 부착하는 공정과; 상기 반도체 칩과 상기 도전성의 배선의 한쪽 끝을 와이어로 연결시키는 와이어링공정과; 상기 반도체칩과 상기 와이어와 상기 리세스를 봉지부재로 엔캡슐레이팅하는 공정과; 상기 하부관통홀위에 도전볼을 재치시키는 공정과; 상기 하부기판위에, 상기 도전볼의 상응하는 위치에 상부가 하부보다 좁게 형성된 복수의 상부 관통홀을 갖고, 상기 봉지부재에 상응하는 위치에 관통부를 갖는 상부기판을 부착하는 공정을 포함하는 비지에이 반도체 패키지 제조방법을 제공한다.
본 발명의 목적을 달성하기 위하여, 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스를 제외한 상기 절연기판에 상부측 입구가 하부측 입구 보다 넓게 형성된 복수의 하부관통홀과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선을 갖춘 하부기판과; 상기 리세스 중앙에 부착되어 있는 반도체 칩과; 상기 배선과 상기 반도체 칩을 연결하는 와이어와; 상기 와이어, 반도체 칩, 리세스를 덮고 있는 봉지부재와; 상기 각 하부관통홀에 얹혀 있는 복수의 도전볼과; 상기 하부기판상에 접착되어 있는 프레임형의 상부기판으로 구성되고, 상기 상부기판은 상기 봉지부재에 상응하는 위치에 관통부가 형성되고, 상기 도전볼의 상응하는 위치에 상부측 입구가 하부측 입구 보다 좁게 형성된 복수의 상부관통홀로 구성되어 있는 다수의 비지에이 반도체 패키지를 제조하는 공정과; 상기 다수개의 비지에이 패키지중의 하나인 제1 비지에이 반도체 패키지를 평판위에 재치시키는 공정과; 상기 제1 비지에이 반도체 패키지위에, 또다른 비지에이 반도체 패키지인 제2 비지에이 반도체 패키지를, 상기 제1 비지에이 반도체 패키지의 도전볼과 상기 제2 비지에이 패키지의 도전볼을 서로 대응하도록 정렬하여 위치시키는 공정과; 상기 제1비지에이 반도체 패키지의 도전볼과 제2 비지에이 반도체 패키지의 도전볼을 리플로우하여 일체형으로 연결하는 공정을 포함하는 비지에이 반도체 패키지 제조방법을 제공한다.
본 발명의 비지에이 반도체 패키지는, 도전볼(conductive ball)이 기판의 상하면으로 튀어나오도록 형성하여, 패키지를 상하 수직방향으로 여러개를 적층할 수 있도록 함으로써, 반도체 칩의 패키지 실장밀도를 높일 수 있다.
본 발명의 비지에이 반도체 패키지를 도 2에 도시하였다. 본 발명의 비지에이 반도체 패키지는 하부기판(51)과 상부기판(71)을 접착하여 패키지를 조립하는(assemble) 것을 특징으로 한다.
먼저, 하부기판(51)과 상부기판(71)의 상세에 대해 설명하고, 본 발명의 비지에이 반도체 패키지의 구조를 설명한다.
하부기판(51)은 도 3a에 그 평면도가 도시되어 있고, 도 3b에는 도 3a의 IIIb-IIIb 선에 따른 종단면도가 도시되어 있다. 도 3a와 도 3b의 같은 도면부호는 서로 같은 부분을 나타낸다. 도 3a에 도시된 바와 같이, 하부기판(51)은 평판형의 절연기판(52)으로 되어 있고, 상기 절연기판(52)의 상면 중앙부에 리세스(53)가 형성되어 있고, 상기 리세스(53)를 중심으로 그 바깥측 절연기판(52)에는 다수개의 작은 하부관통홀(55)이 형성되어 있다. 또한, 도 3b에 도시된 바와 같이, 상기 하부관통홀(55)의 형상은 상부측 입구가 하부측 입구보다 넓은 거꾸로 된 원추형으로 형성되어 있다. 또 도 3a, 도 3b에서 볼 수 있는 바와 같이, 상기 하부관통홀(55) 내벽에는 티타늄과 같은 금속에 의해 도금된 금속 박막(57)이 형성 되어 있다. 또한 상기 하부 기판(51)의 상면에는 반도체 칩의 패드와 연결되고 또한 도전볼과 연결되어, 반도체 칩의 신호를 외부회로(예를들면 인쇄회로 기판상의 회로)에 전달하는 신호의통로인 도전성 배선(59)이 형성되어 있다. 이때, 하부기판(51) 상면에 형성된 배선(59)은 하부관통홀(55)의 내벽에 형성된 금속박막(57)과 전기적으로 연결되도록 형성된다. 따라서, 이후 상기 하부관통홀(55) 내에 얹혀질 도전볼(미도시)은 상기 배선(59)과 상기 금속박막(57)을 통하여 반도체 칩(미도시)으로부터 전달된 신호를 외부회로(미도시)에 전달하게 되는 역할을 한다. 그러나 상기 하부관통홀(55) 내벽에 반드시 금속박막(57)을 형성해야 되는 것은 아니다. 그러나, 상기 금속박막(57)을 형성함으로써, 도전볼(미도시)과 배선(59)간의 전기적인 접속 신뢰성을 향상시키는 효과가 있다. 금속 박막을 내벽에 갖지 않은 관통홀(55)에 도전볼(미도시)을 올려놓으면, 상기 리세스부(53)에서부터 시작되어 하부 관통홀(55)부위까지 연장형성되어 있는 상기 절연기판(52) 상면의 배선이 도전볼(미도시)과 직접 연결되어 반도체 칩과 배선과 도전볼 사이의 전기적인 신호 경로를 형성할 수 있다. 그러나 상기 배선과 상기 도전볼사이의 접촉면적이 작기 때문에, 상기 배선과 도전볼 사이의 연결 불량으로 인하여 패키지의 신뢰성을 떨어뜨릴 수 있다. 따라서 하부관통홀(55) 내벽에 금속박막(57)을 입혀, 상기 절연기판(52)상면의 배선을 상기 하부관통홀(55)내벽에 연장형성하는 효과를 갖게 함으로써, 상기 배선(59)과 도전볼과의 접촉신뢰성을 향상시키므로, 상기 하부관통홀(55)내벽에 금속박막(57)을 형성하는 것이 바람직하다.
한편 상부기판(71)은 도 4a, 도 4b에 도시되어 있다.
상기 상부기판(71)의 평면도를 도 4a에 도시하였고, 도 4a의 IVb-IVb선에 따른 종단면도를 도 4b에 도시하였다.
도 4a에서 상부기판(71)은 절연기판(72)의 중앙부에 관통부(73)를 갖는 프레임형 기판이고, 상기 관통부를 중심으로 그 둘레의 상기 절연기판(72)에 다수개의 작은 상부관통홀(75)가 형성되어 있다. 상기 상부관통홀(75)의 내벽에는 금속박막(77)이 형성되어 있다. 상기 상부관통홀(75)의 내벽에 금속박막(77)을 형성하지 않을 수도 있으나, 상기 금속박막(77)을 형성하는 것이 더욱 바람직하다. 또한 상기 도 4a의 실시례에서는 중앙에 관통부(73)를 갖는 프레임형 상부기판을 도시하였으나, 하부기판(51)과 마찬가지로 상기 관통부(73) 대신 리세스를 형성하여도 관계없다. 그러나, 리세스를 갖는 상부기판을 이용하는 것은 관통부를 갖는 상부기판을 이용하는 경우에 비하여 패키징이 완료된 뒤의 전체적인 패키지의 두께가 더 두꺼워지는 단점이 있다. 또한, 상기 상부기판의 관통부(73) 또는 리세스는 이후 설명될 봉지부재에 상응하는 위치에 형성된다.
도 4b에서 상부관통홀(75)은 상부측 입구가 하부측 입구보다 넓게 형성된 원추형임을 도시하고 있다.
본 발명의 비지에이 패키지의 구조를 도 2를 참조로하여 설명하면 다음과 같다. 도 3a에 도시한 하부기판(51)의 리세스부에 반도체 칩(91)이 접착제에 의해 부착되어 있고, 상기 반도체 칩의 패드(미도시)와 상기 하부기판(51)의 배선(59)의 한쪽끝을 와이어(93)가 연결하고 있다. 또한 상기 하부기판(51)의 상면에는 도 4a에 도시한 프레임형의 상부기판(71)이 접착되어 있다. 상기 상부기판(71)의 상부관통홀(75)의 하부측 입구와 상기 하부기판(51)의 하부관통홀(55)의 상부측 입구가 서로 만나도록 정렬되어 있고, 상기 상하부관통홀(75, 55)내에 도전볼(95)이 걸려있다. 상기 도전볼(95)은 상기 상부기판(71)의 상면으로 돌출되어 있고 또한 하부기판(51)의 하면으로도 돌출되어 있도록 걸려있다. 그러나, 반드시 상기 도전볼이 상기 상부기판(71) 및 하부기판(51)의 상하면으로 돌출될 필요는 없고, 상기 도전볼(95)이 상기 상하부 관통홀(75, 55)의 상하부로 노출되어 있기만 해도 된다. 또한 상기 도전볼(95)은 리플로우 온도가 낮은 솔더로 되어 있다. 또, 상기 와이어(93)와 반도체 칩(91)을 봉지부재(97)가 덮고 있으며, 이때, 상기 봉지부재(97)의 상면이 상기 도전볼(95)의 높이보다 낮도록 형성해야 한다. 그렇지 않을 경우, 본 발명의 비지에이 패키지 위에 또하나의 비지에이 패키지를 적층하였을 때, 상기 봉지부재(97) 때문에, 상층 비지에이 패키지의 도전볼과 하층 비지에이 패키지의 도전볼이 서로 떨어져 있게 되어, 적층되어 있는 패키지간의 신호전달이 불가능하게 되기 때문이다.
도 5는 인쇄회로기판(100)에 실장되어 있는 본 발명의 비지에이 반도체 패키지를 이용하여 제조한 스택형 비지에이 반도체 패키지의 구조를 도시하고 있다. 즉 하층 비지에이 패키지(101)위에 상층 비지에이 패키지(111)가 얹혀 있다. 상기 하층 비지에이 패키지의 도전볼(95a)과 상층 비지에이 패키지의 도전볼(95b)이 연결되어, 상층 비지에이 패키지(111)내의 반도체 칩(미도시)과 하층 비지에이 패키지(101)내의 반도체 칩(미도시)간의 신호전달이 가능하게 된다. 상기 하층 비지에이 패키지(101)의 도전볼(95a)들은 인쇄회로기판(100)상의 본드패드들(미도시)과 각각 연결되어 있다.
다음으로 본 발명의 비지에이 반도체 패키지의 제조방법을 설명하면 다음과 같다.
도 6a에 도시한 하부기판(51)을 제작한다. 상기 하부기판의 제조방법은, 우선 절연기판(52)을 준비하고, 상기 절연기판(52)의 상면 중앙부에 레세스(53)를 형성하고, 상기 절연기판(52)의 상면 전체에 금속막을 입힌 후, 소정 영역에 하부관통홀(55)들을 형성한다. 상기 하부관통홀(55)은 상부측 입구의 직경이 하부측 입구의 직경보다 크도록 형성한다. 결과적으로 상기 하부 관통홀(55)의 형상은 거꾸로 된 원추형이다. 따라서, 그 형성방법은, 상기 절연기판(50)위에 관통홀(55)을 형성하기 위한 영역만 노출되도록 마스크 패턴을 형성하고, 습식식각을 이용하면 용이하게 형성할 수 있다. 즉 상기 마스크 패턴으로 덮히지 않고 노출된 절연기판의 부분에 대해 습식각법을 적용하면, 언더컷 현상에 의하여, 상기 절연기판(50)의 상부가 식각이 더 심하게 일어나고, 하부가 식각이 더디게 되므로, 용이하게 원추형의 관통홀을 얻을 수 있다. 상기 관통홀(55) 내벽을 티타늄과 같은 각각 금속 박막(57)으로 도금한다. 이어서 상기 절연기판(50)상면의 상기 금속막을 패터닝하여 배선(59)을 형성한다.
도 6b와 같이, 상기 하부기판(51)의 리세스 중앙에 접착제를 바르고, 반도체 칩(91)을 부착시키는 다이 본딩 공정을 실시한다. 다음으로, 상기 반도체 칩(91)의 패드(미도시)들과 상기 배선들(59)의 한쪽끝을 각각 서로 와이어로 연결하는 와이어링 공정을 실시한다.
다음으로, 상기 와이어(93)와 반도체 칩(91)과 리세스(53) 전체를 봉지부재(97)로 덮는 인캡슐레이팅 공정을 실시한다. 상기 인캡슐레이팅 공정은 몰딩공정을 적용하는 것이 생산성 및 비용면에서 바람직하다.
다음으로 도 6c와 같이 상기 하부기판(51)의 복수의 관통홀(55)의 각각에 도전볼(95)를 얹혀 놓는다. 상기 도전볼(95)을 관통홀(55)에 넣는 방법은, 상기 하부기판(51)상에 다수의 도전볼(95)을 올려놓고 좌우로 흔들어 간단히 상기 관통홀(55)에 안착되도록 할 수 있다. 따라서, 본 발명에서는 도전볼을 올려놓기 위한 별도의 치공구가 필요하지 않기 때문에 장치 투자비용이 줄고 패키지 조립공정이 용이한 장점을 갖는다.
다음으로, 도 6d와 같이 상기 하부기판(51)위에 상기 도 3a에 도시한 프레임형 상부기판(71), 또는 하면 중앙부에 리세스를 갖는 상부기판(미도시)을 접착제에 의해 접착한다. 이때, 상부기판(71)에는 상부 관통홀(75)이 형성되어 있고, 상기 상부관통홀(75)은 상부측 입구의 직경이 하부측 입구의 직경보다 작도록 형성되어 있기 때문에, 상기 상부기판(71)의 상부관통홀(75)과 하부기판(51)의 하부관통홀(55)사이에 끼이게 된 도전볼(95)은 빠지지 않고 상기 상하관통홀(55, 75)에 걸려있게 된다.
상기와 같이 제조한 본 발명의 비지에이 반도체 패키지를 이용한 스택형 비지에이 패키지를 제조하는 방법은 도 5에 도시한 바와 같이, 하층 비지에이 패키지(101)를 평판위에 올려 놓고, 상기 하층 비지에이 패키지(101)의 도전볼(95a)과 상층 비지에이 패키지(111)의 도전볼(95b)이 대응되도록 얼라인하여, 상기 상층 비지에이 패키지(111)를 상기 하층 비지에이 패키지(101)위에 올려놓은 다음, 리플로우하여 상기 도전볼(95a)와 도전볼(95b)가 접속되도록 함으로써, 스택 비지에이 반도체 패키지를 제조한다.
본 발명에 의한 비지에이 반도체 패키지는 도전볼을 패키지용 기판에 올려놓을 때 정확한 얼라인을 위한 별도의 치공구가 필요하지 않기 때문에, 생산원가를 절감하는 효과가 있다.
본 발명에 의한 비지에이 반도체 패키지는 도전볼이 상하로 돌출 또는 노출 되어 있기 때문에 스택형으로 제조할 수 있어서, 동일한 면적을 차지하면서도 많은 수의 반도체 칩을 실장할 수 있기 때문에 시스템 기기의 소형화에 대응할 수 있는 효과가 있다.
또한 본 발명에 의한 스택 비지에이 반도체 패키지는 외부 리드의 변형이 발생하지 않는 장점을 갖기 때문에, 반도체 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스 부위를 제외한 상기 절연기판에 상부측 입구가 하부측 입구보다 넓게 형성된 복수의 하부관통홀과, 상기 하부관통홀 내벽에 형성된 금속박막과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선으로 구성된 하부기판과;
    상기 리세스 상부에 부착되어 있는 반도체 칩과;
    상기 배선의 한쪽 끝과 상기 반도체 칩을 연결하는 와이어와;
    상기 와이어, 반도체 칩, 리세스를 덮고 있는 봉지부재와;
    상기 각각의 하부관통홀내의 상기 금속박막에 얹혀 있는 복수의 도전볼과;
    중앙부에 관통부를 갖는 프레임형의 몸체와, 상기 몸체에 상기 도전볼에 대응하는 위치에 상부측 입구가 하부측 입구보다 좁게 형성된 다수의 상부관통홀과, 상기 상부관통홀 내벽에 형성된 금속박막으로 구성된 상부기판을 갖추고 있고;
    상기 상부기판의 하부측 입구과 상기 하부기판의 상부측 입구가 서로 마주보도록 상기 상부기판이 상기 하부기판상에 부착되어 있는 것을 특징으로 하는 비지에이 반도체 패키지.
  2. 제1항에 있어서, 상기 도전볼은 상기 상부기판과 하부기판의 상하방으로 돌출되어 있는 것을 특징으로 하는 비지에이 반도체 패키지.
  3. 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스 부위를 제외한 상기 절연기판상에 상부측 입구가 하부측 입구 보다 넓게 형성된 복수의 하부관통홀과, 상기 하부관통홀들의 내벽에 형성된 금속박막과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선으로 구성된 하부기판을 준비하는 공정과;
    상기 리세스에 반도체칩을 부착하는 공정과;
    상기 반도체 칩과 상기 도전성의 배선의 한쪽 끝을 와이어로 연결시키는 와이어링공정과;
    상기 반도체칩과 상기 와이어와 상기 리세스를 봉지부재로 엔캡슐레이팅하는 공정과;
    상기 하부관통홀위에 도전볼을 재치시키는 공정과;
    상기 하부기판위에, 중앙부에 관통부를 갖는 프레임형 몸체와, 상기 몸체에 상기 도전볼의 대응하는 위치에 상부측 입구가 하부측 입구보다 좁게 형성된 다수의 상부 관통홀과, 상기 상부관통홀 내벽에 형성된 금속박막과을 갖추고 있는 상부기판을 부착하는 공정을 포함하는 것을 특징으로 하는 비지에이 반도체 패키지 제조방법.
  4. 상면 중앙부에 리세스를 갖는 절연기판과, 상기 리세스 부위를 제외한 상기 절연기판에 상부측 입구가 하부측 입구 보다 넓게 형성된 복수의 하부관통홀과, 상기 하부관통홀 내벽에 형성된 금속박막과, 상기 절연기판 상면에 소정형상으로 형성되어 있는 도전성의 배선으로 구성된 하부기판과,
    상기 리세스 중앙에 부착되어 있는 반도체 칩과;
    상기 배선과 상기 반도체 칩의 패드를 연결하는 와이어와;
    상기 와이어, 반도체 칩, 리세스를 덮고 있는 봉지부재와;
    상기 각각의 하부관통홀에 얹혀 있는 복수의 도전볼과;
    중앙부에 관통부를 갖는 프레임형의 몸체와, 상기 몸체에 상기 도전볼에 대응하는 위치에 상부측 입구가 하부측 입구보다 좁게 형성된 다수의 상부관통홀과, 상기 상부관통홀 내벽에 형성된 금속박막으로 구성된 상부기판을 갖추고 있고,
    상기 상부기판의 하부측 입구과 상기 하부기판의 상부측 입구가 서로 마주보도록 상기 상부기판이 상기 하부기판상에 부착되어 있는 다수의 비지에이 반도체 패키지를 제조하는 공정과;
    상기 다수개의 비지에이 패키지중의 하나인 제1 비지에이 반도체 패키지를 평판위에 재치시키는 공정과;
    상기 제1 비지에이 반도체 패키지위에, 또다른 비지에이 반도체 패키지인 제2 비지에이 반도체 패키지를, 상기 제1 비지에이 반도체 패키지의 도전볼과 상기 제2 비지에이 패키지의 도전볼을 서로 대응하도록 정렬하여 위치시키는 공정과;
    상기 도전볼을 리플로우 하는 공정을 포함하는 것을 특징으로 하는 비지에이 반도체 패키지 제조방법.
KR1019980020097A 1998-05-30 1998-05-30 비지에이 반도체 패키지 및 그 제조방법 KR100271656B1 (ko)

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