KR100608327B1 - 비지에이 패키지의 적층 방법 - Google Patents

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Abstract

본 발명은 비지에이 타입(ball grid array type)의 적층 패키지의 제조 방법에 관해 개시한 것으로서, 볼랜드 및 본드 핑거가 구비된 기판 및 다수의 사이드 패드가 구비된 반도체 칩을 각각 제공하는 단계와, 기판 위에 상기 반도체 칩을 부착시키는 단계와, 본드 핑거와 사이드 패드를 연결시키는 본딩 와이어를 형성하는 단계와, 볼랜드에 제 1솔더 볼을 부착하는 단계와, 제 1솔더 볼 및 본딩 와이어를 덮는 몰딩체를 형성하는 단계와, 기판 저면에 제 2솔더 볼을 부착하는 제 1패키지를 형성하는 단계와, 공정과 동일하게 다 수의 패키지를 제조하는 단계와, 제 1패키지 위에 다 수의 패키지를 적층하는 단계를 포함한다.

Description

비지에이 패키지의 적층 방법{method for stacking ball grid array package}
1은 종래 기술에 따른 비지에이 패키지의 적층 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 단품의 비지에이 패키지를 제조하는 방법을 설명하기 위한 단면도.
도 3은 본 발명에 따른 비지에이 패키지의 적층 방법을 설명하기 위한 단면도.
도 4는 본 발명의 제 2실시예에 따른 단품의 비지에이 패키지를 제조하는 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제 2실시예에 따른 제 1 또는 제 2솔더 볼의 단면도.
도 6은 본 발명의 제 3실시예에 따른 단품의 비지에이 패키지의 단면도.
본 발명은 반도체 패키지의 제조 방법에 관한 것이며, 더욱 구체적으로는 비지에이 타입(ball grid array type)의 적층 패키지의 제조 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 이루었으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장후의 기계적/전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다. 상기 패키지의 소형화를 이룬 예로서, 비지에이 패키지를 들 수 있다.
도 1은 종래 기술에 따른 비지에이 패키지의 적층 방법을 설명하기 위한 단면도이다.
종래 기술에 따른 비지에이 패키지는, 도 1에 도시된 바와 같이, 반도체 칩(1)이 필름 타입의 제 1기판(3) 위에 실장되고 반도체 칩(1)의 센터 패드(1a)들이 본딩 와이어(11)를 통해 기판(3)의 센터 윈도우(center window)(4)를 통해 금속배선(도시되지 않음)으로 전기적으로 연결되며, 반도체 칩(1)과 금속 와이어(11) 및 금속배선이 형성된 제 1기판(3)의 일부가 몰딩재(7)로 봉지되어 외부로부터 보호된다. 이때, 반도체 칩(1)과 제 1기판(3) 사이에 접착층(5)이 개재되어 이들 간의 접착력을 향상시킨다.
상기 구조를 가진 종래 기술에 따른 비지에이 타입 패키지를 적층하는 방법을 알아본다.
먼저, 제 1기판(3) 위에 접착층(5)을 개재시켜 반도체 칩(1)을 부착시킨다. 이어, 반도체 칩(1)의 센터 패드(1a)와 제 1기판의 배선을 연결시키는 본딩 와이어(11)를 형성한다. 그런 다음, 본딩 와이어(11)를 보호하기 위해, 센터 윈도 우(4)를 덮는 몰딩체(7)를 형성한 다음, 상기 기판 상의 배선 상에 솔더 플럭스(sold flux)를 바르고 제 1솔더 볼(9)을 부착시킨다. 이 후, 싱귤레이션(singulation)을 통해 단품의 제 1비지에이 패키지(Ⅰ) 제조를 완료한다.
이어, 상기 제 1비지에이 패키지(Ⅰ)는 제 2기판(20) 위에 부착되며, 제 2기판(20)의 저면에 제 2솔더 볼(22)을 부착시킨다.
그런 다음, 상기 공정과 동일하게 제 2, 제 3 및 제 4비지에이 패키지(Ⅱ)(Ⅲ)(Ⅳ)를 각각 제조한 다음, 상기 결과의 제 1비지에이 패키지(Ⅰ) 위에 제 2비지에이 패키지(Ⅱ)를 적층시키고, 상기 결과의 제 2비지에이 패키지 위에 제 3비지에이 패키지(Ⅲ)를 적층시킨 다음, 상기 결과의 제 3비지에이 패키지 위에 제 4비지에이 패키지(Ⅳ)를 적층시킨다.
도 1에서, 미설명된 도면부호 12는 제 2비지에이 패키지(Ⅱ)에 부착된 제 3솔더 볼을 나타낸 것이고, 도면부호 14는 제 3비지에이 패키지(Ⅲ)에 부착된 제 4솔더 볼을 나타낸 것이다.
그러나, 종래의 기술에서는 반도체 칩이 노출되어 기계적 강도가 약하게 되고, 기판으로 필름 타입을 사용함으로서 전체적인 패키지의 기계적 강도가 약하다. 또한, 사이드 패드를 가진 반도체 칩인 경우 적용이 어려운 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 기계적 강도를 강화시킬 수 있으며, 사이드 패드를 가진 반도체 칩에도 적용할 수 있는 비 지에이 패키지의 적층 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명에 따른 비지에이 패키지의 적층 방법은 볼랜드 및 본드 핑거가 구비된 기판 및 다수의 사이드 패드가 구비된 반도체 칩을 각각 제공하는 단계와, 기판 위에 상기 반도체 칩을 부착시키는 단계와, 본드 핑거와 사이드 패드를 연결시키는 본딩 와이어를 형성하는 단계와, 볼랜드에 제 1솔더 볼을 부착하는 단계와, 제 1솔더 볼 및 본딩 와이어를 덮는 몰딩체를 형성하는 단계와, 기판 저면에 제 2솔더 볼을 부착하는 제 1패키지를 형성하는 단계와, 공정과 동일하게 다 수의 패키지를 제조하는 단계와, 제 1패키지 위에 다 수의 패키지를 적층하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1및 제 2솔더 볼은 중심에는 유동성 있는 코어로 채우고, 상기 코어 외부에는 리드 솔더가 감싸는 구조를 가진다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 제 1실시예에 따른 단품의 비지에이 패키지를 제조하는 방법을 설명하기 위한 단면도이다.
본 발명의 제 1실시예에 따른 비지에이 패키지의 적층 방법은, 도 2a에 도시된 바와 같이, 먼저 볼랜드(102) 및 본드 핑거(101)가 각각 구비된 기판(100)과 다수의 사이드(side) 패드(미도시)가 구비된 반도체 칩(110)을 각각 제공한다. 이때, 상기 볼랜드(102)는 기판(100)의 탑(top)부분과 버텀(bottom) 부분에 연결되도록 형성되며, 이후의 공정에서 상기 탑부분 및 버텀 부분에 솔더 볼이 부착된다. 또한, 상기 본드 핑거(101)는 이 후의 공정에서 본딩 와이어에 의해 반도체 칩의 칩패드와 연결된다.
이어, 도 2b에 도시된 바와 같이, 상기 기판(100) 위에 반도체 칩(110)을 부착시킨 다음, 도 2c에 도시된 바와 같이, 상기 반도체 칩(110)의 칩패드와 기판(100)의 본드 핑거(101)를 전기적으로 연결시키는 본딩 와이어(120)을 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 기판의 볼랜드(102) 상에 솔더 플럭스(미도시)를 바르고 제 1솔더 볼(122)을 정렬한 다음, 리플로우(reflow) 공정을 거쳐 제 1솔더 볼(122)을 부착시킨다.
이 후, 도 2e에 도시된 바와 같이, 상기 반도체 칩, 본딩 와이어 및 제 1솔더 볼을 덮는 몰딩체(114)를 형성한다. 이때, 상기 몰딩체(114) 공정은 제 1솔더 볼(122)의 높이와 동일하게, 또는 제 1솔더 볼(122)의 높이보다 두껍게 형성한다.
이어, 도 2f에 도시된 바와 같이, 그라인딩(grinding) 공정으로 제 1솔더 볼(122)을 오픈시킨다.
그런 다음, 도 2g에 도시된 바와 같이, 상기 기판 이면(반도체 칩이 부착된 면의 반대면)의 볼랜드(102)에 솔더 플럭스를 바르고 제 2솔더 볼(124)을 정렬한 다음, 리플로우 공정을 거쳐 제 2솔더 볼(124)을 부착시켜 단품의 제 1비지에이 패키지(Ⅴ) 제조 공정을 완료한다.
도 3은 본 발명의 제 1실시예에 따른 비지에이 패키지의 적층 방법을 설명하 기 위한 단면도이다.
이 후, 상기 공정과 동일한 방법으로 단품의 제 2, 제 3 및 제 4비지에이 패키지(Ⅵ)(Ⅶ)(Ⅷ)를 제조한다.
이어, 상기 제 1비지에이 패키지(Ⅴ) 위에 제 2비지에이 패키지(Ⅵ)를 적층시킨다. 그런 다음, 상기 결과의 제 2비지에이 패키지(Ⅵ) 위에 제 3비지에이 패키지(Ⅶ)를 적층시킨다. 계속해서, 상기 결과의 제 3비지에이 패키지(Ⅶ) 위에 제 4비지에이 패키지(Ⅷ)를 적층시킨다.
도 4는 본 발명의 제 2실시예에 따른 단품의 비지에이 패키지를 제조하는 방법을 설명하기 위한 단면도이다.
본 발명의 제 2실시예에 따른 단품의 비지에이 패키지 제조 방법은, 본 발명의 제 1실시예와 동일 방법으로 형성되며, 솔더 볼 대신 외부의 압력이나 힘에 의해 유동성 있는(flexible) 특성을 가진 제 1및 제 2솔더 볼(212)(224)을 사용한다.
도 5는 본 발명의 제 2실시예에 따른 제 1 또는 제 2솔더 볼의 단면도이다.
상기 유동성있는 제 1 또는 제 2솔더 볼은, 도 5에 도시된 바와 같이, 중심에는 유동성있는 코어(core)(a)로 채우고, 상기 코어(a) 외부에는 리드 솔더(b)가 감싸고 있다.
상기 유동성있는 제 1솔더 볼(212)을 형성한 후, 몰딩체(214) 형성 공정에서 몰딩 다이(미도시)의 압력에 의해 제 1솔더 볼(212)이 수축되는 현상이 발생되나, 몰딩 공정이 완료된 다음에는 원래의 상태로 복귀된다.
본 발명의 제 2실시예에서는 유동성 있는 제 1 및 제 2솔더 볼(212)(214)을 이용함으로써, 별도의 그라인딩 공정이 불필요하다.
도 6은 본 발명의 제 3실시예에 따른 단품의 비지에이 패키지의 단면도이다.
본 발명의 제 3실시예에 따른 단품의 제 1비지에이 패키지(Ⅸ)는, 도 6에 도시된 바와 같이, 센터 패드를 가진 반도체 칩(310) 및 센터 윈도우(303)를 가진 기판(300)을 적용한 것이다.
미설명된 도면 부호 301은 볼랜드를, 314 및 314a는 몰딩체를, 322 및 324는 제 1및 제 2솔더 볼을 각각 나타낸 것이다.
이상에서와 같이, 본 발명은 사이드 패드가 구비된 반도체 칩을 적용시켜 적층 패키지를 제조 가능하다.
또한, 본 발명에서는 유동성있는 솔더 볼을 사용함으로써, 몰딩 공정 시 기존의 비지에이 패키지보다 기계적 강도가 강하며, 그라인딩 공정이 블필요하다. 따라서, 공정이 단순화된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 볼랜드 및 본드 핑거가 구비된 기판 및 다수의 사이드 패드가 구비된 반도체 칩을 각각 제공하는 단계와,
    상기 기판 위에 상기 반도체 칩을 부착시키는 단계와,
    상기 본드 핑거와 상기 사이드 패드를 연결시키는 본딩 와이어를 형성하는 단계와,
    상기 볼랜드에 제 1솔더 볼을 부착하는 단계와,
    상기 반도체 칩, 제 1솔더 볼 및 본딩 와이어를 덮는 몰딩체를 형성하되, 상기 제 1솔더 볼의 상부가 노출되도록 형성하는 단계와,
    상기 기판 저면에 제 2솔더 볼을 부착하는 제 1패키지를 형성하는 단계와,
    상기 공정과 동일하게 다 수의 패키지를 제조하는 단계와,
    상기 제 1패키지 위에 상기 다 수의 패키지를 적층하는 단계를 포함하고,
    상기 제 1솔더 볼은 중심에는 유동성 있는 코어로 채우고, 상기 코어 외부에는 리드 솔더가 감싸는 것을 특징으로 하는 비지에이 패키지의 적층 방법.
  2. 제 1항에 있어서, 상기 제 2솔더 볼은 중심에는 유동성 있는 코어로 채우고, 상기 코어 외부에는 리드 솔더가 감싸는 것을 특징으로 하는 비지에이 패키지의 적층 방법.
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