KR100510556B1 - 초박형 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 발명은 봉지제의 경화 공정시 반도체 칩 및 봉지제를 포함하는 반도체 패키지의 워피지(warpage) 현상을 방지할 수 있는 초박형 반도체 패키지 및 그 제조방법을 개시한다. 개시된 본 발명의 초박형 반도체 패키지는, 내부에 관통홀을 구비하는 회로 기판을 포함한다. 상기 관통홀 내에 반도체 칩이 위치하며, 상기 회로 기판과 상기 반도체 칩을 전기적으로 연결되도록 연결 부재가 형성되어 있다. 상기 반도체 칩 및 연결 부재를 덮도록 봉지제가 형성되며, 상기 반도체 칩 저면의 상기 관통홀 내부에 상기 봉지제와 유사한 열팽창 계수를 갖는 지지대가 부착된다. 상기 회로 기판의 적어도 하나의 면에 외부 접속 단자가 접속된다.

Description

초박형 반도체 패키지 및 그 제조방법{Semiconductor package having ultra thin thickness and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 휘어지는 현상(보잉 또는 워피지 현상)을 방지할 수 있는 초박형 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 패키지는 칩 스케일 패키지(chip scale package), 마이크로 볼 그리드 어레이 패키지(micro ball grid array package) 및 초박형 반도체 패키지등과 같이 점차 소형화 및 박형화된 형태로 발전되고 있다.
그 중 초박형 반도체 패키지는 미합중국 특허 제 6,395,579호에 자세히 기재되어 있으며, 이러한 초박형 반도체 패키지의 개략적인 구성은 다음과 같다.
도 1에 도시된 바와 같이, 칩 크기 정도의 관통홀(through hole:12)이 구비된 회로 기판(10)이 준비되고, 회로 기판(10)의 관통홀(12)에 반도체 칩(30)이 위치된다. 관통홀(12)에 내장된 반도체 칩(30)은 회로 기판(10)의 회로 패턴(18)과 전기적으로 연결되고, 반도체 칩(30) 및 회로 기판(10)의 소정 부분은 수지(resin) 물질로 된 봉지제(50)에 의하여 몰딩된다. 또한, 회로 기판(10)의 저면에 도전성 볼(60)이 부착된다.
이와 같은 초박형 반도체 패키지는 반도체 칩(30)의 높이 정도의 두께를 갖을 수 있다는 장점이 있다.
여기서, 반도체 칩(30) 및 회로 기판(10)의 소정 부분을 덮는 봉지제(50)는 일반적으로 수지 물질로 이용되며, 이러한 봉지제(50)는 반도체 칩(30) 및 회로 기판(10)상에 도포된 후, 소정 온도에서 경화 공정에 의해 형성된다. 상기 경화 과정에서 봉지제(50)가 수축되어 진다.
그러나, 알려진 바와 같이, 수지 물질로 된 봉지제(50)와 실리콘 물질로 된 반도체 칩(30)은 열팽창 계수가 각각 상이함으로 인해, 경화 공정에 의한 수축 정도가 상이할 수 있다. 이로 인해, 상대적으로 낮은 수축률을 갖는 반도체 칩(30)이 도 1의 “W” 와 같이 반도체 칩(30) 및 봉지제(50)이 휘어질 수 있으며, 이러한 휘어짐 현상을 워피지(warpage) 라고 한다.
상기 반도체 칩(30) 및 봉지제(50)의 워피지 정도(d)는 약 100 내지 400㎛ 정도가 될 수 있으며, 이와 같은 워피지 발생으로 패키지의 높이가 상승하게 되어, 초박형 반도체 패키지의 본연의 목적을 달성하기 어렵다.
또한, 이러한 워피지 발생으로 인해 반도체 패키지 내에 크랙(crack)이 발생될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 칩 및 봉지제의 워피지 발생을 방지할 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제를 달성하기 위하여, 봉지제의 경화 공정시, 봉지제 및 반도체 칩의 워피지 현상을 방지할 수 있는 반도체 패키지의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패키지는 내부에 관통홀을 구비하는 회로 기판을 포함한다. 상기 회로 기판의 관통홀 내에 반도체 칩이 위치되며, 상기 회로 기판과 상기 반도체 칩은 연결 부재에 의해 전기적으로 연결된다. 상기 반도체 칩, 연결 부재는 봉지제에 의해 봉지되며, 상기 반도체 칩 저면에 상기 관통홀 내부에 형성되는 상기 봉지제와 같거나 큰 열팽창 계수를 갖는 지지대가 위치된다. 상기 회로 기판의 적어도 하나의 면에 외부 접속 단자가 전기적으로 부착된다.
또한, 본 발명의 다른 실시예에 의한 반도체 패키지는 회로 기판을 포함한다. 회로 기판은 본드 핑거 및 상부 볼 랜드들이 배열된 제 1 면 및 상기 상부 볼 랜드와 전기적으로 연결된 하부 볼 랜드가 배열된 제 2 면을 포함하며, 그 내부에 소정 크기의 관통홀이 형성되어 있다. 상기 회로 기판의 관통홀내에 지지대가 배치되며, 상기 관통홀내의 지지대 상에 상부 가장자리에 입출력 패드를 구비하는 반도체 칩이 부착된다. 상기 반도체 칩과 상기 관통홀 가장자리에 위치한 본드 핑거는 연결 부재에 의해 전기적으로 연결되고, 상기 반도체 칩, 연결 부재 및 회로 기판의 적어도 일부분상에 봉지제가 형성된다. 상기 회로 기판의 상부 및 하부의 볼 랜드 중 적어도 하나에 솔더 볼이 부착된다. 여기서, 상기 지지대의 열팽창 계수는 상기 봉지제와 열팽창 계수보다 1 내지 10 배 정도 큰 것이 바람직하다.
상기 회로 기판의 제 1 면 상에 제 1 보호층이 형성되어 있고, 상기 회로 기판의 제 2 면상에 제 2 보호층이 더 형성되어 있다. 상기 제 1 및 제 2 보호층은 상기 본드 핑거 및 상하부 볼 랜드 중 적어도 하나가 노출되도록 홀을 포함할 수 있다. 상기 관통홀 측벽에 측벽 보호층이 더 형성되어 있을 수 있다.
상기 연결 부재는 와이어이거나 상기 관통홀 가장자리의 본드 핑거로 부터 연장되는 리드일 수 있다.
상기 봉지제는 상기 회로 기판의 전면을 덮도록 형성될 수 있다.
상기 지지대는 수지 또는 구리로 구성될 수 있다.
상기 지지대와 상기 반도체 칩은 접착층에 의하여 부착될 수 있으며, 상기 접착층은 접착 쉬트 또는 페이스트일 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 적층된 다수의 유닛 패키지 및 상기 적층된 유닛 패키지를 전기적으로 연결하는 솔더 볼을 포함한다. 이때, 유닛 패키지는, 본드 핑거 및 상부 볼 랜드들이 배열된 제 1 면 및 상부 볼 랜드와 전기적으로 연결되면서 상기 상부 볼 랜드와 대응되는 위치에 형성된 하부 볼 랜드가 배열된 제 2 면을 포함하며 그 내부에 소정 크기의 관통홀이 형성되어 있는 회로 기판; 상기 회로 기판의 관통홀내에 배치되는 지지대; 상기 관통홀내의 지지대 상에 부착되며, 상부 가장자리에 입출력 패드를 구비하는 반도체 칩; 상기 반도체 칩과 상기 관통홀 가장자리에 위치한 본드 핑거간을 전기적으로 연결시키는 연결 부재; 및 상기 반도체 칩, 연결 부재 및 회로 기판의 소정 부분을 덮도록 형성되는 봉지제를 포함한다. 또한, 상기 지지대를 구성하는 물질은 그 열팽창 계수가 상기 봉지의 열팽창 계수에 비해 1 내지 10배 정도 크고, 상기 솔더 볼은 상기 상부 유닛 패키지의 볼 랜드와 상기 하부 유닛 패키지의 본드 핑거 사이를 전기적으로 연결시킨다.
또한, 본 발명의 다른 견지에 따른 반도체 패키지의 제조방법은 다음과 같다.먼저, 내부에 관통홀이 형성된 회로 기판의 저면에 상기 관통홀이 차폐되도록 마감재를 부착한다. 상기 관통홀 내부의 마감재 상부에 지지대를 형성하고, 상기 지지대 상에, 상부 가장자리에 입출력 패드가 배열된 반도체 칩을 부착한다. 상기 반도체 칩의 입출력 패드와 상기 회로 기판간을 와이어에 의해 전기적으로 연결한다음, 상기 반도체 칩, 와이어 및 상기 회로 기판의 적어도 일부분을 감싸도록 봉지제를 형성한다. 그후, 상기 회로 기판의 저면에 솔더볼을 부착한다음, 상기 마감재를 박리한다.
상기 회로 기판은, 제 1 면 및 그와 대향하는 제 2 면을 갖는 수지 기판을 준비하는 단계, 상기 수지 기판의 제 1 면에 제 1 회로 패턴을 형성하는 단계, 상기 제 1 회로 패턴이 노출되도록 수지 기판을 식각하여 비아홀을 형성하는 단계, 상기 비아홀 내부에 도전 스터드를 형성하는 단계, 및 상기 수지 기판의 제 2 면상에 상기 도전 스터드와 콘택되도록 제 2 회로 패턴을 형성하는 단계로 구성된다.
상기 수지 기판의 제 1 면에 제 1 회로 패턴을 형성하는 단계 이전 또는 상기 제 2 회로 패턴을 형성하는 단계 이후에, 관통홀을 형성하는 단계를 더 포함한다.
상기 마감재는 절연 테이프 또는 자외선 테이프일 수 있다.
상기 지지대는 사각판으로서, 상기 마감재 상부에 접착제에 의해 부착될 수 있다.
또한 상기 지지대를 형성하는 단계는, 상기 마감재 상부에 지지대용 액상 물질을 도포하는 단계, 및 상기 액상 물질을 사각의 판 형태가 되도록 경화하는 단계를 포함한다.
상기 봉지제를 형성하는 단계는, 상기 반도체 칩, 연결 부재 및 회로 기판 상부에 수지 물질을 도포하는 단계, 및 상기 수지 물질을 경화하는 단계를 포함한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 일실시예에 따른 초박형 반도체 패키지에 따른 단면도이다.
도 2를 참조하면, 반도체 패키지(100)는 제 1 면(110a) 및 제 2 면(110b)을 갖는 회로 기판(110)을 포함한다. 회로 기판(110)은 예를 들어, BT(mismaleimide triazine)와 같은 수지 기판(105)으로 구성된다. 회로 기판(110)의 소정 부분에 관통홀(115)이 형성되어 있다. 회로 기판(110), 예컨대, 수지 기판(105)의 상부 및 저부에 형성된 회로 패턴(120)이 형성되어 있다. 회로 패턴(120)은 본드 핑거(bond finger:120a), 볼 랜드(120b) 및 스터드(120c)로 구성될 수 있다. 본드 핑거(120a)는 관통홀(115)의 주변에 배치되며, 예컨대, 금(Au), 은(Ag) 또는 그 밖의 금속막으로 형성될 수 있다. 또한, 본드 핑거(120a)는 수지 기판(105)의 제 1 면(110a) 또는 제 2 면(110b)에 선택적으로 형성될 수 있다. 볼 랜드(120b)는 수지 기판(105)의 제 1 면(110a) 및 제 2 면(110b)에 각각 형성되는 상부 및 하부 볼 랜드(120b)로 구성되며, 이들 상부 및 하부 볼 랜드(120b)는 서로 대응되도록 배치된다. 아울러, 이들 볼 랜드(120b)는 형성될 수 있고, 금(Au), 은(Ag), 니켈(Ni) 또는 팔라듐(Pd)등으로 형성될 수 있다. 스터드(120c)는 상부 및 하부 볼 랜드(120b)를 전기적으로 연결하는 역할을 한다.
회로 기판(110)의 제 1 면(110a) 및 제 2 면(110b) 표면에 보호층(125)이 덮혀져 있다. 보호층(125)은 일종의 절연막으로서, 회로 패턴들(120)을 외부의 환경으로부터 보호함은 물론, 회로 패턴(120)과 외부 전기적 단자간의 쇼트를 방지시킨다. 외부 단자와 콘택되어야 하는 회로 패턴(120) 예컨대, 볼 랜드(120b)는 외부로 노출될 수 있도록 상기 보호층(125)이 제거되어 있어야 한다.
한편, 관통홀(115) 내부에 예컨대, 사각판 형태(혹은, 타일 형태)의 지지대(130)가 놓여있고, 지지대(130) 상부에 반도체 칩(140)이 예컨대, 접착층(135)에 의하여 부착될 수 있다.
반도체 칩(140)은 입/출력 패드(145)가 형성된 제 1 면(140a) 및 지지대(130)와 부착되어질 제 2 면(140b)을 가지며, 입/출력 패드(145)는 반도체 칩(140)의 상부(제 1 면) 가장자리에 형성되어 있을 수 있다. 이러한 입/출력 패드(145)는 본드 핑거(120a)와 연결 부재(150)에 의하여 전기적으로 연결될 수 있으며, 연결 부재(150)는 예를 들어 금(Au) 또는 알루미늄(Al)으로 된 와이어(wire)이거나, 본드 핑거(120a)로 부터 연장된 리드(lead)일 수 있다.
회로 기판(110), 반도체 칩(140), 연결 부재(150) 및 회로 기판(110)의 제 1 면(110a)은 봉지제(160)에 의하여 밀봉된다. 봉지제(160)는 예를 들어, 수지 물질일 수 있다.
반도체 칩(140)이 부착되는 지지대(130)는 봉지제(160)와 반도체 칩(140)간의 열팽창 계수 차이로 인한 반도체 칩(140) 및 봉지제(160)의 워피지를 방지하기 위하여 제공된다. 이러한 지지대(130)는 봉지제(160)와 동일하거나, 1 내지 10배 정도 큰 열팽창 계수를 갖는 물질 예컨대, 수지 또는 구리 호일(Cu foil)로 형성될 수 있으며, 약 10 내지 50㎛ 두께를 가질 수 있다. 이때, 지지대(130)와 봉지제(160)는 열에 의해 팽창되는 정도가 동일함이 적당하다. 하지만, 상기 지지대(130)의 면적 및 두께가 봉지제(160)에 비해 상대적으로 작으므로, 봉지제(160)에 비하여 열팽창 계수가 큰 물질로 지지대(130)를 사용하는 것이 바람직하다.
상기 지지대(130)는 반도체 패키지(100)의 높이가 증대되는 것을 방지하도록 관통홀(115) 내부에 형성되는 것이 중요하다. 예컨대, 지지대(130)가 회로 기판(110)의 제 2 면(110b)에 소정 영역을 점유하도록 형성된다면, 반도체 패키지(100)가 지지대(130)의 두께만큼 높이가 상승되므로, 반드시 관통홀(115) 내부에 위치시킴이 바람직하다.
또한, 지지대(130)와 반도체 칩(140)을 부착시키는 접착층(135)은 접착 쉬트 또는 페이스트(paste)일 수 있으며, 지지대(130)와 반도체 칩(140)을 완벽히 접착시킬 수 있도록, 예를 들어 10 내지 50㎛의 두께를 가질 수 있다.
회로 기판(110)의 제 2 면(110b)에 형성된 하부 볼 랜드(120b)에 외부 연결 단자인 솔더 볼(170)이 부착된다.
또한, 본 실시예의 초박형 반도체 패키지(100)는, 도 3에 도시된 바와 같이, 회로 기판(110)의 관통홀(115)의 측벽에 측벽 보호층(126)을 포함할 수 있다. 측벽 보호층(126)은 회로 기판(110)과 봉지제(160)간의 접착력을 개선하기 위하여 제공된다. 즉, 회로 기판(110)에 관통홀(115)을 형성하는 공정시, 관통홀(115) 측벽면이 불균일해질 수 있다. 이렇게 관통홀(115)의 측벽이 불균일해지면, 회로 기판(110)과 봉지제(160)가 리프팅될 수 있다. 이에 따라, 관통홀(115)의 측벽에 매끄러운 표면을 갖는 측벽 보호층(126)을 형성하면, 봉지제(160)와 인쇄 회로 기판(110)간의 접착력이 개선된다. 이러한 측벽 보호층(126)은 회로 기판(110)의 제 1 면(110a) 및/또는 제 2 면(110b)에 형성된 보호층(125)과 연결되어 있을 수 있다.
한편, 봉지제(161)는 도 4에 도시된 바와 같이, 회로 기판(110)의 일부분만을 점유하도록 형성될 수 있다. 이러한 경우, 회로 기판(110)의 제 1 면(110a)에 형성되어 있는 볼 랜드(120b)가 노출되도록 보호층(125)이 일부 제거되어 질 수 있다.
또한, 지지대(130)는 도 5에 도시된 바와 같이, 회로 기판(110)의 제 2 면(110b)을 향하도록 배치될 수 있다. 이러한 경우, 지지대(130)의 저면에 접착층(135) 및 반도체 칩(140)이 순차적으로 부착되어 지고, 본드 핑거(120a)는 회로 기판(110)의 제 2 면(110b)에 위치되며, 반도체 칩(140)의 입/출력 패드(145)는 회로 기판(110)의 제 2 면(110b)에 위치한 본드 핑거(120a)와 연결 부재(150)에 의하여 전기적으로 연결된다.
또한, 본 발명의 초박형 반도체 패키지는 여러 개를 적층하여, 적층형 패키지(200)로도 구성할 수 있다. 이와 같은 적층형 패키지(200)는 도 6에 도시된 바와 같이, 적층된 다수의 유닛 패키지(100a,100b,100c,100d)를 포함한다. 각각의 유닛 패키지(100a-100d)는 서로 동일한 형태를 가질 수 있다. 유닛 패키지(100a-100d)는 반도체 칩(140), 연결 부재(150) 및 회로 기판(110)의 일부분만을 덮는 봉지제(161)를 포함할 수 있으며, 예컨대, 도 3 또는 도 4에 도시된 반도체 패키지(100)가 이용될 수 있다.
이때, 적층형 패키지(200)에 적용되는 유닛 패키지(100a-100d)는 상하 패키지(100a-100d)간의 전기적 연결을 위하여, 회로 기판(110)의 제 1 면(110a)의 상부 볼 랜드(120b)가 노출되도록, 보호층(125)이 형성됨이 중요하다. 아울러, 유닛 패키지(100a-100d)의 회로 기판(110)의 제 1 면(110a)에 형성되는 상부 볼 랜드(120b)와 제 2 면(110b)에 형성되는 하부 볼 랜드(120b)는 서로 대응되는 위치에 형성됨이 바람직하다.
또한, 적층된 각각의 유닛 패키지(100a-100d)는 외부 연결 단자인 솔더 볼(170)에 의하여 전기적으로 연결된다. 솔더 볼(170)은 상부 유닛 패키지의 하부 볼 랜드(120b)와 하부 유닛 패키지의 상부 볼 랜드(120b) 사이에 위치되어, 상하부 유닛 패키지(100a-100d)들을 전기적으로 연결한다. 이때, 솔더 볼(170)의 높이(H2)는 봉지제(160)의 높이(H1) 보다 큰 것이 바람직하다.
이와 같이, 초박형 반도체 패키지에서, 반도체 칩(140) 하단에 봉지제(160)와 유사하거나 큰 열팽창 계수를 갖는 지지대(130)를 부착시키므로써, 봉지제(160) 형성시 반도체 칩(140)과 봉지제(160)사이의 열팽창 계수의 차이로 인한 반도체 칩(140)의 워피지 현상을 개선할 수 있다.
이하, 도 7a 내지 도 7f를 참조하여, 본 발명에 따른 반도체 패키지의 제조방법을 설명하기로 한다.
도 7a에 도시된 바와 같이, 수지 성분으로 된 기판(105)을 준비한다. 수지 기판(105)은 제 1 면(110a) 및 이와 대향하는 제 2 면(110b)을 갖는다. 수지 기판(105)의 제 1 면(110a) 및 제 2 면(110b) 각각에 전기적으로 연결된 회로 패턴(120)을 형성한다. 이러한 회로 패턴(120)을 형성하는 방법은 다음과 같다. 예를 들어, 수지 기판(105)의 제 2 면(110b)에 금속층 예를 들어, 금(Au), 은(Ag), 또는 팔라듐(Pd)과 같은 금속막을 도금한다음, 이 금속층을 소정 부분 식각하여, 하부 볼 랜드(120b)를 형성한다. 하부 볼 랜드(120b)가 노출되도록 수지 기판(105)의 소정 부분을 식각하여 비아홀(도시되지 않음)을 형성한다음, 비아홀 내부에 도전층을 매립시켜, 스터드(120c)를 형성한다. 스터드(120c)가 형성된 수지 기판(105)의 제 2 면(110a)상에 금(Au) 또는 은(Ag)과 같은 금속층을 도금한다음, 상기 금속층을 스터드(120c)와 콘택되도록 소정 부분 식각하여, 상부 볼 랜드(120b)를 형성하고 동시에 본드 핑거(120a)를 형성한다. 여기서, 하부 볼 랜드(120b)를 형성하는 공정과 상부 볼 랜드(120b)를 형성하는 공정은 서로 바꾸어 실시할 수 있다. 본드 핑거(120a), 볼 랜드(120b) 및 스터드(120c)와 같은 회로 패턴(120)의 형성으로, 회로 기판(110)이 완성된다.
회로 기판(110)의 소정 부분에 관통홀(115)을 공지의 방식으로 형성한다. 관통홀(115)은 이후 부착될 반도체 칩의 크기보다 더 큰 사이즈를 가짐이 바람직하다. 이때, 회로 패턴(120)을 형성하는 공정과 관통홀(115)을 형성하는 공정은 서로 바꾸어 실시할 수 있다.
그후, 회로 기판(110)의 제 1 면(110a) 및 제 2 면(110b) 각각에 보호층(125), 예를 들어, 수지층 또는 절연층을 형성한다. 그후, 본드 핑거(120a) 및 상하부 볼 랜드(120b)가 노출되도록 보호층(125)을 소정 부분 제거할 수 있다. 이때, 도 2와 같이, 봉지제(160)가 회로 기판(110) 전면에 형성되는 경우, 회로 기판(110)의 제 1 면(110a)에 형성되는 보호층(125)은 본드 핑거(120a) 및 하부 볼 랜드(120b)만이 노출되도록 제거됨이 바람직하다. 또한, 관통홀(115)의 측벽에, 상기 도 3에 도시된 바와 같이, 측벽 보호층(126)을 형성할 수도 있다. 이때, 측벽 보호층(126)은 상기 보호층(125)의 형성공정과 동일한 공정에 의해 형성될 수 있다.
도 7b에 도시된 바와 같이, 회로 기판(110)의 제 2 면(110b)에 관통홀(115)을 차폐하도록 마감재(closure member:128)를 부착한다. 마감재(128)는 예를 들어 관통홀(115)보다 약간 큰 사이즈를 갖거나, 혹은 회로 기판(110b) 전체에 걸쳐 부착될 수 있다. 이러한 마감재(128)로는 절연 테이프 또는 자외선에 의해 박리되는 자외선 테이프등이 이용될 수 있다. 그후, 마감재(128) 상부에 지지대(130)를 부착한다. 지지대(130)는 상술한 바와 같이 이후 형성될 봉지제와 유사하거나 1 내 10배 정도 큰 열팽창 계수를 갖는 물질로 형성됨이 바람직하고, 지지대(130)는 예컨대, 사각판 형상을 가지면서 상기 관통홀(115) 내부에 내장되도록 형성된다. 이때, 지지대(130)가 액상 물질인 경우, 마감재(128) 상부에 지지대용 액상 물질(예컨대, 수지 물질)을 도포하고, 이 액상 물질을 경화시켜서, 지지대(130)를 형성할 수 있다.
도 7c에 도시된 바와 같이, 지지대(130) 상부에 접착층(135)을 약 10 내지 30㎛의 두께로 얹은 다음, 지지대(130) 상부에 반도체 칩(140)을 부착한다. 접착층(135)은 상술한 바와 같이 접착 쉬트 또는 페이스트일 수 있다. 아울러, 상기 지지대(130)가 수지 물질로 형성되는 경우, 접착층(135)의 개재없이 지지대(130) 상부에 반도체 칩(140)을 직접 부착할 수 있다. 이때, 반도체 칩(140)은 입/출력 패드(145)를 갖는 제 1 면(140a) 및 제 1 면(140a)과 대향하는 제 2 면(140b)을 포함하며, 제 1 면(140a)이 상부를 향하도록 지지대(130) 상부에 부착한다.
다음, 도 7d에서와 같이, 반도체 칩(140)의 입/출력 패드(145)와 관통홀(115) 가장자리의 본드 핑거(120a)를 와이어(150)에 의하여 연결한다.
도 7e를 참조하여, 반도체 칩(140) 및 와이어(150)를 보호하기 위하여, 회로 기판(110)의 제 1 면(110a)의 소정 부분에 봉지제용 수지 물질을 도포하고, 소정의 온도에서 수지 물질의 열경화 공정을 실시하여, 봉지제(161)를 형성한다. 이때, 봉지제(161)는 본 도면에서와 같이, 반도체 칩(140), 와이어(150) 및 회로 기판(110)의 일부분만을 덮도록 봉지제(161)를 형성한다. 또한, 도 2에 도시된 바와 같이, 봉지제(160)는 반도체 칩(140) 및 와이어(150)를 덮도록 회로 기판(110) 상면(110a)에 전체적으로 형성할 수 있다.
그 다음, 도 7f에 도시된 바와 같이, 회로 기판(110)의 제 2 면(110b)의 볼 랜드(120b)와 각각 콘택되도록 외부 접속 단자(170), 예컨대 솔더볼을 부착한다. 그후, 회로 기판(110)을 개개의 반도체 유닛 패키지의 형태로 분리한다. 유닛 패키지로의 분리는 예컨대, 톱(saw)과 같은 분리 장치(singulation tool)에 의해 진행된다. 그 다음, 지지대(130)의 저면에 부착되어 있는 마감재(128)를 분리한다. 또한, 마감재(128)의 분리 공정은 회로 기판(110)을 분리하기 전에 진행될 수 있다. 이러한 공정들에 의하여, 초박형 반도체 패키지(100)가 완성된다.
또한, 이와 같은 방식으로 형성된 초박형 반도체 패키지를 적층하여, 적층형 패키지(200)를 제작할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 회로 기판의 내부에 반도체 칩에 내장되는 초박형 패키지에 있어서, 봉지제와 반도체 칩간의 열팽창 계수 차이로 인한 반도체 칩의 워피지를 개선하기 위하여, 반도체 칩 저부에 봉지제와 유사하거나 큰 열팽창 계수를 갖는 지지대를 부착한다.
반도체 칩 하단에 지지대를 부착함에 따라, 봉지제의 열경화 공정시 봉지제의 수축률이 지지대의 수축률에 의해 상쇄되어, 반도체 칩 및 봉지제의 휘어짐 현상 즉, 워피지 현상이 방지된다.
반도체 패키지의 워피지 현상이 방지되므로써, 초박형 패키지의 높이의 증대를 방지할 수 있다. 또한, 지지대 역시 회로 기판의 관통홀 내부에 형성됨에 따라, 초박형 패키지의 높이가 추가적으로 증대되는 것을 방지할 수 있다. 더불어, 상기 워피지로 인한 봉지제의 크랙 현상을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 내부에 관통홀을 구비하는 반도체 패키지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 내부에 관통홀을 구비하는 초박형 반도체 패키지의 단면도이다.
도 3 내지 도 5는 본 발명의 다른 실시예들에 따른 초박형 반도체 패키지의 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 초박형 반도체 패키지를 이용한 적층형 반도체 패키지의 단면도이다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 초박형 반도체 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 초박형 반도체 패키지 110 : 회로 기판
120 : 회로 패턴 120a : 본드 핑거
120b : 볼 랜드 120c : 스터드
125 : 보호층 126 : 측벽 보호층
128 : 마감재 130 : 지지대
135 : 접착층 140 : 반도체 칩
145 : 입/출력 패드 150 : 연결 부재
160 : 봉지제 170 : 솔더볼

Claims (41)

  1. 내부에 관통홀을 구비하는 회로 기판;
    상기 회로 기판의 관통홀 내에 위치하는 반도체 칩;
    상기 회로 기판과 상기 반도체 칩을 전기적으로 연결하는 연결 부재;
    상기 반도체 칩, 연결 부재를 덮도록 형성되는 봉지제;
    상기 반도체 칩 저면에 부착되며, 상기 관통홀 내부에 형성되는 상기 봉지제와 같거나 큰 열팽창 계수를 갖는 지지대; 및
    상기 회로 기판의 적어도 하나의 면에 전기적으로 부착되는 외부 접속 단자를 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 회로 기판은,
    제 1 면 및 제 1 면과 대향하는 제 2 면을 포함하는 수지 기판;
    상기 수지 기판의 관통홀 가장자리의 제 1 면 또는 제 2 면에 배열되는 본드 핑거;
    상기 수지 기판의 제 1 면에 배열되어 있는 다수의 상부 볼 랜드;
    상기 수지 기판의 제 2 면에 배열되며, 상기 상부 볼 랜드와 대응되는 다수의 하부 볼 랜드;
    상기 수지 기판내에 형성되며, 상기 본드 핑거 및 볼 랜드를 전기적으로 연결하는 스터드; 및
    상기 제 1 및 제 2 면을 덮고 있는 보호층을 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  3. 제 2 항에 있어서, 상기 상부 및 하부 볼 랜드 중 적어도 하나는 상기 외부 접속 단자가 전기적으로 연결되어 있는 것을 특징으로 하는 초박형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 지지대의 열팽창 계수는 상기 봉지제 보다 1 내지 10배정도 큰 것을 특징으로 하는 초박형 반도체 패키지.
  5. 제 1 항에 있어서, 상기 관통홀은 상기 반도체 칩의 사이즈 보다 큰 사이즈를 갖는 것을 특징으로 하는 초박형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 반도체 칩은,
    양측 가장자리에 형성된 입/출력 패드가 형성된 제 1 면; 및
    상기 제 1 면과 대향하고 상기 지지대와 부착되는 제 2 면을 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 연결 부재는 와이어인 것을 특징으로 하는 초박형 반도체 패키지.
  8. 제 7 항에 있어서, 상기 연결 부재는 상기 회로 기판으로부터 연장되는 리드인 것을 특징으로 하는 초박형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 봉지제는 상기 반도체 칩, 상기 연결 부재 및 상기 회로 기판의 전면을 덮도록 형성되는 것을 특징으로 하는 초박형 반도체 패키지.
  10. 제 1 항에 있어서, 상기 봉지제는 상기 반도체 칩, 상기 연결 부재, 및 상기 회로 기판의 소정 부분을 덮도록 형성되는 것을 특징으로 하는 초박형 반도체 패키지.
  11. 제 1 항에 있어서, 상기 봉지제는 수지인 것을 특징으로 하는 초박형 반도체 패키지.
  12. 제 1 항에 있어서, 상기 지지대는 수지 물질로 구성되는 것을 특징으로 하는 초박형 반도체 패키지.
  13. 제 1 항에 있어서, 상기 지지대는 금속막으로 구성되는 것을 특징으로 하는 초박형 반도체 패키지.
  14. 제 13 항에 있어서, 상기 지지대는 구리로 구성되는 것을 특징으로 하는 초박형 반도체 패키지.
  15. 제 1 항에 있어서, 상기 지지대는 10 내지 50㎛ 두께를 갖는 것을 특징으로 하는 초박형 반도체 패키지.
  16. 제 1 항에 있어서, 상기 지지대와 상기 반도체 칩은 접착층에 의하여 부착되는 것을 특징으로 하는 초박형 반도체 패키지.
  17. 제 16 항에 있어서, 상기 접착층은 접착 쉬트 또는 페이스트인 것을 특징으로 하는 초박형 반도체 패키지.
  18. 제 17 항에 있어서, 상기 접착층은 10 내지 50㎛의 두께를 갖는 것을 특징으로 하는 초박형 반도체 패키지.
  19. 제 1 항에 있어서, 상기 관통홀의 측벽과 상기 봉지제 사이의 접착력 강화를 위하여, 상기 관통홀 측벽 및 상기 봉지제 사이에 측벽 보호층을 더 개재되는 것을 특징으로 하는 초박형 반도체 패키지.
  20. 본드 핑거 및 상부 볼 랜드들이 배열된 제 1 면 및 상기 상부 볼 랜드와 전기적으로 연결된 하부 볼 랜드가 배열된 제 2 면을 포함하며, 그 내부에 소정 크기의 관통홀이 형성되어 있는 회로 기판;
    상기 회로 기판의 관통홀내에 배치되는 지지대;
    상기 관통홀내의 지지대 상에 부착되며, 상부 가장자리에 입출력 패드를 구비하는 반도체 칩;
    상기 반도체 칩과 상기 관통홀 가장자리에 위치한 본드 핑거를 전기적으로 연결시키는 연결 부재;
    상기 반도체 칩, 연결 부재 및 회로 기판의 적어도 일부분을 포함하는 봉지제; 및
    상기 회로 기판의 상부 및 하부의 볼 랜드 중 적어도 하나에 전기적으로 연결되는 솔더 볼을 포함하며,
    상기 지지대의 열팽창 계수는 상기 봉지제와 열팽창 계수보다 1 내지 10 배 정도 큰 것을 특징으로 하는 초박형 반도체 패키지.
  21. 제 20 항에 있어서, 상기 회로 기판의 제 1 면을 덮는 제 1 보호층; 및
    상기 회로 기판의 제 2 면상에 덮는 제 2 보호층을 더 포함하며,
    상기 제 1 및 제 2 보호층은 상기 본드 핑거 및 상하부 볼 랜드 중 적어도 하나가 노출되도록 홀을 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  22. 제 20 항에 있어서, 상기 관통홀 측벽을 덮도록 형성되는 측벽 보호층을 더 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  23. 제 20 항에 있어서, 상기 연결 부재는 와이어인 것을 특징으로 하는 초박형 반도체 패키지.
  24. 제 20 항에 있어서, 상기 연결 부재는 상기 관통홀 가장자리의 본드 핑거로 부터 연장되는 리드인 것을 특징으로 하는 초박형 반도체 패키지.
  25. 제 20 항에 있어서, 상기 봉지제는 상기 회로 기판의 전면을 덮도록 형성되는 것을 특징으로 하는 초박형 반도체 패키지.
  26. 제 20 항에 있어서, 상기 지지대는 구리로 구성되는 것을 특징으로 하는 초박형 반도체 패키지.
  27. 제 20 항에 있어서, 상기 지지대와 상기 반도체 칩은 접착층에 의하여 부착되는 것을 특징으로 하는 초박형 반도체 패키지.
  28. 제 27 항에 있어서, 상기 접착층은 접착 쉬트 또는 페이스트인 것을 특징으로 하는 초박형 반도체 패키지.
  29. 적층된 다수의 유닛 패키지; 및
    상기 적층된 유닛 패키지를 전기적으로 연결하는 솔더 볼을 포함하며,
    상기 유닛 패키지는, 본드 핑거 및 상부 볼 랜드들이 배열된 제 1 면 및 상부 볼 랜드와 전기적으로 연결되면서 상기 상부 볼 랜드와 대응되는 위치에 형성된 하부 볼 랜드가 배열된 제 2 면을 포함하며 그 내부에 소정 크기의 관통홀이 형성되어 있는 회로 기판; 상기 회로 기판의 관통홀내에 배치되는 지지대; 상기 관통홀내의 지지대 상에 부착되며, 상부 가장자리에 입출력 패드를 구비하는 반도체 칩; 상기 반도체 칩과 상기 관통홀 가장자리에 위치한 본드 핑거간을 전기적으로 연결시키는 연결 부재; 및 상기 반도체 칩, 연결 부재 및 회로 기판의 소정 부분을 덮도록 형성되는 봉지제로 구성되고,
    상기 지지대를 구성하는 물질은 그 열팽창 계수가 상기 봉지의 열팽창 계수에 비해 1 내지 10배 정도 크고,
    상기 솔더 볼은 상기 상부 유닛 패키지의 볼 랜드와 상기 하부 유닛 패키지의 본드 핑거 사이를 전기적으로 연결시키는 것을 특징으로 하는 초박형 반도체 패키지를 포함하는 적층형 패키지.
  30. 제 29 항에 있어서, 상기 회로 기판의 제 1 면을 덮는 제 1 보호층; 및
    상기 회로 기판의 제 2 면상에 덮는 제 2 보호층을 더 포함하며,
    상기 제 1 및 제 2 보호층은 상기 본드 핑거 및 상하부 볼 랜드 중 적어도 하나가 노출되도록 홀을 포함하는 것을 특징으로 하는 초박형 반도체 패키지.
  31. 제 29 항에 있어서, 상기 관통홀 측벽을 덮도록 형성되는 측벽 보호층을 더 포함하는 것을 특징으로 하는 초박형 반도체 패키지를 포함하는 적층형 패키지.
  32. 제 29 항에 있어서, 상기 연결 부재는 와이어인 것을 특징으로 하는 초박형 반도체 패키지를 포함하는 적층형 패키지.
  33. 제 29 항에 있어서, 상기 연결 부재는 상기 관통홀 가장자리의 본드 핑거로 부터 연장되는 리드인 것을 특징으로 하는 초박형 반도체 패키지를 포함하는 적층형 패키지.
  34. 제 29 항에 있어서, 상기 지지대는 구리로 구성되는 것을 특징으로 하는 초박형 반도체 패키지.
  35. 내부에 관통홀이 형성된 회로 기판을 제공하는 단계;
    상기 회로 기판의 저면에 상기 관통홀이 차폐되도록 마감재를 부착하는 단계;
    상기 관통홀 내부의 마감재 상부에 지지대를 형성하는 단계;
    상기 지지대 상에, 상부 가장자리에 입출력 패드가 배열된 반도체 칩을 부착하는 단계;
    상기 반도체 칩의 입출력 패드와 상기 회로 기판간을 와이어에 의해 전기적으로 연결하는 단계;
    상기 반도체 칩, 와이어 및 상기 회로 기판의 적어도 일부분을 감싸도록 봉지제를 형성하는 단계;
    상기 회로 기판의 저면에 솔더볼을 부착하는 단계; 및
    상기 마감재를 박리하는 단계를 포함하는 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  36. 제 35 항에 있어서, 상기 회로 기판을 제공하는 단계는,
    제 1 면 및 그와 대향하는 제 2 면을 갖는 수지 기판을 준비하는 단계;
    상기 수지 기판의 제 1 면에 제 1 회로 패턴을 형성하는 단계;
    상기 제 1 회로 패턴이 노출되도록 수지 기판을 식각하여 비아홀을 형성하는 단계
    상기 비아홀 내부에 도전 스터드를 형성하는 단계; 및
    상기 수지 기판의 제 2 면상에 상기 도전 스터드와 콘택되도록 제 2 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  37. 제 36 항에 있어서, 상기 수지 기판의 제 1 면에 제 1 회로 패턴을 형성하는 단계 이전 또는 상기 제 2 회로 패턴을 형성하는 단계 이후에, 관통홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  38. 제 36 항에 있어서, 상기 마감재는 절연 테이프 또는 자외선 테이프인 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  39. 제 36 항에 있어서, 상기 지지대를 형성하는 단계는,
    상기 관통홀보다 작은 사이즈를 갖는 사각판을 준비하는 단계; 및
    상기 사각판을 상기 지지대 상부에 접착제에 의하여 부착하는 단계 특징으로 하는 초박형 반도체 패키지의 제조방법.
  40. 제 36 항에 있어서, 상기 지지대를 형성하는 단계는,
    상기 마감재 상부에 지지대용 액상 물질을 도포하는 단계; 및
    상기 액상 물질을 사각의 판 형태가 되도록 경화하는 단계를 포함하는 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  41. 제 36 항에 있어서, 상기 봉지제를 형성하는 단계는,
    상기 반도체 칩, 연결 부재 및 회로 기판 상부에 수지 물질을 도포하는 단계; 및
    상기 수지 물질을 경화하는 단계를 포함하는 것을 특징으로 하는 초박형 반도체 패키지의 제조방법.
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