KR101879933B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일실시예에 따른 반도체 패키지는 적어도 하나 이상의 수용홀을 포함하며, 상기 수용홀을 중심으로 일정간격 이격되어, 복수개로 분할된 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되는 충진부재를 포함한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.
열팽창이란 물질이 열을 받았을 때, 그 부피가 커지는 현상을 말한다. 열팽창시 물질의 길이변화량(ΔL)은 온도변화량(ΔT), 열팽창계수(α), 변형전의 길이(l)를 이용하여 계산할 수 있고(ΔL=l*α*ΔT), 부피변화량(ΔV)은 온도변화량(ΔT), 부피팽창계수(β=(1+α)^3), 변형전의 부피(v)를 이용하여 계산할 수 있으며(ΔV=v*β*ΔT), 열팽창계수(α)는 물질마다 상이한 값을 갖는다.
그리고, 반도체 칩의 동작시, 전류경로를 따라 전하가 이동하고, 전류경로의 저항에 따른 발열이 발생한다. 이러한 발열은 반도체 칩의 성능을 저하시키고, 수명을 감소시키는 원인이 되므로, 반도체 칩의 열을 효과적으로 방출하기 위한 방열구조가 개발되고 있다.
종래의 반도체 패키지는 열팽창계수가 서로 다른 다양한 재질로 이루어지므로, 반도체 칩에서 발생되는 열에 의한 변형을 고려할 필요가 있다.
KR 2010-0096513 A
본 발명은 반도체 칩이 수용되는 수용홀을 중심으로 복수개로 분할된 베이스 기판구조를 이용하여, 반도체 칩과 수용홀 사이에 충진되는 충진부재의 열팽창으로 인한 스트레스를 해소할 수 있는 반도체 패키지를 제공한다.
본 발명의 일실시예에 따른 반도체 패키지는 적어도 하나 이상의 수용홀을 포함하며, 상기 수용홀을 중심으로 일정간격 이격되어, 복수개로 분할된 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩, 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되는 충진부재를 포함한다.
또한, 상기 충진부재는 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들을 포함하는 합금 중 어느 하나로 이루어진다.
또는, 상기 충진부재는 실리콘 산화물, 실리콘 질화물 또는 에폭시 수지 중 어느 하나로 이루어진다.
또한, 상기 베이스 기판은 상기 수용홀의 일측면으로부터 외측방향으로 연장되도록 형성되어, 상기 베이스 기판을 복수개로 분할하는 적어도 하나 이상의 연장홀을 더 포함한다.
또한, 상기 연장홀은 상기 수용홀의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀 및 상기 수용홀의 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀을 포함한다.
또한, 상기 연장홀은 상기 수용홀의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀 및 상기 수용홀의 일측면에 대향하는 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀을 포함한다.
또한, 상기 베이스 기판은 상기 수용홀의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀과 상기 수용홀의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀에 의해 분할되어, 'ㄷ'자로 형성되는 제1 기판 및 상기 수용홀의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀과 상기 수용홀의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀에 의해 분할되어, 'ㄷ'자로 형성되는 제2 기판을 포함한다.
또한, 상기 충진부재는 상기 반도체 칩의 하면과 각 측면을 밀봉(encapsulation)하며, 상기 베이스 기판의 하면을 커버하도록 연장되어 형성된다.
또한, 상기 충진부재는 상기 반도체 칩의 하면과 각 측면을 밀봉하며, 상기 베이스 기판의 하면을 커버하는 접지부 및 상기 베이스 기판의 하면에 형성되며, 상기 접지부와 전기적으로 분리되는 적어도 하나 이상의 전극부를 포함한다.
또한, 상기 전극부에 대응되는 상기 베이스 기판의 상면영역에, 상기 베이스 기판의 두께방향으로 관통하여 형성되는 적어도 하나 이상의 관통홀을 더 포함한다.
또한, 상기 베이스 기판의 상면에 형성되며, 상기 반도체 칩의 전극패드와 상기 전극부를 전기적으로 연결하는 적어도 하나 이상의 전극패턴을 더 포함한다.
또한, 상기 전극부는 상기 관통홀의 내부에 충진된 상기 충진부재를 통하여, 상기 전극패턴과 전기적으로 연결된다.
본 발명의 일실시예에 따른 반도체 패키지 제조방법은 상기 베이스 기판에 적어도 하나 이상의 수용홀과 상기 수용홀의 일측면으로부터 외측방향으로 연장되는 적어도 하나 이상의 연장홀을 형성하는 기판성형단계 및 상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계를 포함한다.
또한, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 연장홀에 충진부재를 충진하고, 상기 베이스 기판의 하면을 커버하도록 상기 충진부재를 연장하여 형성하는 충진부재 형성단계를 더 포함한다.
또한, 상기 베이스 기판의 상면에 절연층을 형성하는 절연층 형성단계, 상기 절연층 상에, 상기 반도체 칩의 전극패드와 전기적으로 연결되는 전극패턴을 형성하는 전극패턴 형성단계 및 상기 연장홀의 외측 단부를 기준으로 상기 베이스 기판을 절단함으로써, 상기 베이스 기판을 복수의 베이스 기판으로 분할하는 절단단계를 더 포함한다.
또한, 상기 베이스 기판의 하면에 상기 반도체 칩의 전극패드와 전기적으로 연결되는 적어도 하나 이상의 전극부를 형성하는 전극부 형성단계를 더 포함한다.
또한, 상기 전극부 형성단계는 상기 수용홀의 주변영역에 상기 베이스 기판의 일면을 두께방향으로 관통하는 적어도 하나 이상의 관통홀을 형성하는 단계, 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 연장홀에 충진부재를 충진하는 단계, 상기 충진부재를 상기 베이스 기판의 하면 방향으로 연장되도록 형성하여, 상기 관통홀을 충진하는 단계 및 상기 베이스 기판의 하면 일영역을 커버하도록 형성되는 접지부와 상기 접지부와 전기적으로 분리되며, 상기 관통홀과 전기적으로 연결되는 전극부를 형성하는 충진부재 분리단계를 포함한다.
또한, 상기 베이스 기판의 상면에 절연층을 형성하는 절연층 형성단계, 상기 절연층 상에, 일단이 상기 반도체 칩의 전극패드와 연결되고, 타단이 상기 전극부와 연결되는 전극패턴을 형성하는 전극패턴 형성단계 및 상기 연장홀의 외측 단부를 기준으로 상기 베이스 기판을 절단함으로써, 상기 베이스 기판을 복수의 베이스 기판으로 분할하는 절단단계를 더 포함한다.
본 발명은 반도체 칩이 수용되는 수용홀을 중심으로 복수개로 분할된 베이스 기판구조를 이용하여, 반도체 칩과 수용홀 사이에 충진되는 충진부재의 열팽창계수의 차이에 의한 스트레스를 해소할 수 있는 반도체 패키지를 제공한다.
본 발명은 베이스 기판과 반도체 칩 사이의 이격공간에 열전도율이 높은 금속 재질의 충진부재를 형성함으로써, 반도체 칩의 측면에 형성된 충진부재를 통해 열을 외부로 방출할 수 있는 방열효율이 향상된 반도체 패키지를 제공한다.
본 발명은 반도체 칩의 전극패드로부터 전극패턴, 관통홀에 충진된 도전성 충진부재, 전극부로 이어지는 경로를 통해, 외부 기판과 반도체 칩이 신호를 송수신할 수 있는 MLF구조의 반도체 패키지를 제공한다.
도 1은 종래의 반도체 패키지의 평면도이다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지의 평면도, 도 2b는 상기 도 2a의 저면도, 도 2c는 상기 도 2a의 A-A'에 따른 단면도, 도 2d는 상기 도 2c의 B-B'에 따른 단면도이다.
도 2e는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 3a는 본 발명의 제2 실시예에 따른 반도체 패키지의 평면도, 도 3b는 상기 도 3a의 저면도, 도 3c는 상기 도 3a의 A-A'에 따른 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 3b는 상기 도 3a의 저면도, 도 3c는 상기 도 3a의 A-A'에 따른 단면도이다.
도 5a는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 5b는 상기 도 5a의 저면도, 도 5c는 상기 도 5a의 A-A'에 따른 단면도이다.
도 6a는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 6b는 상기 도 6a의 저면도, 도 6c는 상기 도 6a의 A-A'에 따른 단면도이다.
도 7a는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 7b는 상기 도 7a의 저면도, 도 7c는 상기 도 7a의 A-A'에 따른 단면도이다.
도 8a는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 8b는 상기 도 8a의 저면도, 도 8c는 상기 도 8a의 A-A'에 따른 단면도이다.
도 9a는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 9b는 상기 도 9a의 저면도, 도 9c는 상기 도 9a의 A-A'에 따른 단면도이다.
도 10a는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 10b는 상기 도 10a의 저면도, 도 10c는 상기 도 10a의 A-A'에 따른 단면도이다.
도 11a는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 11b는 상기 도 11a의 저면도, 도 11c는 상기 도 11a의 A-A'에 따른 단면도이다.
도 12a는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 12b는 상기 도 12a의 저면도, 도 12c는 상기 도 12a의 A-A'에 따른 단면도이다.
도 13a는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 평면도, 도 13b는 상기 도 13a의 저면도, 도 13c는 상기 도 13a의 A-A'에 따른 단면도이다.
도 14 내지 18은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조공정의 일단계를 나타낸 단면도이다.
도 19 내지 22는 본 발명의 제3 실시예에 따른 반도체 패키지의 다른 제조공정의 일단계를 나타낸 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예를 상세히 설명한다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지의 평면도, 도 2b는 상기 도 2a의 저면도, 도 2c는 상기 도 2a의 A-A'에 따른 단면도, 도 2d는 상기 도 2c의 B-B'에 따른 단면도이다. 도 2c에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지는, 베이스 기판(120), 반도체 칩(110), 충진부재(130), 절연층(140), 전극패턴(150)을 포함한다.
베이스 기판(120)은 적어도 하나 이상의 수용홀(121)을 포함하며, 상기 수용홀(121)을 중심으로 일정간격 이격되어, 복수개로 분할된다. 적어도 하나 이상의 반도체 칩(110)이 상기 수용홀(121)에 실장되며, 상기 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 충진부재(130)가 형성된다.
즉, 베이스 기판(120)은 반도체 칩(110)이 수용되는 수용홀(121)을 중심으로 복수개로 분할되어 있다. 도 2d에 도시된 바와 같이, 베이스 기판(120)은 수용홀(121)을 중심으로 2개로 분할되어, 수용홀(121) 좌측의 제1 베이스 기판(120.a) 및 수용홀(121) 우측의 제2 베이스 기판(120.b)을 포함할 수 있다. 베이스 기판(120)의 분할된 개수는 본 실시예로 한정되지 않으며, 베이스 기판(120)은 n개의 베이스 기판(120)으로 분할될 수 있다.
베이스 기판(120)에는 반도체 칩(110)이 수용될 수용홀(121)이 적어도 하나 이상 형성되며, 수용홀(121)의 개수 및 형상은 반도체 패키지의 설계 및 반도체 칩(110)의 형상 등에 따라 변경될 수 있다. 수용홀(121)에 반도체 칩(110)을 실장함에 따라, 반도체 패키지의 전체적인 두께가 감소되어 반도체 패키지의 경박단소화가 달성된다.
도 2c에 도시된 바와 같이, 전극패드(111)가 형성된 반도체 칩(110)의 일면을 상면(frontside face) 또는 활성화면(active face)이라고 하며, 반도체 칩(110)의 상면을 반도체 패키지의 위로 향하도록 실장하는 방식을 페이스 업(face-up)방식이라 한다.
반도체 칩(110)이 페이스 업 방식으로 실장되어, 반도체 칩(110)의 상면에 전극패턴(150)을 형성할 수 있고, 반도체 칩(110)의 측면 및 하면을 반도체 칩(110)의 열 방출 경로로 사용할 수 있다. 또는, 반도체 칩(110)의 상면이 반도체 패키지의 아래로 향하도록 실장할 수도 있으며, 반도체 칩(110)의 실장방향은 본 실시예로 제한되지 않는다. 반도체 칩(110)의 종류는 제한되지 않으며, 하나의 반도체 패키지 내에 동종의 또는 이종의 반도체 칩(110)이 복수개 실장될 수 있다.
나아가, 베이스 기판(120)은 수용홀(121)의 일측면으로부터 외측방향으로 연장되도록 형성되어, 베이스 기판(120)을 복수개로 분할하는 적어도 하나 이상의 연장홀(122)을 더 포함한다.
즉, 도 2d에 도시된 바와 같이, 베이스 기판(120)에 형성된 수용홀(121)의 각 측면(121.a~d)으로부터 외측인 베이스 기판(120)의 외측면으로 연장홀(122)이 형성된다. 연장홀(122)은 베이스 기판(120)의 상면으로부터 하면으로 수직관통되어 형성되고, 연장홀(122)의 일단(E1)이 수용홀(121)의 일측면(121.a, b, c 또는 d)에 연결되고, 연장홀(122)의 타단(E2)이 베이스 기판(120)의 외측면에 연결되도록 형성된다.
따라서, 베이스 기판(120)은 수용홀(121)과 적어도 하나 이상의 연장홀(122)이 형성되는 구조를 통해, 상기 연장홀의 폭만큼 상호 이격되어 적어도 둘 이상의 베이스 기판(120.a 및 120.b)으로 분할된다.
연장홀(122)의 형성 방향은 본 실시예로 제한되지 않으며, 수용홀(121)을 중심으로 방사형으로 뻗어나갈 수도 있다. 연장홀(122)의 폭, 길이, 형상도 반도체 패키지의 설계에 따라 변경될 수 있다.
구체적으로, 연장홀(122)은 상기 수용홀(121)의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀(122.a), 수용홀(121)의 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀(122.b)을 포함할 수 있다.
즉, 제1 연장홀(122.a)은 베이스 기판(120)에 형성된 수용홀(121)의 일측면(121.a, b, c 또는 d)에 제1 연장홀(122.a)의 일단이 연결되고, 제1 연장홀(122.a)의 타단이 베이스 기판(120)의 외측면에 연결되도록 형성된다. 그리고, 제2 연장홀(122.b)은 베이스 기판(120)에 형성된 수용홀(121)의 일측면(121.a, b, c 또는 d)에 제2 연장홀(122.b)의 일단이 연결되고, 제2 연장홀(122.b)의 타단이 베이스 기판(120)의 외측면에 연결되도록 형성된다.
제1 연장홀(122.a) 및 제2 연장홀(122.b)은 동일선상에 위치하거나 또는 동일선상에 위치하지 않을 수 있으며, 제1 연장홀(122.a)과 제2 연장홀(122.b)은 평형하게 배치되거나 또는 평행하게 배치되지 않을 수 있다.
구체적으로, 연장홀(122)은 수용홀(121)의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀(122.a) 및 수용홀(121)의 일측면에 대향하는 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀(122.b)을 포함할 수 있다.
즉, 도 2d에 도시된 바와 같이, 제1 연장홀(122.a)은 베이스 기판(120)에 형성된 수용홀의 제1 측면(121.a)에 제1 연장홀(122.a)의 일단이 연결되고, 제1 연장홀(122.a)의 타단이 베이스 기판(120)의 외측면에 연결되도록 형성된다. 그리고, 제2 연장홀(122.b)은 베이스 기판(120)에 형성된 수용홀의 제1측면(121.a)에 대향하는 수용홀의 제3측면(121.c)에 제2 연장홀(122.b)의 일단이 연결되고, 제2 연장홀(122.b)의 타단이 베이스 기판(120)의 외측면에 연결되도록 형성된다.
나아가, 도 2d에 도시된 바와 같이, 베이스 기판(120)은 수용홀(121)의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀(122.a)과 수용홀(121)의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀(122.b)에 의해 분할되어, 'ㄷ'자로 형성되는 제1 기판 및 수용홀(121)의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀(122.a)과 수용홀(121)의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀(122.b)에 의해 분할되어, 'ㄷ'자로 형성되는 제2 기판을 포함한다.
즉, 베이스 기판(120)은 수용홀(121)을 중심으로, 수용홀(121)의 좌측을 둘러싸도록 'ㄷ'자로 형성된 제1 베이스 기판(120.a) 및 수용홀(121)의 우측을 둘러싸도록 'ㄷ'자로 형성된 제2 베이스 기판(120.b)을 포함한다.
베이스 기판(120)은 수용홀(121)을 둘러싸도록 수용홀(121)과 동일평면상에 배치되며, 적어도 둘 이상의 서브 기판(제1 베이스 기판(120.a) 및 제2 베이스 기판(120.b) 등)을 포함하며, 베이스 기판(120)의 형상은 수용홀(121)과 연장홀(122)의 배치, 형상, 크기 등에 따라 다양하게 변경될 수 있다.
도 2c에 도시된 바와 같이, 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 충진부재(130)가 형성된다. 충진부재(130)는 열전도율이 높은 재질로 형성되며, 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들의 합금(Arroy) 등의 금속재질일 수 있다. 또는, 충진부재(130)는 절연물질로 형성되어 절연기능을 수행할 수도 있다.
충진부재(130)의 재질은 본 실시예로 한정되지 않으며, 충진부재(130)는 방열특성이 우수한 금속으로 형성될 수 있고, 전기도금을 이용할 수 있는 다른 금속 및 합금으로 형성될 수 있다.
충진부재(130)는 반도체 칩(110)과 베이스 기판(120) 사이의 이격공간에 충진되어, 반도체 칩(110)의 동작시에 발생하는 열을 외부로 신속하게 배출하는 경로를 제공하고, 반도체 칩(110)과 베이스 기판(120)을 고정한다.
또한, 충진부재(130)는 반도체 칩(110)의 하면과 각 측면을 밀봉(encapsulation)하며, 베이스 기판(120)의 하면을 커버하도록 연장되어 형성된다.
즉, 도 2b 및 도 2c에 도시된 바와 같이, 충진부재(130)는 상기 반도체 칩(110)의 각 측면과 수용홀(121)의 내측면 사이에 충진되고, 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.
충진부재(130)는 높은 열전도율을 갖는 구리(Cu), 니켈(Ni), 주석(Sn) 등의 금속 및 이들의 합금으로 형성된다. 따라서, 충진부재(130)는 반도체 칩(110)의 열을 외부로 방출시키는 경로를 제공한다.
반도체 칩(110)에서 발생되는 열은 반도체 칩의 하면으로부터 반도체 칩(110)의 하면에 접촉된 충진부재(130)를 통해 반도체 패키지 외부로 방출되며, 반도체 칩(110)의 측면에 형성된 충진부재(130)를 통해 반도체 패키지 외부로 방출된다.
예를 들면, 일반적인 반도체 칩(110)이 가로, 세로, 높이가 0.5 [mm], 0.5 [mm], 0.1 [mm]의 직육면체 구조를 갖는다고 가정한다. 이러한 구조의 반도체 칩(110)에 본 발명의 제1 실시예에 따른 반도체 패키지를 적용하는 경우, 반도체 칩(110)의 하면 면적은 0.5 × 0.5 = 0.25 [mm2] 이고, 반도체 칩(110)의 측면 면적은 0.5 × 0.1 × 4 = 0.2 [mm2]이므로, 총 0.25 + 0.2 = 0.45 [mm2]의 방열 면적을 갖는다.
따라서, 반도체 칩(110)의 하면만을 방열면적(0.25 [mm2])으로 갖는 기존의 반도체 패키지에 비하여, 본 발명의 제1 실시예에 따른 반도체 패키지는 80 [%] 만큼 증가된 방열면적을 가지므로, 현저한 방열면적 증가효과가 있다.
충진부재(130)는 도 17에 도시된 바와 같이, 시드층(133)을 더 포함할 수 있다. 시드층(133)은 충진부재(130)를 반도체 칩(110) 및 베이스 기판(120)에 결합하기 위하여 형성되는 충진부재(130)의 일부이다. 시드층(133)은 반도체 칩(110)의 각 측면과 하면 및 베이스 기판(120)의 하면, 수용홀(121)의 내측면 및 연장홀(122)의 내측면에 형성된다.
시드층(133)은 Ti, Ni, Cu, Al, Ag 등의 금속으로 형성되며, 도전성을 갖고 열전도율이 높은 재질로 선택된다. 시드층(133)은 스퍼터링(Sputtering), 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다.
시드층(133)은 충진부재(130)를 도금, 증착 등의 방법으로 형성하는 경우에 포함될 수 있다. 그러나 시드층(133) 없이 바로 충진부재(130)를 반도체 칩(110) 및 베이스 기판(120)에 형성할 수도 있다.
도 2a 및 도 2c에 도시된 바와 같이, 절연층(140)은 베이스 기판(120)의 상면 및 반도체 칩(110)의 상면에 형성된다. 절연층(140)은 베이스 기판(120) 및 반도체 칩(110)을 보호하며, 베이스 기판(120)상에 추가적으로 형성될 수 있는 수동소자(170)들(도 17 참조)을 서로 전기적으로 분리한다.
도 7a 및 도 7c에 도시된 바와 같이, 절연층(140)은 비아홀(141)을 포함하며, 비아홀(141)은 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공할 수 있도록 형성된다. 비아홀(141)의 위치, 크기, 개수 등은 반도체 칩(110)의 전극패드(111)에 대응하여 알맞게 변경될 수 있다.
또한, 전극패턴(150)은 베이스 기판(120)의 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 전기적으로 연결되도록 적어도 하나 이상 형성된다.
즉, 도 2a 및 도 2c에 도시된 바와 같이, 전극패턴(150)은 절연층(140) 상면에 형성되며, 비아홀(141)을 통해 반도체 칩(110)의 전극패드(111)에 연결된다. 전극패턴(150)은 외부 회로와 반도체 칩(110)이 전기신호를 송수신하는 경로를 제공한다. 전극패턴(150)의 위치, 크기, 개수 등은 반도체 칩(110)의 전극패드(111) 및 외부 회로 설계에 대응하여 알맞게 변경될 수 있다.
상술한 본 발명의 제1 실시예에 따른 반도체 패키지는 베이스 기판(120)에 반도체 칩(110)을 실장함에 따라 전체적인 반도체 패키지의 경박단소화를 달성할 수 있고, 베이스 기판(120)과 반도체 칩(110) 사이의 이격공간에 열전도율이 높은 금속 재질의 충진부재(130)를 형성함으로써, 반도체 패키지의 방열효율이 향상되는 효과가 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 패키지는 충진부재(130)의 열팽창으로 인하여 베이스 기판(120)에 가해지는 열응력(thermal stress)을 해소할 수 있는, 수용홀(121)을 중심으로 분할된 베이스 기판(120) 구조를 제공한다.
반도체 패키지를 구성하는 물질들의 열팽창계수(coefficient of thermal expansion: CTE 이하 α로 표시)를 25℃ 기준으로 살펴보면, 반도체 칩(110) 및 베이스 기판(120)을 구성하는 실리콘(Si)은 α= 2.6　μm/(m·K) 이고, 충진부재(130)로 사용되는 구리(Cu)는 α=16.5　μm/(m·K) 이며, 니켈(Ni)은 α= 13.4　μm/(m·K) 이고, 주석(Sn)은 α=22.0　μm/(m·K) 이다.
따라서, 반도체 동작시, 충진부재(130)는 높은 열팽창계수를 가지므로 부피가 크게 팽창하게 되고, 상대적으로 베이스 기판(120)은 낮은 열팽창계수를 가지므로 부피변화가 작다. 이러한 부피변화의 차이는 수용홀(121)의 측면으로부터 바깥쪽으로 가해지는 열응력을 발생시켜, 베이스 기판(120)에 크랙(crack), 뒤틀림(twisting) 등의 변형이 발생하는 원인이 된다.
도 1은 베이스 기판(120)에 반도체 칩(110)을 실장하는 일반적인 구조의 반도체 패키지의 평면단면도이다. 도 1에 도시된 바와 같이, 베이스 기판(120)은 내부에 수용홀(121)을 포함하고, 수용홀(121)에 반도체 칩(110)이 삽입되며, 반도체 칩(110)과 베이스 기판(120) 사이에 충진부재(130) 또는 절연부재가 형성된다. 이러한 구조의 베이스 기판(120)은 반도체 칩(110) 동작시 발생하는 열에 의한 열팽창에 의해 반도체 패키지가 변형될 위험이 있다.
이에 반해, 도 2d에 개시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지는 수용홀(121)의 측면으로부터 외측으로 연장홀(122)이 형성되고, 연장홀(122)과 수용홀(121)에 의해 제1 베이스 기판(120.a) 및 제2 베이스 기판(120.b)으로 분할된 반도체 패키지 구조를 제공한다. 반도체 칩(110) 동작시, 충진부재(130)의 열팽창으로 인한 열응력(thermal stress)은 분할된 베이스 기판(120)들의 이격거리를 증가시킴으로써 해소되어, 베이스 기판(120)의 변형을 초래하지 않게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예를 상세히 설명한다.
도 2e는 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다. 제2 실시예에 따른 반도체 패키지의 평면도는 도 2a와 동일하며, 저면도는 도 2b와 동일하다. 도 2e에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 패키지는 베이스 기판(120), 반도체 칩(110), 충진부재(130.a 및 130.b), 절연층(140) 및 전극패턴(150)을 포함한다.
상술한 본 발명의 제1 실시예에 대한 설명과 중복되는, 베이스 기판(120), 반도체 칩(110), 절연층(140) 및 전극패턴(150)에 대한 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 2e에 도시된 바와 같이, 충진부재(130)는 수용홀(121)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 형성되는 제1 충진부재(130.a)와, 반도체 칩(110)과 베이스 기판(120)의 하면을 커버하는 제2 충진부재(130.b)를 포함한다.
제1 충진부재(130.a)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 또는 Al, Cr, Ti 중 적어도 하나를 갖는 금속산화물 등의 절연물질 또는 에폭시 수지, 우레탄 수지 등의 절연성 수지 중 어느 하나로 이루어진다.
제1 충진부재(130.a)는 반도체 칩(110)과 베이스 기판(120) 사이의 이격공간에 충진되어, 반도체 칩(110)과 베이스 기판(120)을 전기적으로 절연하며, 반도체 칩(110)과 베이스 기판(120)을 고정한다.
제1 충진부재(130.a)와 절연층(140)은 동일한 재질로 형성될 수 있으며, 일체로 형성될 수도 있다.
제2 충진부재(130.b)는 반도체 칩(110)의 하면과 베이스 기판(120)의 하면을 커버하도록 형성된다. 제2 충진부재(130.b)는 열전도율이 높은 재질로 형성되며, 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들을 포함하는 합금(Arroy) 등의 금속재질일 수 있다.
그리고, 제1 충진부재(130.a)와 제2 충진부재(130.b)는 다른 재질 또는 동일한 재질로 형성될 수도 있다.
이상의 본 발명의 제2 실시예에 따른 반도체 패키지는 상술한 제1 실시예에 따른 반도체 패키지의 변형이며, 반도체 칩(110)과 베이스 기판(120) 사이에 충진되는 제1 충진부재(130.a)를 절연물질로 형성함에 따라, 반도체 칩(110)의 전기적 안정성이 향상된다.
이하, 첨부된 도면을 참조하여 본 발명의 제3 실시예를 상세히 설명한다.
도 3a는 본 발명의 제3 실시예에 따른 반도체 패키지의 평면도, 도 3b는 상기 도 3a의 저면도, 도 3c는 상기 도 3a의 A-A'에 따른 단면도이다. 도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 패키지는 베이스 기판(120), 반도체 칩(110), 충진부재(130), 절연층(140) 및 전극패턴(150)을 포함한다.
상술한 본 발명의 제1 실시예에 대한 설명과 중복되는, 베이스 기판(120), 반도체 칩(110), 충진부재(130)에 대한 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 3c 및 도 9a에 도시된 바와 같이, 전극부(132)와 대응되는 베이스 기판(120)에, 베이스 기판(120)의 두께방향으로 관통하여 형성되는 적어도 하나 이상의 관통홀(125)을 더 포함한다.
즉, 베이스 기판(120)은 수용홀(121) 및 연장홀(122) 이외에, 베이스 기판(120)의 두께방향으로 관통하여 형성되는 적어도 하나 이상의 관통홀(125)이 더 형성된다. 관통홀(125)은 베이스 기판(120)의 상면으로부터 하면까지 수직으로 관통하여 형성되며, 전극부(132)에 대응하는 위치에 형성되고, 반도체 칩(110)의 전극패드(111)의 개수에 대응하도록 적어도 하나 이상 형성될 수 있다.
도 3b에 도시된 바와 같이, 충진부재(130)는 반도체 칩(110)의 하면과 각 측면을 밀봉하며, 베이스 기판의 하면을 커버하는 접지부(131) 및 베이스 기판(120)의 하면에 형성되며, 접지부(131)와 전기적으로 분리되는 적어도 하나 이상의 전극부(132)를 포함한다.
즉, 충진부재(130)는 접지부(131)와 적어도 하나 이상의 전극부(132)를 포함할 수 있다. 도 3b 및 도 3c에 도시된 바와 같이, 접지부(131)는 반도체 칩(110)의 하면과 각 측면을 밀봉하고, 수용홀(121)에 인접한 베이스 기판(120)의 하면 일부를 커버하도록 형성될 수 있다. 또한, 접지부(131)는 도전성 재질의 충진부재로 형성되므로, 반도체 칩(110) 또는 수동소자(170) 등의 그라운드(GND)로 이용될 수 있다.
전극부(132)는 접지부(131)와 전기적으로 절연되도록, 적어도 하나 이상 형성되며, 베이스 기판(120)의 하단 일부 영역을 커버한다. 전극부(132)는 접지부(131)와 전기적으로 분리되므로, 반도체 칩(110) 또는 외부 기판의 입출력단자로 사용될 수 있다. 또한, 전극부(132)는 적어도 하나 이상 형성될 수 있으며, 전극부(132)의 형태, 면적, 개수 등은 본 실시예로 제한되지 않는다. 도 3a 및 도 3b에 도시된 바와 같이, 반도체 칩(110)의 전극패드(111)의 수가 4개인 경우, 전극패드(111)의 수에 대응하는 개수인 4개의 전극부(132)가 형성될 수 있다.
충진부재(130)는 열전도율이 높고, 도전성이 있는 금속재질(구리(Cu), 니켈(Ni), 주석(Sn) 등)로 형성되며, 따라서 금속재질의 접지부(131)는 그라운드(GND)로 사용될 수 있고, 전극부(132)는 외부기판과 연결되어 전기신호를 송수신하는 경로로 사용될 수 있다. 충진부재(130)의 일부인 전극부(132)를 입출력단자로 사용할 수 있으므로, 반도체 패키지의 경박단소화가 달성된다.
도 3c에 도시된 바와 같이, 절연층(140)은 베이스 기판(120)의 상면 및 반도체 칩(110)의 상면에 형성된다. 절연층(140)은 베이스 기판(120) 및 반도체 칩(110)을 보호하며, 베이스 기판(120)상에 추가적으로 형성될 수 있는 수동소자(170)들(도 17 참조)을 서로 전기적으로 분리한다.
도 11a 및 도 11c에 도시된 바와 같이, 절연층(140)은 비아홀(141)을 포함하며, 비아홀(141)은 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공하고, 전극부(132)로 통하는 경로를 제공할 수 있도록 형성된다. 비아홀(141)의 위치, 크기, 개수 등은 반도체 칩(110)의 전극패드(111)에 대응하여 알맞게 변경될 수 있다.
또한, 도 3a 및 도 3c에 도시된 바와 같이, 베이스 기판(120)의 상면에 형성되며, 반도체 칩(110)의 전극패드(111)와 전극부(132)를 전기적으로 연결하는 적어도 하나 이상의 전극패턴(150)을 더 포함하며, 전극부(132)는 관통홀(125) 내부에 충진된 충진부재(130)를 통하여 전극패턴(150)과 전기적으로 연결된다.
즉, 전극패턴(150)은 베이스 기판(120)의 상면에 형성되며, 반도체 칩(110)의 전극패드(111)에 일단이 연결되고, 전극부(132)에 타단이 전기적으로 연결되도록 적어도 하나 이상 형성된다. 전극부(132)와 전극패턴(150)의 타단이 전기적으로 연결됨으로써, 외부 회로와 반도체 칩(110)이 전극패드(111)와 전극부(132)를 통하여 전기신호를 송수신할 수 있다.
여기서, 전극부(132)로부터 관통홀(125) 내부로 연장하여 충진부재(130)가 충진된 경우, 전극패턴(150)의 타단이 관통홀(125)에 충진된 충진부재(130)에 연결됨으로써, 외부 회로와 반도체 칩(110)이 전극패드(111)와 전극부(132)를 통하여 전기신호를 송수신할 수 있다.
상술한 본 발명의 제3 실시예에 따른 반도체 패키지는 베이스 기판(120)의 하면 일부 영역에 도전성 재질의 충진부재(130)로 이루어진 전극부(132)를 형성한다. 그리고, 반도체 칩(110)의 전극패드(111), 전극패턴(150), 관통홀(125)에 충진된 충진부재(130), 전극부(132)로 이어지는 경로를 통하여, 반도체 칩(110)과 외부 기판이 신호를 송수신하는 MLF구조의 반도체 패키지를 제공한다.
또한, 본 발명의 제3 실시예에 따른 반도체 패키지는 수용홀(121)의 측면으로부터 외측으로 연장홀(122)이 형성되고, 연장홀(122)과 수용홀(121)에 의해 제1 베이스 기판(120.a) 및 제2 베이스 기판(120.b)으로 분할된 반도체 패키지 구조를 제공한다. 반도체 칩(110) 동작시, 충진부재(130)의 열팽창으로 인한 열응력(thermal stress)은 분할된 베이스 기판(120)들의 이격거리를 증가시킴으로써 해소되어, 베이스 기판(120)의 변형을 초래하지 않게 된다.
또한, 반도체 칩(110)과 반도체 패키지를 연결하기 위하여 와이어 본딩(Wire bonding)을 사용하지 않고, 전극패턴(150)을 형성하여 반도체 칩(110)과 반도체 패키지를 연결함으로써, 와이어 본딩을 위한 열압착공정, 초음파 접합공정, TAB(Tape Automated Bonding) 등의 공정을 생략할 수 있다. 그리고 와이어 본딩에 필요한 공간을 절약할 수 있으며, 와이어 본딩구조에서 발생하는 고주파 영역에서의 기생 인덕턴스 문제를 줄이기 위해, 전극패턴(150)의 경로, 폭, 길이, 두께 및 전극부(132)의 위치를 맞춤 설계 가능하다. 따라서, 고전압, 고전류를 사용하는 전력반도체에 적용되기 위한 신뢰성 있는 반도체 패키지를 제공한다.
이하, 본 발명의 제1 실시예에 따른 반도체 패키지를 제조하는 방법을 도면을 참조하여 설명한다. 도 4a 내지 도 8c는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 차례로 나타낸 도면이다. 도 4a 내지 도 5c는 반도체 칩(110) 및 베이스 기판(120)의 상면이 아래로 향한 상태를 도시한 것이다.
본 발명의 제1 실시예에 따른 반도체 패키지 제조방법은, 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)과 수용홀(121)의 일측면으로부터 외측으로 연장되어 형성되는 적어도 하나 이상의 연장홀(122)을 형성하는 기판성형단계(S11), 수용홀(121)에 반도체 칩(110)을 실장하는 실장단계(S12), 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 연장홀(122)에 충진부재(130)를 충진하고, 베이스 기판(120)의 하면을 커버하도록 충진부재(130)를 연장하여 형성하는 충진부재(130) 형성단계(S13)를 포함한다.
그리고, 베이스 기판(120)의 상면에 절연층(140)을 형성하는 절연층(140) 형성단계(S14), 절연층(140)상에, 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되는 전극패턴(150)을 형성하는 전극패턴(150) 형성단계(S15), 연장홀(122)의 외측 단부를 기준으로 상기 베이스 기판(120)을 절단함으로써, 베이스 기판(120)을 복수의 베이스 기판(120)으로 분할하는 절단단계(S16)를 포함한다.
먼저, 도 4a에 도시된 바와 같이, 기판성형단계(S1)에서, 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)을 형성하고, 수용홀(121)의 일측면으로부터 외측으로 연장되어 형성되는 적어도 하나 이상의 연장홀(122)을 형성한다.
도 4a에 도시된 바와 같이, 베이스 기판(120)에 형성된 수용홀(121)의 각 측면(121.a~d)으로부터 외측인 베이스 기판(120)의 둘레 방향으로 연장홀(122)이 형성되며, 연장홀(122)은 베이스 기판(120)의 상면으로부터 하면으로 관통되어 형성된다. 연장홀(122)의 일단(E1)은 수용홀(121)의 일측면(121.a, b, c 또는 d)에 연결되고, 연장홀(122)의 타단(E2)은 베이스 기판(120)의 외측면으로부터 일정간격 이격되도록 형성된다.
연장홀(122)의 형성 방향은 본 실시예로 제한되지 않으며, 수용홀(121)을 중심으로 방사형으로 뻗어나갈 수도 있다. 연장홀(122)의 폭, 길이, 형상도 반도체 패키지의 설계에 따라 변경될 수 있다.
구체적으로, 도 4a에 도시된 바와 같이, 제1 연장홀(122.a)은 베이스 기판(120)에 형성된 수용홀(121)의 일측면(121.a, b, c 또는 d)에 제1 연장홀(122.a)의 일단이 연결되고, 제1 연장홀(122.a)의 타단이 베이스 기판(120)의 외측면으로부터 일정간격 이격되도록 형성된다. 그리고, 제2 연장홀(122.b)은 베이스 기판(120)에 형성된 수용홀(121)의 일측면(121.a, b, c 또는 d)에 제2 연장홀(122.b)의 일단이 연결되고, 제2 연장홀(122.b)의 타단이 베이스 기판(120)의 외측면으로부터 일정간격 이격되도록 형성된다.
수용홀(121)을 중심으로 2 개의 연장홀(122)이 형성될 수 있으며, 제1 연장홀(122.a)이 수용홀의 제1 측면(121.a)에 위치하고, 제2 연장홀(122.b)의 수용홀의 제2 측면(121.b)에 위치할 수 있다. 또는 제1 연장홀(122.a) 및 제2 연장홀(122.b)은 동일선상에 위치하거나 또는 동일선상에 위치하지 않을 수 있으며, 제1 연장홀(122.a)과 제2 연장홀(122.b)은 평형하게 배치되거나 또는 평행하게 배치되지 않을 수 있다.
구체적으로, 도 4a에 도시된 바와 같이, 제1 연장홀(122.a)은 베이스 기판(120)에 형성된 수용홀의 제1 측면(121.a)(121.a)에 제1 연장홀(122.a)의 일단이 연결되고, 제1 연장홀(122.a)의 타단이 베이스 기판(120)의 외측면으로부터 일전간격 이격되도록 형성된다. 그리고, 제2 연장홀(122.b)은 베이스 기판(120)에 형성된 수용홀(121)의 제1측면에 대향하는 제3측면(121.c)에 제2 연장홀(122.b)의 일단이 연결되고, 제2 연장홀(122.b)의 타단이 베이스 기판(120)의 외측면으로부터 일정간격 이격되도록 형성된다.
수용홀(121)과 연장홀(122)의 배치, 형상, 크기는 본 실시예에 제한되지 않고, 다양하게 변경될 수 있다. 수용홀(121) 및 연장홀(122)은 동시에 또는 순차적으로 형성될 수 있으며, 건식식각(Dry etching), 습식식각(Wet etching), 드릴링(Drilling) 등의 다양한 공정을 이용하여 형성될 수 있다.
다음으로, 도 4b 및 도 4c에 도시된 바와 같이, 실장단계(S12)에서, 수용홀(121)이 형성된 베이스 기판(120)의 상면에 캐리어 시트(160)를 결합한다. 캐리어 시트(160)는 반도체 칩(110) 실장단계에서 베이스 기판(120)과 반도체 칩(110)이 서로 이격되어 있으므로, 반도체 칩(110)과 베이스 기판(120)의 위치를 고정시키기 위해 사용된다. 구체적으로, 캐리어 시트(160)는 반도체 칩(110)의 상면과 베이스 기판(120)의 상면이 동일선상에 위치하도록 반도체 칩(110)과 베이스 기판(120)을 고정한다. 캐리어 시트(160)는 접착성을 가질 수 있다.
그리고, 도 4c에 도시된 바와 같이, 반도체 칩(110)의 전극패드(111)가 형성된 상면(frontside face)이 아래쪽으로 향하도록 반도체 칩(110)을 수용홀(121)에 삽입한다. 이때, 반도체 패키지의 설계에 따라, 반도체 칩(110)의 상면이 위로 향하도록 삽입할 수도 있다.
다음으로, 도 5a 및 도5c에 도시된 바와 같이, 충진부재(130) 형성단계(S13)에서, 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 연장홀(122)에 충진되고, 베이스 기판(120)의 하면을 커버하도록 충진부재(130)를 형성한다. 도 21 및 22에 도시된 바와 같이, 충진부재(130) 형성단계는 시드층(133)이 형성되고 충진부재(130)를 형성하는 순서로 이루어진다.
먼저, 충진부재(130)를 반도체 칩(110) 및 베이스 기판(120)에 잘 결합시키기 위하여 시드층(133)를 형성한다. 도 21에 도시된 바와 같이, 시드층(133)은 반도체 칩(110)의 측면, 하면 및 수용홀(121)의 내측면, 베이스 기판(120)의 하면에 스퍼터링(Sputtering), 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다. 시드층(133)은 Ti, Ni, Cu, Al, Ag 등의 금속으로 형성되며, 열전도율이 높은 재질로 선택된다.
시드층(133)은 충진부재(130)를 도금, 증착 등의 방법으로 형성하는 경우에 포함될 수 있다. 그러나 시드층(133) 없이 바로 충진부재(130)를 반도체 칩(110) 및 베이스 기판(120)에 형성할 수도 있다.
충진부재(130)는 도전성과 열전도율이 높은 구리(Cu), 니켈(Ni), 주석(Sn) 등의 금속재질을 사용할 수 있으며, 물리적 기상 증착(PVD : Physical Vapor Deposition), 전기화학 증착(ECD : Electro-chemical Deposition), 화학적 기상 증착(CVD : Chemical Vapor Deposition), 전기도금, 화학도금 등의 방법으로 형성될 수 있다.
충진부재(130)의 재질은 본 실시예로 한정되지 않으며, 충진부재(130)는 방열특성이 우수한 금속으로 형성될 수 있고, 전기도금을 이용할 수 있는 다른 금속 및 합금으로 형성될 수 있다.
충진부재(130)가 형성된 후, 충진부재(130)의 표면을 균일하게 형성하기 위하여 평탄화 공정이 수행될 수 있다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 방법 등의 알려진 방법이 사용될 수 있다.
평탄화 공정에 의해, 충진부재(130)의 표면에 존재할 수 있는 단차를 제거하여, 외부 회로기판과 본 발명의 제1 실시예에 따른 반도체 패키지의 장착성이 향상된다.
충진부재(130) 형성 후에, 충진부재(130)에 의해 베이스 기판(120)과 반도체 칩(110)이 고정되었으므로, 캐리어 시트(160)를 제거한다. 그리고, 베이스 기판(120) 및 반도체 칩(110)을 상면이 위로 향하게 뒤집는다. 이는 절연층(140)과 전극패턴(150)의 형성을 쉽게 하기 위함이다.
다음으로, 도 6a 내지 6c에 도시된 바와 같이, 상기 충진부재(130) 형성단계(S13) 이후에, 절연층(140) 형성단계(S14)에서 베이스 기판(120)의 상면에 절연층(140)을 형성한다. 절연층(140)은 베이스 기판(120) 및 반도체 칩(110)을 보호하며, 베이스 기판(120) 상에 추가적으로 구비될 수 있는 수동소자(170) 등을 서로 절연한다.
절연층(140)이 형성된 후, 절연층(140)에 비아홀(141)을 형성한다. 비아홀(141)은 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공한다. 비아홀(141) 형성과정에서 포토리소그래피 (Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
다음으로, 도 7a 내지 도 7c에 도시된 바와 같이, 전극패턴(150) 형성단계(S15)에서 절연층(140)상에, 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되는 전극패턴(150)을 형성한다.
전극패턴(150)은 비아홀(141)을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되도록 형성된다. 전극패턴(150)은 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용하여 형성될 수 있다.
다음으로, 도 7a 및 8a에 도시된 바와 같이, 절단단계(S15)에서, 연장홀(122)의 외측 단부를 기준으로 상기 베이스 기판(120)을 절단함으로써, 베이스 기판(120)을 복수의 베이스 기판(120)으로 분할한다.
도 7a에 도시된 바와 같이, 절단단계(S16)는 수용홀(121)의 외측으로 향하는 연장홀(122)의 타단(E2)을 기준으로 베이스 기판(120)과 충진부재(130)를 절단하여, 하나의 베이스 기판(120)을 수용홀(121)을 중심으로 배치된 분할된 베이스 기판(120)들로 분리한다.
구체적으로, 도 7a에 도시된 선 1-1', 2-2'를 절단선으로 하여, 베이스 기판(120) 및 충진부재(130)를 절단한다. 절단선은 연장홀(122)의 타단(E2)에 근접하게 연장홀(122)을 가로지르도록 설정되며, 절단 후에 베이스 기판(120)이 수용홀(121) 및 연장홀(122)에 의해 물리적으로 분리되는 위치로 설정된다.
절단선은 연장홀(122)의 형상 및 위치에 따라 변경될 수 있으며, 직선 또는 곡선으로 설정될 수 있다. 그리고, 베이스 기판(120)(121) 및 충진부재(130)(122)를 절단하는 방법으로, 블레이드 다이싱, 레이저 다이싱, 패턴 마스크 생성 및 에칭 등의 방식을 사용할 수 있다.
절단선을 따라 베이스 기판(120) 및 충진부재(130)를 절단한 결과, 도 8a 내지 8c에 도시된 바와 같이, 연장홀(122)의 타단(E2)이 베이스 기판(120)의 외측면에 맞닿도록 형성되어, 베이스 기판(120)이 수용홀(121)을 중심으로 분할된다.
비록 도시하지는 않았지만, 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법은 백-그라인딩(back-grinding), 화학적-기계적 연마(CMP) 공정, 박막 공정, 적층 공정 등의 일반적인 공정이 부가적으로 포함될 수 있다.
이하, 본 발명의 제3 실시예에 따른 반도체 패키지를 제조하는 방법을 도면을 참조하여 설명한다. 도 9a 내지 도 13c는 본 발명의 제1 실시예에 따른 반도체 패키지 제조공정의 일단계를 차례로 나타낸 도면이다. 도 9a 내지 도 10c는 반도체 칩(110) 및 베이스 기판(120)의 상면이 아래로 향한 상태를 도시한 것이다.
상술한 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법에 대한 설명과 중복되는 내용의 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
본 발명의 제3 실시예에 따른 반도체 패키지 제조방법은, 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)과 수용홀(121)의 일측면으로부터 외측으로 연장되어 형성되는 적어도 하나 이상의 연장홀(122)을 형성하는 기판성형단계(S21), 수용홀(121)에 반도체 칩(110)을 실장하는 실장단계(S22), 베이스 기판(120)의 하면에 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되는 적어도 하나 이상의 전극부(132)를 형성하는 전극부(132) 형성단계(S23)를 포함한다.
그리고, 베이스 기판(120)의 상면에 절연층(140)을 형성하는 절연층(140) 형성단계(S24), 절연층(140)상에, 일단이 반도체 칩(110)의 전극패드(111)와 연결되고, 타단이 전극부(132)와 연결되는 전극패턴(150)을 형성하는 전극패턴(150) 형성단계(S25), 연장홀(122)의 외측 단부를 기준으로 상기 베이스 기판(120)을 절단함으로써, 베이스 기판(120)을 복수의 베이스 기판(120)으로 분할하는 절단단계(S26)를 더 포함한다.
전극부(132) 형성단계(S23)는 수용홀(121)의 주변영역에 베이스 기판(120)의 일면을 두께방향으로 관통하는 적어도 하나 이상의 관통홀(125)을 형성하는 관통홀(125) 형성단계(S23.a), 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 상기 연장홀(122)에 충진부재(130)를 충진하는 단계(S23.b)를 포함한다.
그리고, 충진부재(130)를 베이스 기판(120)의 하면 방향으로 연장되도록 형성하여 관통홀(125)을 충진하는 단계(S23.c), 베이스 기판(120)의 하면 일영역을 커버하도록 형성되는 접지부(131)와 접지부(131)와 전기적으로 분리되며, 관통홀(125)과 전기적으로 연결되는 전극부(132)를 형성하는 충진부재(130) 분리단계(S23.d)를 포함한다.
먼저, 도 9a 내지 도 9c에 도시된 바와 같이, 기판성형단계(S21)에서, 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법에서 설명한 바와 동일하게, 베이스 기판(120)에 적어도 하나 이상의 수용홀(121)과 수용홀(121)의 일측면으로부터 외측으로 연장되어 형성되는 적어도 하나 이상의 연장홀(122)을 형성한다.
다음으로, 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법에서 설명한 바와 동일하게, 수용홀(121)에 반도체 칩(110)을 실장하는 실장단계(S22)가 수행된다.
다음으로, 전극부(132) 형성단계(S23)에서, 베이스 기판(120)의 하면에 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되는 적어도 하나 이상의 전극부(132)를 형성한다.
전극부(132)를 형성하기 위하여, 먼저, 관통홀(125) 형성단계(S23.a)에서, 수용홀(121)의 주변영역에 베이스 기판(120)의 일면을 두께방향으로 관통하는 적어도 하나 이상의 관통홀(125)을 형성한다.
즉, 베이스 기판(120)에는 수용홀(121) 및 연장홀(122)이 형성되며, 관통홀(125)이 더 형성된다. 관통홀(125)은 베이스 기판(120)의 상면으로부터 하면까지 수직으로 관통하여 형성되며, 반도체 칩(110)의 전극패드(111)의 개수에 대응하도록 적어도 하나 이상 형성된다. 관통홀(125) 형성단계(S23.a)는 기판성형단계(S21)와 동시에 수행될 수 있다.
다음으로, 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간 및 상기 연장홀(122)에 충진부재(130)를 충진하고(S23.b), 충진부재(130)를 베이스 기판(120)의 하면 방향으로 연장되도록 형성하여 관통홀(125)을 충진한다(S23.c).
즉, 도 10a 내지 도 10c에 도시된 바와 같이, 수용홀(121)의 내측면과 반도체 칩(110) 사이의 이격공간, 연장홀(122) 및 관통홀(125)에 충진부재(130)를 충진하고, 베이스 기판(120)의 하면을 커버하도록 충진부재(130)를 베이스 기판(120)의 하면 방향으로 연장 형성한다. 충진부재(130)는 하나의 단계에서, 베이스 기판(120)에 형성된 이격공간들을 충진부재(130)로 충진하는 동시에, 베이스 기판(120)의 하면을 커버하도록 연장형성될 수 있다.
다음으로, 베이스 기판(120) 하면을 일체로 커버하는 충진부재(130)가 형성된 후, 충진부재(130) 분리단계(S23.d)에서, 베이스 기판(120)의 하면 일영역을 커버하도록 형성되는 접지부(131)와, 접지부(131)와 전기적으로 분리되며, 관통홀(125)과 전기적으로 연결되는 전극부(132)를 형성한다.
접지부(131)와 전극부(132)는 충진부재(130)에 패턴을 형성하고 식각함으로써, 반도체 칩(110)과 베이스 기판(120)의 하단 일부 영역을 커버하는 접지부(131)와 관통홀(125)에 인접한 베이스 기판(120)의 하단 일부 영역을 커버하는 전극부(132)를 분리 형성할 수 있다.
또는, 표면 평탄도가 민감하지 않은 경우, 패턴 도금 방식을 이용하여 접지부(131)와 전극부(132)가 분리된 구조의 충진부재(130) 패턴을 한번에 형성하는 방식으로 접지부(131)와 전극부(132)를 형성할 수 있다.
다음으로, 도 11a 내지 도 11c에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법에서 설명한 바와 동일하게, 충진부재(130) 형성단계(S23) 이후에, 절연층(140) 형성단계(S24)에서 베이스 기판(120)의 상면에 절연층(140)을 형성한다.
도 11a 및 도 11c에 도시된 바와 같이, 절연층(140)이 형성된 후, 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공하고, 전극부(132)로 통하는 경로를 제공하는 비아홀(141)을 형성한다. 비아홀(141) 형성과정에서 포토리소그래피 (Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
다음으로, 도 12a 내지 도 12c에 도시된 바와 같이, 전극패턴(150) 형성단계 (S25)에서, 일단이 반도체 칩(110)의 전극패드(111)와 연결되고, 타단이 전극부(132)와 연결되는 전극패턴(150)을 형성한다.
전극패턴(150)은 비아홀(141)을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되도록 형성된다. 전극패턴(150)은 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용하여 형성될 수 있다.
다음으로, 도 12a 및 13a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지 제조방법에서 설명한 바와 동일하게, 절단단계(S25)가 수행되어, 연장홀(122)의 외측 단부를 기준으로 상기 베이스 기판(120)을 절단함으로써, 베이스 기판(120)을 복수의 베이스 기판(120)으로 분할한다.
상술한 본 발명의 제1 및 제3 실시예에 따른 반도체 패키지를 제조하는 방법은 베이스 기판(120) 상에 수동소자(170)가 형성되지 않은 반도체 패키지를 제조하는 방법을 설명한 것이다. 이하에서, 본 발명의 제1 및 제3 실시예에 따른 반도체 패키지를 제조하는 방법을 기초로 하여, 수동소자(170)가 베이스 기판(120) 상에 형성되는 단계를 더 포함하는 반도체 패키지 제조방법을 도면을 참조하여 설명한다.
도 14 내지 18은 베이스 기판(120) 상에 수동소자(170)를 먼저 형성하고 상술한 제1 실시예에 따른 반도체 패키지 제조방법과 유사한 단계를 수행하는 본 발명의 제3 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 단면도이다.
도 14에 도시된 바와 같이, 베이스 기판(120)을 준비하고, 베이스 기판(120) 상면에 수동소자(170)를 형성한다(S31). 여기에서, 수동소자(170)는 MIM 캐패시터, 나선형 인덕터(Spiral Inductor), 저항(Resistor) 등을 포함하는 일반적인 수동소자(Passive devices)를 말한다.
다음으로, 도 15에 도시된 바와 같이, 베이스 기판(120)의 상면이 아래로 향하도록 뒤집은 후, 베이스 기판(120)에 수용홀(121) 및 연장홀(122)(미도시)을 형성하고(S32), 캐리어 시트(160)를 베이스 기판(120)의 상면에 부착하고, 반도체 칩(110)을 수용홀(121)에 삽입한다(S33).
다음으로, 도 16에 도시된 바와 같이, 시드층(133) 및 충진부재(130)를 형성하고(S34), 캐리어 시트(160)를 제거한 후 베이스 기판(120)의 상면이 위로 향하도록 뒤집는다.
다음으로, 도 17에 도시된 바와 같이, 베이스 기판(120) 상에 절연층(140)을 형성하고, 절연층(140)에 수동소자(170)와 반도체 칩(110)의 전극패드(111)로 통하는 경로를 제공하는 비아홀(141)을 형성한다(S35).
다음으로, 도 18에 도시된 바와 같이, 반도체 칩(110)의 전극패드(111)와 수동소자(170), 수동소자(170) 사이를 연결하는 전극패턴(150)을 형성한다(S36).
본 발명의 제3 실시예에 따른 반도체 패키지 제조공정은 베이스 기판(120) 상면에 수동소자(170)를 집적함으로써, 고집적 수동소자(170)(Integrated Passive Device: IPD)를 일체화한 반도체 패키지를 제조한다.
상술한 본 발명의 제3 실시예에 따른 반도체 패키지를 제조하는 방법은 먼저 충진부재(130)를 형성한 후에, 절연층(140)과 전극패턴(150)을 형성하는 단계를 수행하는 방법을 설명한 것이다. 이하에서, 본 발명의 제3 실시예에 따른 반도체 패키지를 제조하는 방법을 기초로 하여, 절연층(140)과 전극패턴(150)을 먼저 형성한 후에, 충진부재(130)를 형성하는 반도체 패키지 제조방법을 도면을 참조하여 설명한다.
도 19 내지 22는 베이스 기판(120) 상에 수동소자(170)를 형성하고 상술한 제1 실시예에 따른 반도체 패키지 제조방법과 유사한 단계를 수행하는 본 발명의 제3 실시예에 따른 반도체 패키지 제조공정의 일단계를 나타낸 단면도이다.
도 19에 도시된 바와 같이, 먼저, 베이스 기판(120)을 준비하고, 베이스 기판(120) 상면에 수동소자(170)를 형성한 다음, 베이스 기판(120)에 수용홀(121) 및 연장홀(122)(미도시)을 형성하고, 반도체 칩(110)을 수용홀(121)에 삽입한 다음, 베이스 기판(120) 상에 절연층(140)을 형성하고, 전극패턴(150)을 형성한다(S41). 이때, 반도체 칩(110)과 베이스 기판(120) 사이의 이격공간은 절연층(140)을 형성하는 단계에서 절연물질로 충진된다.
다음으로, 도 20에 도시된 바와 같이, 베이스 기판(120) 및 반도체 칩(110)을 마스크로 이용하여, 반도체 칩(110)과 베이스 기판(120) 사이의 이격공간에 충진된 절연층(140)을 식각하여 제거한다(S42).
다음으로, 도 21에 도시된 바와 같이, 베이스 기판(120)과 반도체 칩(110)에 시드층(133)을 형성하고(S43), 도 22에 도시된 바와 같이, 시드층(133) 상에 충진부재(130)를 형성한다(S44).
상술한 두가지의 제3 실시예에 따른 반도체 패키지 제조공정은 반도체 패키지의 제조시에 선택적으로 사용될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110: 반도체 칩 111: 전극패드
120: 베이스 기판 120.a: 제1 베이스 기판
120.b: 제2 베이스 기판 121: 수용홀
121.a: 수용홀의 제1 측면 121.b: 수용홀의 제2 측면
121.c: 수용홀의 제3 측면 121.d: 수용홀의 제4 측면
122: 연장홀 122.a: 제1 연장홀
122.b: 제2 연장홀 E1: 연장홀의 일단
E2: 연장홀의 타단 125: 관통홀
130: 충진부재 130.a: 제1 충진부재
130.b: 제2 충진부재 131: 접지부
132: 전극부 133: 시드층
140: 절연층 141: 비아홀
150: 전극패턴 160: 캐리어 시트
170: 수동소자

Claims (18)

  1. 삭제
  2. 적어도 하나 이상의 수용홀과 상기 수용홀로부터 외측방향으로 연장되어 형성되는 연장홀에 의해 적어도 둘 이상으로 분할되는 베이스 기판;
    상기 수용홀의 내측면으로부터 이격공간이 형성되도록 상기 수용홀 내부에 실장되는 반도체 칩; 및
    상기 이격공간 및 상기 연장홀 내에 충진되고, 상기 베이스 기판의 하면을 커버하도록 연장되어 형성되는 충진부재를 포함하며,
    상기 베이스 기판과 상기 충진부재의 열팽창계수가 상호 상이하고,
    상기 충진부재는
    구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들을 포함하는 합금 중 어느 하나로 이루어지는 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 청구항 2에 있어서,
    상기 연장홀은
    상기 수용홀의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀; 및
    상기 수용홀의 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀을 포함하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 연장홀은
    상기 수용홀의 일측면으로부터 외측방향으로 연장되어 형성되는 제1 연장홀; 및
    상기 수용홀의 일측면에 대향하는 타측면으로부터 외측방향으로 연장되어 형성되는 제2 연장홀을 포함하는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 베이스 기판은
    상기 수용홀의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀과 상기 수용홀의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀에 의해 분할되어, 'ㄷ'자로 형성되는 제1 기판; 및
    상기 수용홀의 일측면 중앙으로부터 외측방향으로 연장되어 형성되는 제1 연장홀과 상기 수용홀의 일측면에 대향하는 타측면 중앙으로부터 외측방향으로 연장되어 형성되는 제2 연장홀에 의해 분할되어, 'ㄷ'자로 형성되는 제2 기판을 포함하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 충진부재는
    상기 반도체 칩의 하면과 각 측면을 밀봉(encapsulation)하며, 상기 베이스 기판의 하면을 커버하도록 연장되어 형성되는 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 충진부재는
    상기 반도체 칩의 하면과 각 측면을 밀봉하며, 상기 베이스 기판의 하면을 커버하는 접지부; 및
    상기 베이스 기판의 하면에 형성되며, 상기 접지부와 전기적으로 분리되는 적어도 하나 이상의 전극부를 포함하는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 전극부에 대응되는 상기 베이스 기판의 상면영역에, 상기 베이스 기판의 두께방향으로 관통하여 형성되는 적어도 하나 이상의 관통홀을 더 포함하는 반도체 패키지.
  11. 청구항 10에 있어서,
    상기 베이스 기판의 상면에 형성되며, 상기 반도체 칩의 전극패드와 상기 전극부를 전기적으로 연결하는 적어도 하나 이상의 전극패턴을 더 포함하는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 전극부는
    상기 관통홀의 내부에 충진된 상기 충진부재를 통하여, 상기 전극패턴과 전기적으로 연결되는 반도체 패키지.
  13. 삭제
  14. 베이스 기판에 적어도 하나 이상의 수용홀과 상기 수용홀의 일측면으로부터 외측방향으로 연장되는 적어도 하나 이상의 연장홀을 형성하는 기판성형단계; 및
    상기 수용홀에 반도체 칩을 실장하는 반도체 칩 실장단계를 포함하고,
    상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 연장홀에 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들을 포함하는 합금 중 어느 하나로 이루어지는 충진부재를 충진하고, 상기 베이스 기판의 하면을 커버하도록 상기 충진부재를 연장하여 형성하는 충진부재 형성단계를 더 포함하는 반도체 패키지 제조방법.
  15. 청구항 14에 있어서,
    상기 베이스 기판의 상면에 절연층을 형성하는 절연층 형성단계;
    상기 절연층 상에, 상기 반도체 칩의 전극패드와 전기적으로 연결되는 전극패턴을 형성하는 전극패턴 형성단계; 및
    상기 연장홀의 외측 단부를 기준으로 상기 베이스 기판을 절단함으로써, 상기 베이스 기판을 복수의 베이스 기판으로 분할하는 절단단계를 더 포함하는 반도체 패키지 제조방법.
  16. 청구항 14에 있어서,
    상기 기판성형단계는 상기 수용홀의 주변영역에 상기 베이스 기판의 일면을 두께방향으로 관통하는 적어도 하나 이상의 관통홀을 더 형성하고,
    상기 충진부재 형성단계는 상기 이격공간 및 상기 연장홀을 충진하면서 상기 관통홀을 더 충진하는 반도체 패키지 제조방법.
  17. 청구항 16에 있어서,
    상기 베이스 기판의 하면 일영역을 커버하도록 형성되는 접지부와 상기 접지부와 전기적으로 분리되며, 상기 관통홀과 전기적으로 연결되는 전극부를 형성하는 충진부재 분리단계;
    상기 베이스 기판의 상면에 절연층을 형성하는 절연층 형성단계;
    상기 절연층 상에, 일단이 상기 반도체 칩의 전극패드와 연결되고, 타단이 상기 전극부와 연결되는 전극패턴을 형성하는 전극패턴 형성단계; 및
    상기 연장홀의 외측 단부를 기준으로 상기 베이스 기판을 절단함으로써, 상기 베이스 기판을 복수의 베이스 기판으로 분할하는 절단단계를 더 포함하는 반도체 패키지 제조방법.
  18. 삭제
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