JP2018170377A - 樹脂封止型半導体装置およびその製造方法 - Google Patents

樹脂封止型半導体装置およびその製造方法 Download PDF

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Abstract

【課題】薄化しても、ハンドリング時の割れ・欠けの発生が無い樹脂封止型半導体装置およびその製造方法を提供する。【解決手段】半導体チップ１の素子面側に設けられたバンプ電極２と、バンプ電極２と電気的に接続する外部端子３と、半導体チップ１とバンプ電極２と外部端子３とを覆う樹脂封止体６と、を備え、樹脂封止体６の裏面と同一面を成す半導体チップ１の裏面には金属層４と積層膜５が形成され、外部端子３の表面には積層膜５が形成され、半導体チップ１の外縁よりも内側に配置される。【選択図】図２

Description

本発明は、樹脂封止型半導体装置の構造およびその製造方法に関する。
スマートフォンなどのモバイル端末の駆動用バッテリーは、より小型でより大容量のリチウムイオン電池が求められている。それにともない、リチウムイオン電池の充放電のマネージメントを行う保護回路においても更なる小型化、軽量化が要求されている。また、バッテリーマネージメントの保護回路に用いられるパワーＭＯＳＦＥＴは、リチウムイオン電池に直列に接続するのでパワーＭＯＳＦＥＴのオン抵抗が極小化されると、バッテリーのロスが小さくなり、端末の動作時間をより長期間持続させることが可能になる。このため、パワーＭＯＳＦＥＴは、小型化、低オン抵抗化が求められる。図１１に示すように、特許文献１では、パワーＭＯＳＦＥＴである半導体チップ２５の表面に設けられたソース電極、ゲート電極およびドレイン電極の各々にバンプ電極２０、２１、２２を具備し、バンプ電極を介して基板に実装するフリップチップ構造の半導体装置２００が提案されている。この発明により、半導体装置２００の外縁と半導体チップ２５の外縁が一致するサイズの小スペース実装が可能になるとともに、ボンディングワイヤからバンプ電極に配線が代替されることにより配線抵抗が低下し、パワーＭＯＳＦＥＴのオン抵抗を小さくすることが可能となる。
特開２００２−３６８２１８号公報
しかしながら、上記構造の半導体装置は、半導体ウエハの薄化が進むにつれて、半導体ウエハの反りが大きくなり、搬送時の不具合が発生し易くなる。また、半導体ウエハの薄化により、ハンドリング時の割れ・欠けを誘発し、生産作業性を著しく悪化させ、生産歩留りを低下させるという品質問題が生じる。
上記品質問題を解決するために、薄化した半導体ウエハをガラス板に貼付してハンドリングする薄化専用の生産プロセスが提案されているが、この生産プロセスは高度な設備が必要になり、生産工数増を招く。
本発明は、かかる事情に鑑みてなされたもので、半導体ウエハの薄化が進んでも高度な設備無しに、ハンドリング時の割れ・欠けの発生が無く、生産作業性を著しく向上させることができる樹脂封止型半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するために、本発明では以下の手段を用いた。
まず、第一面と前記第一面の反対側の第二面を有する樹脂封止体と、
前記樹脂封止体に埋め込まれた半導体チップと、
前記半導体チップの素子面上に設けられ、前記樹脂封止体に埋め込まれた外部端子と、
を備える樹脂封止型半導体装置であって、
前記外部端子上に設けられた積層膜は、前記第一面に露出し、
前記半導体チップの素子面の反対側の裏面は、前記第二面と同一面を成し、
前記半導体チップの裏面には、前記第二面よりも突出する金属層が設けられていることを特徴とする樹脂封止型半導体装置とした。
また、第一面と前記第一面の反対側の第二面を有する樹脂封止体と、
前記樹脂封止体に埋め込まれた半導体チップと、
前記半導体チップの素子面上に設けられ、前記樹脂封止体に埋め込まれた外部端子と、
を備える樹脂封止型半導体装置の製造方法であって、
第一主面と前記第一主面と反対側の第二主面とを有する基板を準備する工程と、
前記第一主面に導電層を形成する工程と、
前記半導体チップ上に設けられたバンプ電極と前記導電層を接合して前記外部端子を形成する工程と、
前記外部端子と前記半導体チップを樹脂で被覆して前記第一主面上に樹脂封止体を形成する工程と、
前記樹脂封止体が前記第一主面と接する面と反対側の面から、前記樹脂封止体および前記半導体チップを研削して、前記半導体チップの素子面と反対側の面を露出させる工程と、
前記半導体チップの露出面に金属層を形成する工程と、
前記外部端子と前記樹脂封止体の前記第一面を露出させる工程と、
隣接する前記半導体チップの間を切断して、樹脂封止型半導体装置に個片化する工程と、
を備えることを特徴とする樹脂封止型半導体装置の製造方法とした。
上記手段を用いることで、半導体チップを薄化しても、ハンドリング時の割れ・欠けの発生が無く、生産作業性を著しく向上させることができる。
本発明の第１の実施形態に係る樹脂封止型半導体装置の平面図である。（１）は外部端子の露出面側から半導体装置を透視した図であり、（２）は外部端子の露出面と反対側から半導体装置を透視した図である。 本発明の第１の実施形態に係る樹脂封止型半導体装置の断面図である。 本発明の第２の実施形態に係る樹脂封止型半導体装置の断面図である。 本発明の第３の実施形態に係る樹脂封止型半導体装置の断面図である。 本発明の第４の実施形態に係る樹脂封止型半導体装置の断面図である。 本発明の第５の実施形態に係る樹脂封止型半導体装置の断面図である。 本発明の第１の実施形態に係る樹脂封止型半導体装置の製造方法を示す工程フロー断面図である。 図７に続く、本発明の第１の実施形態に係る樹脂封止型半導体装置の製造方法を示す工程フロー断面図である。 図８に続く、本発明の第１の実施形態に係る樹脂封止型半導体装置の製造方法を示す工程フロー断面図である。 本発明の第３の実施形態に係る樹脂封止型半導体装置の製造方法の一工程を示す工程フロー断面図である。 従来の樹脂封止型半導体装置の断面図である。
以下、図を参照して本発明の樹脂封止型半導体装置およびその製造方法について説明する。
図１は、本発明の第１の実施形態に係る樹脂封止型半導体装置の平面図で、図１（１）は、外部端子の露出面（表面）から見た図であり、図１（２）は、外部端子の露出面と反対側の面（裏面）から透視した図である。
図１（１）に示すように、樹脂封止型半導体装置１００は、６個の外部端子９を有する６ピンタイプの２つのパワーＭＯＳＦＥＴを有する樹脂封止型半導体装置１００である。４個のソース端子と２つのゲート端子を備え、半導体チップ１の周囲は樹脂封止体６によって封緘され、外部端子９が樹脂封止体６の表面から露出する構成である。また、図１（２）に示すように、半導体装置１００の裏面は、樹脂封止体６によって周囲を囲まれた積層膜５が裏面に露出する構成である。
図２は、本発明の第１の実施形態に係る樹脂封止型半導体装置の断面図であり、図１のＡ−Ａ線に沿った断面図である。
半導体チップ１の表面には複数のパッド電極（図示せず）上に形成されたバンプ電極２が設けられ、バンプ電極２上には半田（図示せず）を介して導電層３がフリップチップ接続されている。そして、半導体チップ１とバンプ電極２と導電層３からなる外部端子９は、樹脂封止体６によって封緘されている。樹脂封止体６は上面と下面を有し、上面側から導電層３、バンプ電極２、半導体チップ１の順に埋め込まれ、半導体チップ１は樹脂封止体６の下面（裏面）側に露出する構成となっている。導電層３がバンプ電極２と接する面と反対側に位置する導電層３の表面と樹脂封止体６の上面は同一面を成し、さらに、導電層３の表面には積層膜５が設けられ、該同一面から幾分突出するように形成されている。ここで、外部端子９は半導体チップ１の素子の外縁よりも内側に配置されているが、これは樹脂封止体６内において、半導体チップ１が外部端子９のアンカーになり、外部端子９が樹脂封止体６から容易に抜けないようにするためである。このように外部端子９の端子強度が確保されることで、樹脂封止型半導体装置１００と実装基板との接続信頼性を確保することができる。
半導体チップ１側面の外縁も樹脂封止体６で覆われ、外縁を覆う樹脂封止体６は半導体チップ１の裏面を覆わず、樹脂封止体６の下面は半導体チップ１の裏面と同一面を成している。半導体チップ１の裏面上には金属層４が樹脂封止体６の下面よりも突出して設けられ、樹脂封止体６の外縁と半導体チップ１の外縁を同一とし、平面視的に樹脂封止体６と半導体チップ１を同じ大きさとした。さらに、金属層４上には積層膜５が設けられ、金属層４の保護膜として働く。金属層４は２つのパワーＭＯＳＦＥＴのドレイン側の共通電極としての機能を有するため、必ずしも半導体チップ１と同じ大きさである必要はなく、外部端子９を平面上に投影したときに、外部端子９が金属層４の外縁よりも内側に配置されるように金属層４が設けられていれば良い。
以下、本発明の第１の実施形態に係る樹脂封止型半導体装置について、より詳しく説明する。
半導体チップ１を２つのパワーＭＯＳＦＥＴからなる構成とし、半導体チップ１の厚さが５０μｍ厚になるように設定してある。半導体チップ１の素子面側の各々の端子の上に５０μｍ厚の銅の柱状バンプ電極２が形成され、半田（図示せず）を介して５０μｍ厚の銅の柱状バンプ電極２と５０μｍ厚の銅の柱状導電層３がフリップチップ接続されている。半導体チップ１、柱状バンプ電極２、柱状導電層３および半田が、導電層３の表面および反対側の半導体チップ１の裏面を除いて、エポキシタイプの樹脂封止体６で封緘される。樹脂封止体６から露出した半導体チップ１の素子面と反対側の面である半導体チップ１の裏面には、３０μｍ厚さの銅の金属層４を設け、電気的に接続されている。この金属層４は２つのパワーＭＯＳＦＥＴのドレイン側の共通電極として機能し、オン抵抗を下げるために３０μｍ以上という厚膜に形成されるのが好ましい。そして、樹脂封止体６の下面から露出する金属層４の表面は積層膜５によって覆われている。積層膜５は半導体チップ１装置の裏面だけでなく、表面の外部端子９の表面にも形成されるが、この積層膜５は金属層４側および外部端子９側からニッケル／パラジウム／金の順に被着される構成である。積層膜５はニッケル/パラジウム／金に代えて、クロム／ニッケル／金、チタン／ニッケル／銅、チタン／ニッケル／金、チタン／ニッケル／銀という順に被着した積層構造でも構わない。
以上のように構成された第一実施形態に係る樹脂封止型半導体装置１００は、総厚０．２０ｍｍ厚程度の薄型化が可能になる。また、半導体チップ１、バンプ電極２、および導電層３が樹脂封止体６によって封緘される構造を採用しているので、半導体チップ１は、外部からの衝撃から保護され、実装時のハンドリングによる半導体チップ１の破損を防止することができる。さらに、半導体チップ１の周囲を樹脂封止体６でサポートする構造を採るので、樹脂封止型半導体装置１００の反りが抑制され、ハンドリング性が向上するとともに、樹脂封止型半導体装置１００の表面の平坦性が維持されるため、複数の外部端子９上の積層膜５の高さバラツキが抑制され、実装基板への実装品質を高めることができる。さらに、反りによる半導体特性変化を抑制できるという効果も有する。
なお、上記ではバンプ電極２と導電層３と積層膜５を積み上げる構造としているが、バンプ電極２を省いて、半導体チップ１の素子面に設けたパッド電極と柱状の導電層３とを直接半田接続することでも構わず、これによって樹脂封止型半導体装置１００の更なる薄型化（０．１５ｍｍ厚程度）を図ることができる。この場合、半導体チップ１の素子面側に設けた各々のパッド電極表面に、例えば、ニッケル、パラジウム、金の積層膜５を形成して導電層３と半田接続できるようにする必要がある。
図３は、本発明の第２の実施形態に係る樹脂封止型半導体装置の断面図である。
本発明の第１の実施形態に係る樹脂封止型半導体装置１００との違いは、樹脂封止型半導体装置１００の裏面全面に金属層４および積層膜５を設け、樹脂封止体６の外縁と金属層４の外縁を同一とし、平面視的に樹脂封止体６と金属層４を同じ大きさとした点である。第１の実施形態の場合は金属層４を所定の形状にパターニングする必要があったが、このような構成とすることでパターニングの必要がなくなり、工程を削減できるという効果がある。また、ここでは、外部端子９は半導体チップ１の外縁よりも内側に配置するようにされていることに加え、金属層４が半導体チップ１の外縁よりも張り出して樹脂封止体６の裏面と接触する構成となっている。このため、樹脂封止体６内において、半導体チップ１が外部端子９のアンカーになるだけでなく、金属層４もアンカーとなり、外部端子９が、樹脂封止体６から容易に抜けないようになる。外部端子３の端子強度が確保されることで、樹脂封止型半導体装置１００と実装基板との接続信頼性を確保することができる。
図４は、本発明の第３の実施形態に係る樹脂封止型半導体装置の断面図である。
本発明の第１の実施形態に係る樹脂封止型半導体装置１００との違いは、積層膜５側面の外縁が樹脂封止体６に埋め込まれ、積層膜５の表面と樹脂封止体６の上面とが一つの平面を形成し、該平面に積層膜５が露出している点である。積層膜５が樹脂封止体６に埋め込まれながらも表面のみが露出する構成とすることで、第１の実施形態に係る樹脂封止型半導体装置１００のような積層膜５が樹脂封止体６よりも突出するものに比べ、実装基板に実装したときに接合面積を幾分小さくできるという効果がある。また、樹脂封止体６の下面から露出する金属層４の表面は積層膜５によって覆われていない点も異なる。金属層４を覆う積層膜５は金属層４の保護膜としての役目を有するが、この樹脂封止型半導体装置１００を実装基板へ実装する際に金属層４裏面が封止されれば何ら問題はない。
図５は、本発明の第４の実施形態に係る樹脂封止型半導体装置の断面図である。
本発明の第２の実施形態に係る樹脂封止型半導体装置１００との違いは、積層膜５側面の外縁が樹脂封止体６に埋め込まれ、積層膜５表面と樹脂封止体６上面とが一つの平面を形成し、該平面に積層膜５が露出している点である。積層膜５が樹脂封止体６に埋め込まれながらも表面のみが露出する構成とすることで、第１の実施形態に係る樹脂封止型半導体装置１００のような積層膜５が樹脂封止体６よりも突出するものに比べ、実装基板に実装したときに接合面積を幾分小さくできるという効果がある。また、樹脂封止体６の下面よりも突出する金属層４の表面は積層膜５によって覆われていない点も異なる。金属層４を覆う積層膜５は金属層４の保護膜としての役目を有するが、この樹脂封止型半導体装置１００を実装基板へ実装する際に金属層４の裏面が封止されれば何ら問題はない。
図６は、本発明の第５の実施形態に係る樹脂封止型半導体装置の断面図である。
本発明の第１の実施形態に係る樹脂封止型半導体装置１００との違いは、バンプ電極２と導電層３とを異径とした点である。図２においては、バンプ電極２と導電層３と積層膜５とを同一径で平面視的に重畳するように図示しているが、本構造ではバンプ電極２の外径を導電層３の外径よりも小さくしている。第１の実施形態の場合は、外部端子９は半導体チップ１の外周よりも内側に配置するようにされていることで樹脂封止体６内において、半導体チップ１が外部端子９のアンカーになり、図の上方向に外部端子９が樹脂封止体６から容易に抜けないようになっているが、本実施形態の場合は、バンプ電極２と導電層３とが平面視的に部分的に重畳し、かつバンプ電極２の断面積（外径）を導電層３の断面積（外径）よりも小さくしているため、図の下方向にも半導体チップ１が樹脂封止体６から容易に抜けないようになっている。このため、半導体チップ１のバンプ電極２や導電層３と樹脂封止体６との密着が強固なものとなり、樹脂封止体６によって十分にサポートされるので、樹脂封止型半導体装置１００の反りが抑制され、ハンドリング性が向上するとともに、表面の平坦性が維持されるため、複数の外部端子９上の積層膜５の高さ均一性（コプラナリティ）が改善され、実装基板への実装品質を高めることができる。
図７〜図９は、本発明の第１の実施形態に係る樹脂封止型半導体装置の製造方法を示す工程フロー断面図である。
図７（１）に示すとおり、まず、基板７を準備する。基板７は、長さ２５０ｍｍ、幅８０ｍｍ、厚さ２５０μｍの鉄系の鋼板とした。他の基板材料として銅をベースにした合金素材、または、ニッケルをベースにした合金素材、さらには、絶縁体であるセラミクスあるいは繊維強化プラスチック（ＦＲＰ）の板を利用しても良い。図７（２）に示すとおり、基板７の一方の主面に、電解または無電解メッキ法で厚さ５０μｍの銅の柱状導電層３を形成する。導電層３の材質は、はんだ、金、銀、銅、アルミ、パラジウム、ニッケルの単層材料、もしくはこれらの金属を積層した多層材料や合金からなる。
続いて、図７（３）に示すとおり、半導体チップ１の素子面側の端子上に電解メッキで厚さ５０μｍの銅の柱状バンプ電極２を形成し、バンプ電極２と基板７に形成された導電層３とを半田を介してフリップチップ接続して外部端子９を形成する。半導体チップ１の厚さは各規格に沿った半導体ウエハの厚さ（例えば、ＪＥＩＴＡ規格６インチ：６７５μｍ、ＳＥＭＩ規格６インチ：６２５μｍ、ＪＥＩＴＡ規格８インチ：７２５μｍ、ＳＥＭＩ規格８インチ：７２５μｍ）に成膜・エッチング等が繰り返された後の絶縁膜や導電膜等の膜厚、さらにバンプ電極２の膜厚５０μｍを加算した厚さとなる。次に、図７（４）に示すとおり、基板７の一方の主面側を樹脂封止体６にて封止して、半導体チップ１、バンプ電極２、導電層３および半田を完全に被覆する。この時の樹脂封止体６の下面はなるべく平坦で、隣接する半導体チップ１の間および半導体チップ１と基板７との間に隙間なく充填されていることが好ましく、半導体チップ１の裏面から樹脂封止体６の底部までの厚みは５０μｍ以上あれば良い。ちなみに、ＪＥＩＴＡ規格６インチ：６７５μｍを用いた場合、この時点の樹脂封止体６の総厚は、およそ８５０μｍ以上となる。樹脂封止体６の封止においてはトランスファーモールド法を用い、樹脂封止体６としては半導体チップ１の封止に用いられる一般的な遮光成分およびフィラーを含有した熱硬化型のエポキシ樹脂を用いる。
次に、図８（１）に示すとおり、樹脂封止体６を下面側から研削および研磨して、半導体チップ１の素子側と反対の面を露出させる。本実施形態では、まずバックグラインドで研削し、最終の仕上げに化学機械研磨法（ＣＭＰ）を用い、半導体チップ１の厚さが５０μｍになるようにしたが、ＣＭＰを用いずにバックグラインドの砥石の番手のみを変更して研削および研磨を行うという方法もある。本方法によれば、製品の要求仕様に応じて研削および研磨加工量を調整して、半導体チップ１の厚さを変更することができる。次に、図８（２）に示すとおり、半導体チップ１の素子面の反対側の露出面、すなわち半導体チップ１の裏面に銅メッキ法にて金属層４を厚さ３０μｍで形成する。次に、図８（３）に示すとおり、基板７の外周部分以外を一方の主面と反対側の他方の主面側からエッチング等の方法で開口して、外部端子９の表面、すなわち、導電層３がバンプ電極２と接合する面と反対側の面を露出させる。このとき、基板７の外周部分の下面は樹脂封止体６と接合され、外枠のような形状で残っているが、この外周部分は半導体チップ１や樹脂封止体６や外部端子９等の構造体の補強フレームで、これが残ることで後続工程での該構造体のハンドリングが容易になる。外枠のみを残すだけでは構造体の補強が十分ではない場合は、隣接する半導体チップ１の間にも残すことでも良い。ただ、外周部分が無くても該構造体が十分な強度を有すれば外周部分を残さず、基板７の全てをエッチングしても良い。エッチングはウェットエッチングでもドライエッチングでも良く、基板７の材料に対し選択性のあるエッチャントでエッチングすればマスク形成の必要もなくなり効率的である。
次に、図９（１）に示すとおり、樹脂封止体６から露出した外部端子９の表面と金属層４の表面にニッケル、パラジウム、金の順に積層した積層膜５を形成する。積層膜５はニッケル／パラジウム／金に代えて、クロム／ニッケル／金、チタン／ニッケル／銅、チタン／ニッケル／金、チタン／ニッケル／銀という順に被着した積層構造でも構わない。他にも各種金属材料が利用でき、はんだ、金、銀、銅、アルミ、パラジウム、ニッケル、チタン、クロムの中から選択した複数の金属を積層した膜で構成される。この外部端子９上の積層膜５は樹脂封止型半導体装置１００が実装基板に実装する際に両者を濡れ性良く接合させるという機能を有するものである。また、金属層４上の積層膜５は金属層４の保護として機能するものである。
最後に、図９（２）に示すとおり、ブレードダイシング法を用いて、隣接する半導体チップ１の間の樹脂封止体６を切断して、個々に個片化された樹脂封止型半導体装置１００が完成する。このとき、基板７の端部付近の半導体チップ１と基板７の残存する外周部分の間も切断して、外周部分も切り落とす。また、ブレードダイシング法に代えてブレーキング法やレーザーカット法を用いても構わない。個片化方法にもよるが、ダイシングエリア８の切断代は数μｍ〜数十μｍと極めて狭いため、一枚の基板７当たり多くの半導体チップを面付けすることができ、収量良く樹脂封止型半導体装置１００を得ることができる。
図１０は、本発明の第３の実施形態に係る樹脂封止型半導体装置の製造方法の一工程を示す工程フロー断面図である。
図４および図５に示す樹脂封止型半導体装置１００では、外部端子９上の積層膜５が樹脂封止体６に埋め込まれ、積層膜５の表面だけが露出して樹脂封止体６の表面と同一面を形成しているが、これを製造するためには図７（２）に示す工程に代えて、図１０に示すような工程とすれば良い。基板７の一方の主面に、電解または無電解メッキ法で積層膜５と柱状導電層３とを連続して形成することで図４および図５に示すような外部端子９上の積層膜５が樹脂封止体６に埋め込まれた樹脂封止型半導体装置とすることができる。このようにすることで図９（１）に示す工程を削除することができる。本発明の第４の実施形態に係る樹脂封止型半導体装置の製造方法についても同様である。
以上説明した本発明の樹脂封止半導体装置１００は、半導体チップ１が樹脂封止体６で被覆された状態であるので、半導体チップ１の反りが無く、反りによる半導体特性変化なども無い。また、半導体チップ１が樹脂封止体６という保護層で被覆されているため機械的衝撃に対し強い。このため、ハンドリング時の割れ・欠けの発生が無く、生産作業性を著しく向上させることができる。また、本発明の樹脂封止型半導体装置１００の製造方法においては、半導体チップ１の厚さが厚い状態で基板７に接合し、樹脂封止体６で被覆した後に半導体チップ１を薄化するという工程であるため、薄化した半導体チップ１そのものをハンドリングするという工程が無く、半導体チップ１の割れ・欠けという問題は発生しない。
以上のように、本発明の樹脂封止型半導体装置およびその製造方法を用いれば、半導体チップ１を薄化しても、ハンドリング時の割れ・欠けの発生が無く、生産作業性を著しく向上させることができる。
１ 半導体チップ
２ バンプ電極
３ 導電層
４ 金属層
５ 積層膜
６ 樹脂封止体
７ 基板
８ ダイシングエリア
９ 外部端子
２０ ソースバンプ電極
２１ ゲートバンプ電極
２２ ドレインバンプ電極
２４ 金属層
２５ 半導体チップ
１００ 樹脂封止型半導体装置
２００ 半導体装置

Claims (15)

  1. 第一面と前記第一面の反対側の第二面を有する樹脂封止体と、
    前記樹脂封止体に埋め込まれた半導体チップと、
    前記半導体チップの素子面上に設けられ、前記樹脂封止体に埋め込まれた外部端子と、
    を備える樹脂封止型半導体装置であって、
    前記外部端子上に設けられた積層膜は、前記第一面に露出し、
    前記半導体チップの素子面の反対側の裏面は、前記第二面と同一面を成し、
    前記半導体チップの裏面には、前記第二面よりも突出する金属層が設けられていることを特徴とする樹脂封止型半導体装置。
  2. 平面視的に前記金属層の外縁が前記半導体チップの外縁と同一であって、前記金属層を前記半導体チップと同じ大きさとすることを特徴とする請求項１に記載の樹脂封止型半導体装置。
  3. 平面視的に前記金属層の外縁が前記樹脂封止体の外縁と同一であって、前記金属層を前記樹脂封止体と同じ大きさとすることを特徴とする請求項１に記載の樹脂封止型半導体装置。
  4. 前記積層膜の表面が前記第一面と同一面を成すことを特徴とする請求項１乃至請求項３のいずれか１項に記載の樹脂封止型半導体装置。
  5. 前記外部端子の表面が前記第一面と同一面を成し、前記積層膜が前記第一面よりも突出していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の樹脂封止型半導体装置。
  6. 前記外部端子は、バンプ電極および前記バンプ電極上に設けられた導電層を備えることを特徴とする請求項１乃至請求項５のいずれか１項に記載の樹脂封止型半導体装置。
  7. 平面視的に前記バンプ電極の断面積が前記導電層の断面積よりも小さいことを特徴とする請求項６に記載の樹脂封止型半導体装置。
  8. 第一面と前記第一面の反対側の第二面を有する樹脂封止体と、
    前記樹脂封止体に埋め込まれた半導体チップと、
    前記半導体チップの素子面上に設けられ、前記樹脂封止体に埋め込まれた外部端子と、
    を備える樹脂封止型半導体装置の製造方法であって、
    第一主面と前記第一主面と反対側の第二主面とを有する基板を準備する工程と、
    前記第一主面に導電層を形成する工程と、
    前記半導体チップ上に設けられたバンプ電極と前記導電層を接合して前記外部端子を形成する工程と、
    前記外部端子と前記半導体チップを樹脂で被覆して前記第一主面上に樹脂封止体を形成する工程と、
    前記樹脂封止体が前記第一主面と接する面と反対側の面から、前記樹脂封止体および前記半導体チップを研削して、前記半導体チップの素子面と反対側の面を露出させる工程と、
    前記半導体チップの露出面に金属層を形成する工程と、
    前記外部端子と前記樹脂封止体の前記第一面を露出させる工程と、
    隣接する前記半導体チップの間を切断して、樹脂封止型半導体装置に個片化する工程と、
    を備えることを特徴とする樹脂封止型半導体装置の製造方法。
  9. 前記金属層を形成する工程において、
    平面視的に前記金属層の外縁を前記半導体チップの外縁と同一にして、前記金属層を前記半導体チップと同じ大きさとすることを特徴とする請求項８に記載の樹脂封止型半導体装置の製造方法。
  10. 前記金属層を形成する工程において、
    平面視的に前記金属層の外縁を前記樹脂封止体の外縁と同一にして、前記金属層を前記樹脂封止体と同じ大きさとすることを特徴とする請求項８に記載の樹脂封止型半導体装置の製造方法。
  11. 前記半導体チップの素子面と反対側の面を露出させる工程において、前記樹脂封止体および前記半導体チップを研削した後に化学機械研磨（ＣＭＰ）処理することを特徴とする請求項８乃至請求項１０のいずれか１項に記載の樹脂封止型半導体装置の製造方法。
  12. 前記隣接する半導体チップの間を切断して、樹脂封止型半導体装置に個片化する工程が、ダイシング法またはブレーキング法であることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の樹脂封止型半導体装置の製造方法。
  13. 前記外部端子と前記樹脂封止体の前記第一面を露出させる工程が、前記基板全てを除去する工程であることを特徴とする請求項８乃至請求項１２のいずれか１項に記載の樹脂封止型半導体装置の製造方法。
  14. 前記外部端子と前記樹脂封止体の前記第一面を露出させる工程が、前記基板を部分的に除去する工程であることを特徴とする請求項８乃至請求項１２のいずれか１項に記載の樹脂封止型半導体装置の製造方法。
  15. 前記外部端子と前記樹脂封止体の前記第一面を露出させる工程が、前記基板の外周部分以外を開口する工程であることを特徴とする請求項１４に記載の樹脂封止型半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021027091A (ja) * 2019-08-01 2021-02-22 リンテック株式会社 半導体素子の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671635B (zh) * 2018-12-26 2023-12-29 合肥矽迈微电子科技有限公司 芯片封装方法及封装体
CN111653528A (zh) * 2020-07-22 2020-09-11 江苏长晶科技有限公司 芯片封装结构、方法和半导体器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026631A (ja) * 2003-07-04 2005-01-27 Sony Corp 半導体装置及びその製造方法
JP2010098000A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法及び半導体装置
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置
JP2017005073A (ja) * 2015-06-09 2017-01-05 富士通株式会社 電子装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3230348B2 (ja) * 1993-09-06 2001-11-19 ソニー株式会社 樹脂封止型半導体装置及びその製造方法
JP3277996B2 (ja) * 1999-06-07 2002-04-22 日本電気株式会社 回路装置、その製造方法
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US8541876B2 (en) * 2005-09-30 2013-09-24 Intel Corporation Microelectronic package having direct contact heat spreader and method of manufacturing same
CN101071799A (zh) * 2006-05-11 2007-11-14 松下电器产业株式会社 树脂封装型半导体器件的制造方法及其所用的布线基板
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
CN100573862C (zh) * 2008-01-25 2009-12-23 苏州固锝电子股份有限公司 一种新型封装结构的半导体器件
US8435837B2 (en) * 2009-12-15 2013-05-07 Silicon Storage Technology, Inc. Panel based lead frame packaging method and device
US20120126396A1 (en) * 2010-11-19 2012-05-24 Broadcom Corporation Die down device with thermal connector
JP5728423B2 (ja) * 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
JP6044936B2 (ja) * 2013-04-24 2016-12-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板の製造方法
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
TWI535346B (zh) * 2014-12-10 2016-05-21 上海兆芯集成電路有限公司 線路基板和封裝結構
KR20170007612A (ko) * 2015-07-09 2017-01-19 삼성전자주식회사 반도체 패키지
CN204792766U (zh) * 2015-07-21 2015-11-18 宁波芯健半导体有限公司 一种mosfet芯片封装结构
JP6770331B2 (ja) * 2016-05-02 2020-10-14 ローム株式会社 電子部品およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026631A (ja) * 2003-07-04 2005-01-27 Sony Corp 半導体装置及びその製造方法
JP2010098000A (ja) * 2008-10-14 2010-04-30 Fuji Electric Systems Co Ltd 半導体装置の製造方法及び半導体装置
JP2017005073A (ja) * 2015-06-09 2017-01-05 富士通株式会社 電子装置の製造方法
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021027091A (ja) * 2019-08-01 2021-02-22 リンテック株式会社 半導体素子の製造方法
JP7319134B2 (ja) 2019-08-01 2023-08-01 リンテック株式会社 半導体素子の製造方法

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