JP4097486B2 - 回路装置の製造方法 - Google Patents

回路装置の製造方法 Download PDF

Info

Publication number
JP4097486B2
JP4097486B2 JP2002256530A JP2002256530A JP4097486B2 JP 4097486 B2 JP4097486 B2 JP 4097486B2 JP 2002256530 A JP2002256530 A JP 2002256530A JP 2002256530 A JP2002256530 A JP 2002256530A JP 4097486 B2 JP4097486 B2 JP 4097486B2
Authority
JP
Japan
Prior art keywords
circuit device
insulating resin
die pad
semiconductor chip
conductive foil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002256530A
Other languages
English (en)
Other versions
JP2004095936A (ja
Inventor
良一 高橋
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002256530A priority Critical patent/JP4097486B2/ja
Publication of JP2004095936A publication Critical patent/JP2004095936A/ja
Application granted granted Critical
Publication of JP4097486B2 publication Critical patent/JP4097486B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、所望の個数の半導体チップが内蔵された薄型の回路装置の製造方法に関する。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置の一例として、ダイオードが内蔵された半導体装置がある。以下に、半導体素子として1つのダイオード42が内蔵された半導体装置40の構成を説明する。
【0003】
図8(A)を参照して、ダイオード42が内蔵される従来型の半導体装置40の構成を説明する。半導体装置40は、アイランドが形成された第1のリード45と、第1のリード45のアイランドに実装されたダイオード42と、金属細線43を介してダイオード42と電気的に接続された第2のリード46および第3のリード47と、リードの電極となる箇所を除いて全体を被覆する絶縁性樹脂41とから構成されている(例えば、特許文献1を参照)。
【0004】
図8(B)を参照して、半導体装置40に内蔵されるダイオード42を説明する。ダイオード42は、ここでは、2つのアノードが表面付近に形成されており、素子内でカソードが共通接続されている。ダイオード42の2つのアノードは、それぞれが、金属細線43を介して、第2のリード46および第3のリード47に電気的に接続している。そしてカソードは、ダイオード42の裏面から第1のリードに電気的に接続している。
【0005】
上記したような構成を有する半導体装置40は、絶縁性樹脂41から横方向に導出したリードを介して、実装基板に実装されていた。
【0006】
【特許文献1】
特開平03−003354号公報(第3頁、第1図)
【0007】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置は以下のような問題点を有していた。
【0008】
第1に、半導体装置40の小型化を行う場合は、絶縁性樹脂41のモールドを行うモールド金型を新規に起こさなければならない。しかしながら、モールド金型の設計・製造には多額の費用が係る問題があった。
【0009】
第2に、複数個のダイオード42を内蔵する半導体装置を構成した場合は、装置全体のサイズが大きくなってしまう問題があった。
【0010】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、ダイパッドで共通接続された任意の個数の半導体チップを内蔵する回路装置の製造方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明の回路装置の製造方法は、回路装置部を構成するダイパッドおよびボンディングパッドと、隣接する前記回路装置部に含まれる前記ダイパッド同士を連結すると共に前記ダイパッドよりも細く形成される連結部とを含む領域を除いた導電箔に、前記導電箔よりも浅い分離溝を形成する工程と、前記各回路装置部の前記ダイパッドに半導体チップを実装し、前記半導体チップと前記ボンディングパッドとを金属細線により電気的に接続する工程と、前記半導体チップが被覆されると共に前記分離溝に充填されるように絶縁性樹脂を形成する工程と、前記分離溝に充填された前記絶縁性樹脂が露出するまで、前記導電箔を裏面から除去する工程と、少なくとも2つ以上の前記回路装置部の前記ダイパッドが前記連結部で連結された状態で回路装置に含まれるように前記絶縁性樹脂および前記連結部をダイシングする工程と、を具備することを特徴とする。
【0015】
【発明の実施の形態】
本実施例では回路装置の製造方法を説明する。本発明の回路装置は次の様な工程で製造される。即ち、導電箔10を用意し、連結部24で連結されたダイパッド22およびボンディングパッド23を除いた領域の導電箔10に、導電箔10よりも浅い分離溝11を形成する工程と、ダイパッド22に半導体チップ20を固着する工程と、半導体チップ20と所望のボンディングパッド23とのワイヤボンディングを行う工程と、半導体チップ20を被覆し、分離溝11に充填されるように絶縁性樹脂25で共通モールドする工程と、絶縁性樹脂25が露出するまで導電箔10の裏面を除去する工程と、絶縁性樹脂25と連結部24とをダイシングすることにより、所望の個数の半導体チップ20が内蔵された回路装置を分離する工程とから構成されている。以下に、本発明の各工程を図1〜図6を参照して説明する。
【0016】
本発明の第1の工程は、図1から図3に示すように導電箔10を用意し、連結部24で連結されたダイパッド22およびボンディングパッド23を除いた領域の導電箔10に、導電箔10よりも浅い分離溝11を形成することにある。
【0017】
本工程では、まず図1(A)の如く、シート状の導電箔10を用意する。この導電箔10は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0018】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましいが、300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔10の厚みよりも浅い分離溝11が形成できればよい。尚、シート状の導電箔10は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔10が用意され、後述する各工程に搬送されても良い。
【0019】
具体的には、図1(B)に示す如く、短冊状の導電箔10に多数の回路装置部15が形成されるブロック12が4〜5個離間して並べられる。各ブロック12間にはスリット13が設けられ、モールド工程等での加熱処理で発生する導電箔10の応力を吸収する。また導電箔10の上下周端にはインデックス孔14が一定の間隔で設けられ、各工程での位置決めに用いられる。続いて、導電パターンを形成する。
【0020】
まず、図2に示す如く、導電箔10の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターンとなる領域を除いた導電箔10が露出するようにホトレジストPRをパターニングする。そして、図3(A)に示す如く、導電箔10を選択的にエッチングする。
【0021】
図3(B)に具体的な導電パターンを示す。本図は図1(B)で示したブロック12の1個を拡大したものに対応する。ここでは、分離溝を形成することにより構成される導電パターンは、ボンディングパッド23、ダイパッド22および連結部24を構成する。点線で囲まれる部分が、1つのダイパッド22および2つのボンディングパッド23から成る回路装置部15である。1つのブロック12には4行4列のマトリックス状に多数の回路装置部15が配列され、各回路装置部15毎に同一の導電パターンが設けられている。また、各列の回路装置部15のダイパッド22は、連結部24により電気的に接続されている。この連結部24は、ダイシングにより各回路装置に分離する工程に於いて、絶縁性樹脂25共にダイシングされるので、バリの発生等を極力防止するために、ダイパッド22の幅よりも狭く形成される。そして、ダイパッド22は、縦方向または横方向のどちらかのダイシングラインに沿って、接続部24により電気的に接続されている。
【0022】
各ブロックの周辺には枠状のパターン16が設けられ、それと少し離間しその内側にダイシング時の位置合わせマーク17が設けられている。枠状のパターン16はモールド金型との嵌合に使用し、また導電箔の裏面エッチング後には絶縁性樹脂25の補強をする働きを有する。
【0023】
本発明の第2の工程は、図4に示す如く、ダイパッド22に半導体チップ20を固着し、半導体チップ20と所望のボンディングパッド23とのワイヤボンディングを行うことにある。
【0024】
ここでは、半導体チップ20として、例えばダイオード42が採用され、カソード電極を下面にしてダイパッド22に実装されている。ここで、実装されるダイオードは、上面に2つのアノード電極が形成され、素子内部でカソードが共通接続されている。更に、1対のカソードおよびアノードを有するダイオード素子を2つダイパッド22に実装することも可能である。
【0025】
その後、各回路装置部の半導体チップ20の電極を、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括して金属細線21によりワイヤボンディングを行う。
【0026】
本発明の第3の工程は、図5に示す如く、半導体チップ20を被覆し、分離溝11に充填されるように絶縁性樹脂25で共通モールドすることにある。
【0027】
本工程では、図5(A)に示すように、絶縁性樹脂25は半導体チップ20および複数の導電パターンを完全に被覆し、分離溝11には絶縁性樹脂25が充填され、分離溝11と嵌合して強固に結合する。そして絶縁性樹脂25により導電パターンが支持されている。
【0028】
また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0029】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図5(B)に示すように各ブロック12は1つの共通のモールド金型に回路装置部15を納め、各ブロック毎に1つの絶縁性樹脂25で共通にモールドを行う。このために従来のトランスファーモールド等の様に各回路装置部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れる。
【0030】
本工程の特徴は、絶縁性樹脂25を被覆するまでは、導電パターンとなる導電箔10が支持基板となることである。従来では、本来必要としない支持基板を採用して導電パターンを形成しているが、本発明では、支持基板となる導電箔10は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0031】
また分離溝11は、導電箔の厚みよりも浅く形成されているため、導電箔10が導電パターンとして個々に分離されていない。従ってシート状の導電箔10として一体で取り扱え、絶縁性樹脂25をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0032】
本発明の第4の工程は、絶縁性樹脂25が露出するまで導電箔10の裏面を除去することにある。
【0033】
本工程は、導電箔10の裏面を化学的および/または物理的に除き、導電パターンとして分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【0034】
実験では導電箔10を全面ウェトエッチングし、分離溝11から絶縁性樹脂25を露出させている。この露出される面を図5(A)では点線で示している。その結果、導電パターンとなって分離される。
【0035】
この結果、絶縁性樹脂25に導電パターンの裏面が露出する構造となる。すなわち、分離溝11に充填された絶縁性樹脂25の表面と導電パターンの表面は、実質的に一致している構造となっている。
【0036】
更に、導電パターンの裏面処理を行い、最終構造を得る。すなわち、必要によって露出した導電パターンに半田等の導電材を被着し、回路装置として完成する。
【0037】
本発明の第5の工程は、図6に示す如く、絶縁性樹脂25と連結部24とをダイシングすることにより、所望の個数の半導体チップ20が内蔵された回路装置を分離することにある。
【0038】
本工程では、ブロック12をダイシング装置の載置台に真空で吸着させ、ダイシングブレード(図示せず)で各回路装置部15間の縦方向のダイシングラインD1に沿って分離溝11の絶縁性樹脂25をダイシングする。次に、横方向のダイシングラインD2に沿って絶縁性樹脂25および連結部24をダイシングする。
【0039】
本工程で、ダイシングブレード49はほぼ絶縁性樹脂25を切断する切削深さで行い、ダイシング装置からブロック12を取り出した後にローラでチョコレートブレークするとよい。ダイシング時は予め前述した第1の工程で設けた各ブロックの位置合わせマーク17を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングラインをダイシングをした後、載置台を90度回転させて横方向のダイシングライン17に従ってダイシングを行う。
【0040】
本発明の特徴は、横方向のダイシングラインD2の位置を変化させることにより、所望の個数の半導体チップ20が内蔵された回路装置を製造することができることにある。具体的には、縦方向に配列された各回路装置部15のダイパッド22は、連結部24により電気的に結合されている。従って、ダイシングラインD2Aで横方向のダイシングを行った場合は、半導体チップ20を1つ内蔵する回路装置が分離される。そして、ダイシングラインD2Bで横方向のダイシングを行った場合は、半導体チップ20を2つ内蔵する回路装置が分離される。更に、各回路装置部15のダイパッド22は連結部24で電気的に接続されているので、各半導体チップ20がダイオードである場合は、各半導体チップ20のカソードは、ダイパッド22で共通接続される。また、上記の説明では、半導体チップ20としてダイオード素子を用いた説明を行ったが、半導体チップ20として他の素子を採用することも可能である。
【0041】
次に、図7を参照して、上述したような工程で製造される回路装置1の構成を説明する。
【0042】
図7(A)および図7(B)を参照して、回路装置1は次のような構成を有する。即ち、連結部24を介して電気的に接続されたダイパッド22と、ダイパッド22に近接して設けたボンディングパッド23と、ダイパッド11上に固着された半導体チップ20と、半導体チップ20とボンディングパッド23との電気的接続を行う金属細線21と、ダイパッド22およびボンディングパッド23の裏面を露出させて全体を封止する絶縁性樹脂25とから回路装置1は構成されている。このような各構成要素を以下にて説明する。
【0043】
ダイパッド22、ボンディングパッド23および接続部24は銅箔等の金属から成り、裏面を露出させて絶縁性樹脂25に埋め込まれている。上述したように、ダイパッド22は接続部24で電気的に接続されている。そして、回路装置を製造する工程に於いて、接続部24は絶縁性樹脂25と共にダイシングされるので、連結部24の側面は絶縁性樹脂25の側面に露出する場合がある。
【0044】
半導体チップ20は、例えばダイオード素子であり、カソード電極が形成された面を下面にしてダイパッド22にロウ材を介して固着されている。ここでは、連結部24を介して電気的に接続された2つのダイパッド22に、それぞれ1つずつ半導体チップ20が固着されている。半導体チップ20は、2つのアノード電極が表面に形成され、素子内部でカソードが共通接続されている。そして、金属細線21を介して、半導体チップ20の2つのカソード電極は、ボンディングパッド23とそれぞれ電気的に接続されている。ここで、半導体チップ20として、一対のアノードおよびカソードが形成されたダイオード素子を、ダイパッド22上に2個ずつ固着しても良い。
【0045】
絶縁性樹脂25は、ダイパッド22およびボンディングパッド23の裏面を露出させて、全体を封止しており、全体を支持する働きを有する。ここでは、半導体チップ20、金属細線21、ダイパッド22およびボンディングパッド23を、絶縁性樹脂25が封止している。絶縁性樹脂25の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。
【0046】
回路装置1の裏面には、ダイパッド22およびボンディングパッド23の裏面が露出しており、これらを保護するためにソルダーレジスト27が形成されている。そして、ロウ材から成る外部電26が形成される箇所には、ソルダーレジスト27の開口部が形成されている。
【0047】
図7(C)を参照して、回路装置1の内部に構成される回路に関して説明する。回路装置1には、連結部24で電気的に結合されたダイパッド22に、2つのダイオード素子が実装されている。ここで、個々のダイオード素子は、2つのアノード電極を有する。従って、回路装置1内部に構成される回路では、4つのアノード電極と、回路装置1内部で共通接続された1つのカソード電極が形成される。
【0048】
回路装置1の構成によるメリットを以下にて説明する。ダイオード素子である半導体チップ20は、カソード電極を下面にしてダイパッド22に固着されているので、カソード電極から発生する熱を、ダイパッド22および外部電極26を介して外部に放出させることができる。従って、温度が上昇することによる素子の電気的特性の低下を防止することができる。
【0049】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0050】
第1に、本発明では、ダイパッド22およびボンディングパッド23から成る回路装置部15を導電箔10にマトリックス状に形成し、ダイシングの工程で、ダイパッド22同士を電気的に接続する接続部24を絶縁性樹脂25と共に切断している。従って、任意の個数の半導体チップ20がダイパッド22で共通接続された回路装置を製造することができる。
【図面の簡単な説明】
【図1】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図2】本発明の回路装置の製造方法を説明する断面図である。
【図3】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図4】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図5】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図6】本発明の回路装置の製造方法を説明する平面図である。
【図7】本発明の回路装置を説明する平面図(A)、断面図(B)、回路図(C)である。
【図8】従来の回路装置を説明する斜視図(A)、回路図(B)である。

Claims (3)

  1. 回路装置部を構成するダイパッドおよびボンディングパッドと、隣接する前記回路装置部に含まれる前記ダイパッド同士を連結すると共に前記ダイパッドよりも細く形成される連結部とを含む領域を除いた導電箔に、前記導電箔よりも浅い分離溝を形成する工程と、
    前記各回路装置部の前記ダイパッドに半導体チップを実装し、前記半導体チップと前記ボンディングパッドとを金属細線により電気的に接続する工程と、
    前記半導体チップが被覆されると共に前記分離溝に充填されるように絶縁性樹脂を形成する工程と、
    前記分離溝に充填された前記絶縁性樹脂が露出するまで、前記導電箔を裏面から除去する工程と、
    少なくとも2つ以上の前記回路装置部の前記ダイパッドが前記連結部で連結された状態で回路装置に含まれるように前記絶縁性樹脂および前記連結部をダイシングする工程と、
    を具備することを特徴とする回路装置の製造方法。
  2. 前記半導体チップは、下面のカソード電極が前記ダイパッドに接続されたダイオードであり、
    前記ダイシングする工程では、前記連結部により前記ダイパッドが連結されることで、複数の前記ダイオードの前記カソード電極が共通に接続された状態の前記回路装置が分離されることを特徴とする請求項1記載の回路装置の製造方法。
  3. 前記回路装置部はマトリックス状に配置され、
    一方向に配列された前記回路装置部に含まれる全ての前記ダイパッドは、前記連結部を経由して接続された状態であることを特徴とする請求項1記載の回路装置の製造方法。
JP2002256530A 2002-09-02 2002-09-02 回路装置の製造方法 Expired - Lifetime JP4097486B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002256530A JP4097486B2 (ja) 2002-09-02 2002-09-02 回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002256530A JP4097486B2 (ja) 2002-09-02 2002-09-02 回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004095936A JP2004095936A (ja) 2004-03-25
JP4097486B2 true JP4097486B2 (ja) 2008-06-11

Family

ID=32061729

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002256530A Expired - Lifetime JP4097486B2 (ja) 2002-09-02 2002-09-02 回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP4097486B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421993B (zh) * 2010-04-27 2014-01-01 Aptos Technology Inc 四方扁平無導腳之半導體封裝件及其製法及用於製造該半導體封裝件之金屬板

Also Published As

Publication number Publication date
JP2004095936A (ja) 2004-03-25

Similar Documents

Publication Publication Date Title
JP4093818B2 (ja) 半導体装置の製造方法
US20040136123A1 (en) Circuit devices and method for manufacturing the same
JP2004119865A (ja) 回路装置の製造方法
US7053492B2 (en) Circuit device and method of manufacturing the same
JP2005129900A (ja) 回路装置およびその製造方法
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
JP4073308B2 (ja) 回路装置の製造方法
US11869844B2 (en) Semiconductor device
JP4097486B2 (ja) 回路装置の製造方法
KR101134706B1 (ko) 리드 프레임 및 이의 제조 방법
JP3863816B2 (ja) 回路装置
JP2003046053A (ja) 半導体装置およびその製造方法
JP2004207278A (ja) 回路装置およびその製造方法
JP3600137B2 (ja) 回路装置の製造方法
JP2004273997A (ja) 半導体装置およびその製造方法
JP3913622B2 (ja) 回路装置
JP4166065B2 (ja) 回路装置の製造方法
JP4014449B2 (ja) 回路装置
JP3778783B2 (ja) 回路装置およびその製造方法
JP2004071900A (ja) 回路装置
JP4036603B2 (ja) 半導体装置およびその製造方法
KR101163905B1 (ko) 리드 프레임 및 이의 제조 방법
JP3600134B2 (ja) 回路装置の製造方法
JP2005303232A (ja) 回路装置およびその製造方法
JP2004119930A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110321

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110321

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130321

Year of fee payment: 5