JP4166065B2 - 回路装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、任意の外周部の形状を有する薄型の回路装置およびその製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図31のように、プリント基板PSに実装される(例えば、特許文献1参照)。
【0003】
またこのパッケージ型半導体装置61は、半導体チップ62の周囲を樹脂層63で被覆し、この樹脂層63の側部から外部接続用のリード端子64が導出されたものである。しかし、このパッケージ型半導体装置61は、リード端子64が樹脂層63から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0004】
図32は、支持基板としてガラスエポキシ基板65を採用した、チップサイズよりも若干大きいCSP66を示すものである。ここではガラスエポキシ基板65にトランジスタチップTが実装されたものとして説明していく。
【0005】
このガラスエポキシ基板65の表面には、第1の電極67、第2の電極68およびダイパッド69が形成され、裏面には第1の裏面電極70と第2の裏面電極71が形成されている。そしてスルーホールTHを介して、前記第1の電極67と第1の裏面電極70が、第2の電極68と第2の裏面電極71が電気的に接続されている。またダイパッド69には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極67が金属細線72を介して接続され、トランジスタのベース電極と第2の電極68が金属細線72を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板65に樹脂層73が設けられている。
【0006】
前記CSP66は、ガラスエポキシ基板65を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極70、71までの延在構造が簡単であり、安価に製造できるメリットを有する。また前記CSP66は、図31のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP66、パッケージ型半導体装置61、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられていた。
【0007】
【特許文献1】
特開2001−339151号公報(第1頁、第1図)
【0008】
【発明が解決しようとする課題】
しかしながら、上記した回路装置およびそれが実装されたプリント基板は、以下のような問題を有していた。
【0009】
第1に、CSP66は、ガラスエポキシ基板65を支持基盤として全体が成立しており、ガラスエポキシ基板65自体が厚い材料であるので、CSP66の薄型化には限界がある問題があった。
【0010】
第2に、プリント基板PSは、実装されるCSP66等を機械的に支持する働きを有するので、機械的強度を保つために厚く形成されている。従って、このことが、プリント基板PSが内蔵される携帯電話等のセットの小型化を阻害してしまう問題があった。
【0011】
第3に、上記したCSP66は、ダイシングにより個々に分離を行うため、その平面的形状は矩形に形成される。従って、矩形以外の形状を有するセットの筐体内部にCSP66を直に固着させると、筐体内部のスペースを有効に活用することが困難である問題があった。
【0012】
第4に、複数個の受動素子および能動素子等の回路素子を樹脂封止するタイプの回路装置を、CSP66と同様な構成で実現した場合、個々の回路素子のサイズは異なるために、封止を行う樹脂が多量に必要になる。
【0013】
本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、外形を任意の形状に形成することにより、セットの筐体内部等に直に実装することができる回路装置およびその製造方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明の回路装置の製造方法は、樹脂から成る絶縁層の一主面に形成された導電パターンに回路素子を電気的に接続し、前記絶縁層の前記一主面および前記回路素子が被覆されるように絶縁性樹脂を形成する工程と、前記絶縁層の他主面に形成された導電パターンに外部電極を形成する工程と、前記導電パターンが形成されていない箇所にて、前記絶縁層および前記絶縁性樹脂にレーザーを照射することにより、前記絶縁層および前記絶縁性樹脂を切断して複数の回路装置を分離する工程と、を具備し、前記回路装置の主面に対して平行にレーザーを照射して、前記外部電極の先端部を除去することにより、前記外部電極の高は均一にされることを特徴とする。
【0029】
【発明の実施の形態】
(回路装置10の構成を説明する第1の実施の形態)
図1を参照して、本発明の回路装置10の構成等を説明する。図1(A)は回路装置10の平面図であり、図1(B)は図1(A)のX−X’線での断面図であり、図1(C)は図1(A)のY−Y’線での断面図である。
【0030】
図1(A)および図1(B)を参照して、回路装置10は次のような構成を有する。即ち、回路素子である半導体素子12Aおよびチップ部品12Bと、半導体素子12Aおよびチップ部品12Bが実装される導電パターン11と、下面から導電パターン11の裏面を露出させて回路素子12および導電パターン11を被覆する絶縁性樹脂13とから主に構成されている。そして、絶縁性樹脂13の裏面から露出する絶縁性樹脂13はレジスト17で被覆され、レジスト17の開口部から露出する導電パターン11の裏面には、ロウ材等から成る外部電極9が形成されている。このような各構成要素を以下にて説明する。
【0031】
導電パターン11は、銅箔等の金属から成り、裏面を露出させて絶縁性樹脂13に埋め込まれている。ここでは、導電パターン11は、半導体素子12Aおよびチップ部品12Bが実装されるダイパッドと配線部を形成し、更に、金属細線14がボンディングされるボンディングパッドを形成する。また、絶縁性樹脂13の裏面から露出する導電パターン11の裏面は、樹脂から成るレジスト17により保護されている。そして、導電パターン11の裏面の所望の箇所には、外部との電気的入出力を行う外部電極9が形成されている。また、個々の導電パターン11同士は、絶縁性樹脂13で形成される分離溝16により電気的に分離されている。更に、回路装置10の外周部付近を除いて、導電パターン11は形成されている。
【0032】
同図(A)では、導電パターン11には、数個の半導体素子12Aやチップ部品12Bが実装され、数本の導電パターン11が半導体素子12Aに接続されているが、実際には更に多数個の導電パターン11が密に形成されても良い。さらに、同図(B)では、単層の導電パターン11を図示しているが、絶縁層を介して積層された複数層の導電パターン11が形成されても良い。
【0033】
絶縁性樹脂13は、導電パターン11の裏面を露出させて、全体を封止している。ここでは、絶縁性樹脂13は、回路素子、金属細線14および導電パターン11を封止している。絶縁性樹脂13の材料としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。また、同図からも明らかなように、絶縁性樹脂13は平面的に装置全体の外周部を形成している。そして、装置の外周部は、部分的に曲線状に形成されており、更に、角部に於いては鈍角または鋭角に形成されている部分もある。本発明では、絶縁性樹脂13の切除はレーザーにより行われているので、絶縁性樹脂13より成る角部を直角以外の角度または曲線状に形成することが可能となる。また、絶縁性樹脂13を形成する方法としては、上記した方法以外にも、ポッティング等で絶縁性樹脂13を形成することも可能である。
【0034】
半導体素子12Aおよびチップ部品12Bは、導電パターン11上に実装される回路素子である。ここでは、半導体素子12Aは、フェイスダウン(フリップチップボンディング)またはフェイスアップで実装されており、フェイスアップで実装される場合は、半導体素子12Aの電極と導電パターン11とは金属細線14で電気的に接続される。また、回路素子12としては、ICチップ等の他にも、トランジスタチップ、ダイオード等の能動素子や、チップ抵抗、チップコンデンサ等の受動素子を採用することができる。更にまた、これらの能動素子および受動素子の複数個を、導電パターン11上に配置することも可能である。また、フェイスダウンで半導体素子が実装される場合には、半導体素子に形成されたバンプを介して電気的に接続されている。
【0035】
図1(A)および図1(C)を参照して、貫通孔15について説明する。貫通孔15は、絶縁性樹脂13を部分的に除去することにより形成され、回路装置10の表面から裏面まで貫通している。回路装置の製造方法を説明する後の説明で詳述するが、貫通孔15はレーザーで形成することが可能であり、その平面的な断面は円形に形成される。また、導電パターン11を除いた領域に貫通孔15を形成することによりレーザーによる貫通孔15の形成を容易にすることができる。ここでは、貫通孔15は、回路装置10の周辺部に形成されている。この貫通孔15はビス穴等として用いられ、ビスによる固定を行うことにより、回路装置10はセットの筐体内部に固定される。また、貫通孔15に嵌合するサイズの突起部を、セットの筐体内部に設けることにより、突起部と貫通孔15とを嵌合させることにより、回路装置10を筐体内部に固定することができる。
【0036】
(回路装置10の製造方法を説明する第2の実施の形態)
本実施の形態では、回路装置10は次の様な工程で製造される。即ち、同種または異種の回路装置10を構成する導電パターン11を導電箔30に形成する工程と、導電パターン11に回路素子12を固着する工程と、回路素子12を被覆するように絶縁性樹脂13でモールドする工程と、レーザーを用いて各回路装置10の外周部の任意の形状に則した箇所の絶縁性樹脂13を切除することにより、各回路装置10に分離する工程とで回路装置10は製造される。以下に、本発明の各工程を図2〜図10を参照して説明する。
【0037】
第1工程:図2から図4参照
本工程は、同種または異種の回路装置10を構成する導電パターン11を導電箔30に形成する工程である。この導電パターンは、例えば導電箔30にその厚みよりも浅い分離溝32を形成することにより形成することができる。
【0038】
本工程では、まず図2の如く、シート状の導電箔30を用意する。この導電箔30は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0039】
導電箔30の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましいが、300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔30の厚みよりも浅い分離溝32が形成できればよい。
【0040】
尚、シート状の導電箔30は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔30が用意され、後述する各工程に搬送されても良い。続いて、導電パターンを形成する。
【0041】
まず、図3に示す如く、導電箔30の上に、導電パターン11となる領域を除いた導電箔30が露出するようにホトレジストPRをパターニングする。
【0042】
そして、図4(A)を参照して、導電箔30を選択的にエッチングすることにより所定の深さを有する分離溝16を形成する。形成された分離溝16により導電パターン11同士が分離されている。
【0043】
図4(B)を参照して、具体化された導電パターン11を説明する。ここでは、導電パターン11は、ダイパッド、配線およびボンディングパッドとなる部分を形成している。また、同図では、製造される回路装置の外周部の箇所を点線31で示している。後の工程では、レーザーを用いて点線31で示される形状に回路装置10の分離を行うので、点線31の箇所の領域には導電パターン11は形成されていない。即ち、点線31で示す領域には、分離溝16が形成されている。また、同図では、数十本の導電パターン11が図示されているが、実際には更に多数個の導電パターン11を形成することも可能である。
【0044】
第2工程:図5参照
本工程は、導電パターン11に回路素子12を固着し、電気的に接続する工程である。
【0045】
図5を参照して、導電パターン11にロウ材を介して回路素子12を実装する。ここで、ロウ材としては、半田またはAgペースト等の導電性のペーストが使用される。更に、半導体素子12Aの電極と所望の導電パターン11とのワイヤボンディングを行う。具体的には、導電パターン11に実装された回路素子12の電極と所望の導電パターン11とを、熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行う。
【0046】
ここでは、回路素子12として、1つのICチップが導電パターン11Aに固着されているが、回路素子12としては、ICチップ以外の素子を採用することもできる。具体的には、回路素子12として、ICチップ等の他にも、トランジスタチップ、ダイオード等の能動素子や、チップ抵抗、チップコンデンサ等の受動素子を採用することができる。更にまた、これらの能動素子および受動素子の複数個を、導電パターン11上に配置することも可能である。
【0047】
第3工程:図6参照
本工程は、回路素子12を被覆し、分離溝16に充填されるように絶縁性樹脂13でモールドすることにある。
【0048】
本工程では、図6(A)に示すように、絶縁性樹脂13は回路素子12および複数の導電パターン11を完全に被覆し、分離溝16には絶縁性樹脂13が充填され、分離溝32と嵌合して強固に結合する。そして絶縁性樹脂13により導電パターン11が支持されている。また本工程では、トランスファーモールド、インジェクションモールド、またはポッティングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0049】
本工程の特徴は、絶縁性樹脂13を被覆するまでは、導電パターン11となる導電箔30が支持基板となることである。また分離溝16は、導電箔の厚みよりも浅く形成されているため、導電箔30が導電パターン11として個々に分離されていない。従ってシート状の導電箔30として一体で取り扱え、絶縁性樹脂13をモールドする際、金型への搬送、金型への実装の作業が非常に容易になる特徴を有する。
【0050】
図6(B)を参照して、本工程で一体に形成される絶縁性樹脂13からは、6個の同種の回路装置10が形成される。ここで、製造される回路装置10の個数は、回路装置10の大きさにより変化させることができる。また、外形および内部に構成される電気回路の異なる異種の回路装置10を、複数個形成することも可能である。
【0051】
第4工程:図7参照
本工程は、絶縁性樹脂13を部分的に除去することにより、貫通孔15を形成する工程である。
【0052】
本工程では、絶縁性樹脂13の一部を削除して貫通孔15を形成する。具体的には、レーザーで絶縁性樹脂13の一部を取り除くことにより貫通孔20を形成して、導電箔30の表面を露出させる。ここでは、貫通孔15は、分離溝の上方に形成され、分離溝16の表面が貫通孔15から露出している。ここで使用するレーザーとしては、炭酸ガスレーザーが好ましい。
【0053】
また、同図では、絶縁性樹脂13を除去するために照射するレーザーを、下向きの矢印で示している。レーザーにより絶縁性樹脂30が徐々に切除され、レーザーによる照射が分離溝16の表面に到達すると、分離溝16の表面によりレーザーは反射される。そして、反射したレーザーも絶縁性樹脂13を切除する働きを有するので、貫通孔15の側面は垂直に形成される。同図では、分離溝16の表面で反射したレーザーの成分を、上向きの矢印で表現している。このように、導電箔30の表面でレーザーが反射させて貫通孔15の側面を垂直に形成することにより、ビス穴等として用いられる貫通孔15の機能を向上させることができる。また、レーザーの強度は、絶縁性樹脂13を切除し且つ導電パターン11が切除されない程度に形成される。更に、レーザーにより形成された貫通孔20の平面的な形状は円形に形成される。
【0054】
分離溝16が形成された箇所の導電箔30は、導電箔30を裏面から除去する工程で除去される。従って、貫通孔15は回路装置10の表面から裏面まで貫通する孔として形成される。
【0055】
また、上記の説明では、貫通孔15は、分離溝16が形成された箇所の上方に形成されたが、分離溝16が形成されていない箇所に貫通孔15を設けることも可能である。この場合は、導電箔30が除去されるように、レーザーの強度は調節されなければならない。
【0056】
第6工程:図8参照
本工程は、絶縁性樹脂13が露出するまで導電箔30の裏面を除去することにある。
【0057】
図8を参照して、本工程は、導電箔30の裏面を化学的および/または物理的に除き、導電パターン11として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。実験では導電箔30を全面ウェトエッチングし、分離溝16から絶縁性樹脂13を露出させている。その結果、導電パターン11同士は分離され、絶縁性樹脂13に導電パターン11の裏面が露出する構造となる。すなわち、分離溝16に充填された絶縁性樹脂13の表面と導電パターン11の表面は、実質的に一致している構造となっている。
【0058】
次に、絶縁性樹脂13の裏面の処理を行う。具体的には、裏面から露出する導電パターン11を保護するために、レジスト17を形成する。そして、所望の箇所にロウ材等から成る外部電極9を形成する。
【0059】
本工程では、分離溝16が形成された箇所の導電箔30の残りの厚み部分が除去される。従って、貫通孔15の下方の導電箔30も除去されるので、貫通孔15は、回路装置10の表面から裏面まで連続する孔となる。
【0060】
第7工程:図9参照
本工程は、外部電極9を部分的に除去することにより、外部電極9の高さを揃える工程である。
【0061】
図9を参照して、レーザーを用いて外部電極9の高さを揃える工程を説明する。スクリーン印刷等により形成される個々の外部電極9の高さには有る程度の誤差がある。そこで、本工程では、回路装置10の面方向に対して平行にレーザーを照射して、外部電極9を部分的に除去することにより、外部電極9の高さを均一に成形している。レーザーの進行方向は直線であるので、低く形成された外部電極9は先端部が僅かに除去され、比較的大きく形成された外部電極9は、その先端部が大きく除去される。
【0062】
このように、外部電極9の高さを均一に形成することにより、外部電極9による電気的接続を確実に行うことができる。
【0063】
第8工程:図10参照
本工程は、レーザーを用いて各回路装置10の外周部の任意の形状に則した箇所の絶縁性樹脂13を切除することにより、各回路装置10に分離する工程である。
【0064】
図10(A)を参照して、本工程では、厚み方向が絶縁性樹脂13のみで形成される箇所の、絶縁性樹脂13をレーザーで除去している。つまり、レーザーが除去するものは絶縁性樹脂13のみで導電箔30の分離はここでは行わない。従って、レーザーによる除去を行うことによる発熱を少なくすることができる。このことから、回路装置10の外周部付近に回路素子を配置した場合でも、本工程に於ける発熱は少ないので、熱による回路素子の損傷を防止することができる。
【0065】
ここで、絶縁性樹脂13を分離するレーザーとしてはエキシマレーザーまたは炭酸ガスレーザーを使用することができる。例えば、炭酸ガスレーザーを用いて絶縁性樹脂13の分離を行い、その際に形成された炭化物をエキシマレーザーを用いて除去することで回路装置10の分離を行っても良い。
【0066】
図10(B)を参照して、レーザーを用いて、各回路装置の外形の形状に則した箇所の絶縁性樹脂13をレーザーで除去している。このようにレーザーにより回路装置10の分離を行うことによるメリットを述べる。レーザーによる絶縁性樹脂13の分離は、レーザーを制御する描画プログラムソフトを変更することにより、その分離形状をほぼ自由に変更することができる。従って、湾曲した形状等の任意の形状の回路装置10を製造することが可能である。また、上記の説明では、本工程では、絶縁性樹脂13のみをレーザーで除去したが、レーザーの強度を調節することにより、導電箔30もまとめて切除することも可能である。
【0067】
上記の工程により、例えば図1に示すような回路装置10を製造することができる。
【0068】
(他の形態の回路装置を説明する第3の実施の形態)
図11から図20を参照して他の形態の回路装置10の構成およびその製造方法を説明する。
【0069】
図11を参照して、他の形態の回路装置10は、回路素子である半導体素子12Aおよびチップ部品12Bと、半導体素子12Aおよびチップ部品12Bが実装される導電パターン11と、下面から導電パターン11の裏面を露出させて回路素子12および導電パターン11を被覆する絶縁性樹脂13とから主に構成されている。更に、導電パターン11は、半導体素子12Aの下方にも配線部を形成している。そして、絶縁性樹脂13の裏面から露出する絶縁性樹脂13はレジスト17で被覆され、レジスト17の開口部から露出する導電パターン11の裏面には、ロウ材等から成る外部電極9が形成されている。
【0070】
本実施の形態に係る回路装置10と、第1の実施の形態で説明した回路装置10とは、導電パターン10の構成で異なる。即ち、本実施の形態に係る回路装置10では、導電パターンは、半導体素子12Aの下方にも配線部を形成している。従って、半導体素子12Aの下方を配線部として用いる分、装置全体の実装密度を向上させることができるので、回路装置の縮小化を実現することができる。
【0071】
本実施の形態に係る回路装置10の製造方法を以下にて説明する。本実施の形態に係る回路装置10は2つの方法で製造することができる。第1の方法は、2枚の導電膜が絶縁層を介して積層された絶縁シートから導電パターンを形成する方法であり、第2の方法は、第2の実施の形態と同様に分離溝を形成することにより導電パターンを形成する方法である。これらの、導電パターンを形成する2つの方法を以下にて説明する。導電パターンを形成する工程以外の工程は、前述した第2の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第2の実施の形態と同様である。
【0072】
図12から図16を参照して、上記した第1の方法である絶縁シート43から導電パターン11を形成する方法を有する回路装置の製造方法を説明する。
【0073】
最初に、図12を参照して、絶縁シート43を用意する。このシートは絶縁層18を介して、第1の導電膜41および第2の導電膜42が積層されたものである。第1の導電膜41は、導電パターン11となるもので、微細なパターンを形成するために薄く形成されている。それに対して、第2の導電膜42は、モールを行う工程まで全体を支持する働きを有するので、強い強度が要求され、第1の導電膜41よりも厚く形成されている。
【0074】
図13を参照して、導電パターン11を形成して、導電パターン11を絶縁層で被覆する。具体的には、先ず第1の導電膜41を選択的にエッチングを行うことにより、導電パターン11を形成する。そして、導電パターン11を絶縁層18で被覆する。次に、絶縁層18を部分的に除去することにより、ボンディングパッドとなる箇所の導電パターン11を露出させる。この部分的な絶縁層18の除去は、レーザーを使用することにより行うことができる。そして、露出した導電パターン11の表面にはメッキ膜19が形成される。
【0075】
図14を参照して、半導体素子12Aの固着と電気的接続を行い、絶縁性樹脂13による被覆を行う。具体的には、絶縁性接着剤等を用いて絶縁層18上に半導体素子12Aを固着する。次に、半導体素子12Aの電極と導電パターン11の露出部分とを金属細線14で電気的に接続する。更に、半導体素子12A、金属細線14を絶縁性樹脂13で封止する。この封止は、トランスファーモールド、インジェクションモールドまたはポッティング等で行うことができる。
【0076】
図15を参照して、第2の導電膜42を除去する。具体的には、裏面からエッチングを行うことにより、第2の導電膜42を全面的に除去する。このことにより、絶縁層18が裏面に露出する。
【0077】
図16を参照して、裏面に外部電極9を形成する。具体的には、先ず、絶縁性樹脂18を部分的に除去することにより外部電極9を形成するための開口部を絶縁層18に形成する。絶縁層18に設けられた開口部に半田等のロウ材を塗布することにより、外部電極9が形成される。
【0078】
次に、導電パターン11を形成する第2の方法を以下にて説明する。この方法では、第2の実施の形態と同様に1枚の導電箔45から導電パターン11を形成する。
【0079】
図17を参照して、導電箔45を用意した後に分離溝46を形成して、導電パターン11を形成する。分離溝46の形成は、選択的にエッチングを行うことにより行うことができる。
【0080】
図18を参照して、絶縁性接着剤を介して導電パターン11上部に半導体素子12Aを固着する。ここで、絶縁性接着剤は、半導体素子12A下方に位置する分離溝にも充填される。更に半導体素子12Aの電極と所望の導電パターンとは金属細線で電気的に接続されている。
【0081】
図19を参照して、絶縁性樹脂13で半導体素子12Aおよび金属細線の封止を行う。また、この工程では、分離溝46にも絶縁性樹脂13が充填される。
【0082】
図20を参照して、導電箔を45を裏面からエッチングすることにより、分離溝に充填された絶縁性樹脂13を裏面から露出させる。このことより個々の導電パターン11は電気的に分離される。また、裏面に露出した導電パターン11は、レジスト17で保護され、所望の箇所に外部電極9が形成される。
【0083】
(他の形態の回路装置を説明する第4の実施の形態)
図21から図26を参照して他の形態の回路装置10の構成およびその製造方法を説明する。
【0084】
図11を参照して、他の形態の回路装置10は、回路素子である半導体素子12Aおよびチップ部品12Bと、半導体素子12Aおよびチップ部品12Bが実装される導電パターン11と、下面から導電パターン11の裏面を露出させて回路素子12および導電パターン11を被覆する絶縁性樹脂13とから主に構成されている。更に、導電パターン11は、多層配線の構造を有しており、第1の導電パターン11Aと、第2の導電パターン11Bとから構成されている。そして、第2の導電パターン11Bはレジスト17で被覆され、レジスト17の開口部から露出する第2の導電パターン11Bの裏面には、ロウ材等から成る外部電極9が形成されている。
【0085】
本実施の形態に係る回路装置10と、第1の実施の形態で説明した回路装置10とは、導電パターン10の構成で異なる。即ち、本実施の形態に係る回路装置10では、導電パターンは、絶縁層18を介して絶縁された第1の導電パターン11Aおよび第2の導電パターン11Bなら成る。従って、導電パターンは多層配線を構成しており、より複雑な配線構造を実現することができる。本実施の形態に係る回路装置10の製造方法を以下にて説明する。なお、導電パターンを形成する工程以外の工程は、前述した第2の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第2の実施の形態と同様である。以下にて本実施の形態に係る回路装置10の具体的な製造方法を説明する。
【0086】
最初に、図22を参照して、絶縁シート43を用意する。このシートは絶縁層18を介して、第1の導電膜41および第2の導電膜42が積層されたものである。第1の導電膜41は、第1の導電パターン11Aとなるもので、微細なパターンを形成するために薄く形成されている。それに対して、第2の導電膜42は、モールを行う工程まで全体を支持する働きを有するので、強い強度が要求され、第1の導電膜41よりも厚く形成されている。
【0087】
図23を参照して、導電パターン11を形成して、導電パターン11を絶縁層で被覆する。具体的には、先ず第1の導電膜41を選択的にエッチングを行うことにより、第1の導電パターン11Aを形成する。そして、第1の導電パターン11Aを絶縁層18で被覆する。次に、絶縁層18を部分的に除去することにより、ボンディングパッドとなる箇所の第1の導電パターン11Aを露出させる。この部分的な絶縁層18の除去は、レーザーを使用することにより行うことができる。そして、露出した導電パターン11の表面にはメッキ膜19が形成される。更に、この工程では、絶縁層18を部分的に削除した後に、メッキ膜を形成することにより、第1の導電パターン11Aと第2の導電パターン11Bとを電気的に接続している。
【0088】
図24を参照して、半導体素子12Aの固着と電気的接続を行い、絶縁性樹脂13による被覆を行う。具体的には、絶縁性接着剤等を用いて絶縁層18上に半導体素子12Aを固着する。次に、半導体素子12Aの電極と第1の導電パターン11Aの露出部分とを金属細線14で電気的に接続する。更に、半導体素子12A、金属細線14を絶縁性樹脂13で封止する。この封止は、トランスファーモールド、インジェクションモールドまたはポッティング等で行うことができる。
【0089】
図25を参照して、裏面から第2の導電パターンを部分的に除去することにより、第2の導電パターン11Bを形成する。第2の導電パターン11Bは、配線部および外部電極を形成するためのパッドを形成する。最後に、図26を参照して、第2の導電パターン11Bの裏面に外部電極9を形成する。
【0090】
(他の形態の回路装置を説明する第5の実施の形態)
図27から図30を参照して他の形態の回路装置10の構成およびその製造方法を説明する。
【0091】
図27を参照して、他の形態の回路装置10は、回路素子である半導体素子12Aおよびチップ部品12Bと、半導体素子12Aおよびチップ部品12Bが実装される導電パターン11と、導電パターン11が表面に形成されるフレキシブルシート48と、回路素子12および導電パターン11を被覆する絶縁性樹脂13とから主に構成されている。そして、導電パターン11の裏面には、ロウ材等から成る外部電極9が形成されている。
【0092】
本実施の形態に係る回路装置10は、導電パターン11がフレキシブルシート48の表面に形成されいる点で第1の実施の形態の回路装置10と異なる。
【0093】
本実施の形態に係る回路装置10の製造方法を以下にて説明する。導電パターンを形成する工程以外の工程は、前述した第2の実施の形態と同様である。即ち、貫通孔を形成する工程、外部電極を加工する工程、レーザーにより各回路装置を分離する工程は、第2の実施の形態と同様である。
【0094】
図28を参照して、フレキシブルシート48の表面に導電パターン11を形成する。次に、図29を参照して、導電パターン11から成るダイパッドに半導体素子12Aを固着した後に、半導体素子12Aの電極と導電パターン11とを電気的に接続する。次に、半導体素子12A、金属細線14および導電パターン11を絶縁層18に封止する。最後に、図30を参照して、フレキシブルシート48の所望の箇所を部分的に除去して、導電パターン11の裏面を露出させた後に、この箇所に外部電極9を形成する。
【0095】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【0096】
第1に、レーザーを用いて回路装置10の分離を行うので、任意の外形の形状を有する回路装置を製造することができる。従って、携帯電話等のセットの筐体内部等に対応した回路装置を製造することが可能となる。更に、レーザーは絶縁性樹脂13のみを切除するので、レーザーを用いることによる発熱で、回路素子が損傷してしまうのを防止することができる。
【0097】
第2に、従来では、半導体素子12A等の回路素子をプリント基板に実装していたが、本発明では、回路装置10自体が、回路装置が内蔵された基板を呈しているので、回路装置10をセットの筐体内部に実装することができる。更に、従来のプリント基板を不要にしたので、軽量化を図ることができる。
【0098】
第3に、レーザーを用いて側面が垂直に形成された貫通孔15を形成することができるので、この貫通孔15をビス穴等として用いることが可能となる、
第4に、外部電極9の厚み方向の高さを均一に形成することができるので、外部電極9の外部との電気的接続を確実に行うことができる。
【0099】
第5に、回路素子および導電パターンで形成される電気回路の形に沿って、装置の外形を形成することが可能となるので、封止に使用する絶縁性樹脂の量を削減することができる。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する平面図(A)、断面図(B)、断面図(C)である。
【図2】本発明の回路装置の製造方法を説明する断面図である。
【図3】本発明の回路装置の製造方法を説明する断面図である。
【図4】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図5】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図6】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図7】本発明の回路装置の製造方法を説明する断面図である。
【図8】本発明の回路装置の製造方法を説明する断面図である。
【図9】本発明の回路装置の製造方法を説明する断面図である。
【図10】本発明の回路装置の製造方法を説明する断面図(A)、平面図(B)である。
【図11】本発明の回路装置を説明する平面図(A)、断面図(B)、断面図(C)である。
【図12】本発明の回路装置の製造方法を説明する断面図である。
【図13】本発明の回路装置の製造方法を説明する断面図である。
【図14】本発明の回路装置の製造方法を説明する断面図である。
【図15】本発明の回路装置の製造方法を説明する断面図である。
【図16】本発明の回路装置の製造方法を説明する断面図である。
【図17】本発明の回路装置の製造方法を説明する断面図である。
【図18】本発明の回路装置の製造方法を説明する断面図である。
【図19】本発明の回路装置の製造方法を説明する断面図である。
【図20】本発明の回路装置の製造方法を説明する断面図である。
【図21】本発明の回路装置を説明する平面図(A)、断面図(B)、断面図(C)である。
【図22】本発明の回路装置の製造方法を説明する断面図である。
【図23】本発明の回路装置の製造方法を説明する断面図である。
【図24】本発明の回路装置の製造方法を説明する断面図である。
【図25】本発明の回路装置の製造方法を説明する断面図である。
【図26】本発明の回路装置の製造方法を説明する断面図である。
【図27】本発明の回路装置を説明する平面図(A)、断面図(B)、断面図(C)である。
【図28】本発明の回路装置の製造方法を説明する断面図である。
【図29】本発明の回路装置の製造方法を説明する断面図である。
【図30】本発明の回路装置の製造方法を説明する断面図である。
【図31】従来の回路装置を説明する断面図である。
【図32】従来の回路装置を説明する断面図である。

Claims (5)

  1. 樹脂から成る絶縁層の一主面に形成された導電パターンに回路素子を電気的に接続し、前記絶縁層の前記一主面および前記回路素子が被覆されるように絶縁性樹脂を形成する工程と、
    前記絶縁層の他主面に形成された導電パターンに外部電極を形成する工程と、
    前記導電パターンが形成されていない箇所にて、前記絶縁層および前記絶縁性樹脂にレーザーを照射することにより、前記絶縁層および前記絶縁性樹脂を切断して複数の回路装置を分離する工程と、を具備し、
    前記回路装置の主面に対して平行にレーザーを照射して、前記外部電極の先端部を除去することにより、前記外部電極の高は均一にされることを特徴とする回路装置の製造方法。
  2. 前記導電パターンは、前記レーザーが照射される領域よりも内側に配置されることを特徴とする請求項1記載の回路装置の製造方法。
  3. レーザー照射により、前記絶縁性樹脂および前記絶縁層を貫通して貫通孔を形成する工程を更に具備することを特徴とする請求項1記載の回路装置の製造方法。
  4. 前記絶縁層に前記導電パターンを多層に形成することを特徴とする請求項1記載の回路装置の製造方法。
  5. 前記絶縁層には、複数個の回路装置を構成する導電パターンが多数形成され、
    前記分離する工程では、前記回路装置毎に前記切断が行われることを特徴とする請求項1記載の回路装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592413B2 (ja) * 2004-12-27 2010-12-01 三洋電機株式会社 回路装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3024151A (en) * 1957-09-30 1962-03-06 Automated Circuits Inc Printed electrical circuits and method of making the same
US3164749A (en) * 1961-02-13 1965-01-05 Ibm Electronic component packaging
JPS5342490A (en) * 1976-09-29 1978-04-17 Rion Co Artificial cover unit and method of producing same
US4578573A (en) * 1983-03-23 1986-03-25 Datakey, Inc. Portable electronic information devices and method of manufacture
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
FR2579798B1 (fr) * 1985-04-02 1990-09-28 Ebauchesfabrik Eta Ag Procede de fabrication de modules electroniques pour cartes a microcircuits et modules obtenus selon ce procede
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5319522A (en) * 1992-12-17 1994-06-07 Ford Motor Company Encapsulated product and method of manufacture
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5528457A (en) * 1994-12-21 1996-06-18 Gennum Corporation Method and structure for balancing encapsulation stresses in a hybrid circuit assembly
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JP3638771B2 (ja) * 1997-12-22 2005-04-13 沖電気工業株式会社 半導体装置
JP3740329B2 (ja) * 1999-09-02 2006-02-01 株式会社東芝 部品実装基板
JP3876109B2 (ja) * 2000-03-29 2007-01-31 松下電器産業株式会社 電子回路形成品の製造方法
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
JP4711549B2 (ja) * 2001-06-27 2011-06-29 三洋電機株式会社 半導体装置の製造方法
TW585015B (en) * 2001-06-28 2004-04-21 Sanyo Electric Co Hybrid integrated circuit device and method for manufacturing same

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