KR100347706B1 - 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법 - Google Patents

이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR100347706B1
KR100347706B1 KR1020000046164A KR20000046164A KR100347706B1 KR 100347706 B1 KR100347706 B1 KR 100347706B1 KR 1020000046164 A KR1020000046164 A KR 1020000046164A KR 20000046164 A KR20000046164 A KR 20000046164A KR 100347706 B1 KR100347706 B1 KR 100347706B1
Authority
KR
South Korea
Prior art keywords
conductive pattern
semiconductor package
implantable
portable
semiconductor chip
Prior art date
Application number
KR1020000046164A
Other languages
English (en)
Other versions
KR20020012901A (ko
Inventor
강흥수
Original Assignee
주식회사 코스타트반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 코스타트반도체 filed Critical 주식회사 코스타트반도체
Priority to KR1020000046164A priority Critical patent/KR100347706B1/ko
Priority to US09/677,598 priority patent/US6429508B1/en
Priority to SG200005831A priority patent/SG93900A1/en
Priority to TW089121929A priority patent/TW488053B/zh
Priority to EP00309247A priority patent/EP1179844A2/en
Priority to CN00131634A priority patent/CN1337741A/zh
Priority to JP2000331153A priority patent/JP2002057241A/ja
Priority to US10/012,480 priority patent/US6566168B2/en
Publication of KR20020012901A publication Critical patent/KR20020012901A/ko
Application granted granted Critical
Publication of KR100347706B1 publication Critical patent/KR100347706B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

공정을 단순화하고, 원자재의 가격을 낮춤으로 제조원가를 낮추며, 반도체 패키지의 전기적, 기계적, 열적인 기능을 개선시킬 수 있는 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 패키지 몸체와, 몰딩공정까지 반도체 패키지의 기판 역할을 수행하던 테이프 필름으로부터 떼어져 반도체 패키지 몸체에 부착되는 특징을 지닌 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법을 제공한다. 상기 기판의 역할을 수행하던 테이프 필름은 몰딩공정 이후에 반도체 패키지 몸체로부터 떼어서 제거됨으로써 반도체 패키지 몸체에는 기판이 남지 않게 된다.

Description

이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법{New molded package having a implantable circuits and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지에 리드를 포함하지 않거나, 리드대신 솔더볼을 사용하는 CSP(Chip Scale Package) 및 그 제조방법에 관한 것이다.
최근들어 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 이에 따라 반도체 패키지에 있어서도, 크기는 작으면서 대용량이고, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 이에 따라, 반도체 패키지의 개발 방향은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형에서, 표면실장형인 TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 급속히 전환되고 있다.
상기 표면실장형 패키지중 BGA는 최근 발표되고 있는 칩크기 패키지(CSP: Chip Scale Package)들 중에서 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으면서도 높은 품질과 신뢰도를 얻을 수 있기 때문에 가장 주목을 받고 있는 반도체 패키지이다.
도 1 내지 도 3은 종래 기술에 의한 고형의 기판을 사용하는 BGA(Ball Grid Array) 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 1은 종래기술에 따른 고형의 기판을 사용하는 BGA 패키지의 단면도이고, 도 2는 평면을 입체적으로 보여준 사시도이고, 도 3은 밑면도이다.
도 1 내지 도 3을 참조하면, 일반적인 형태의 BGA 패키지는 고형의 기판(10)을 종래의 리드프레임 대신 사용하여 반도체 패키지를 조립한다. 즉, 고형의기판(10) 위에 다이 접착수지(5)로 반도체 칩(6)을 접착하고, 금선(4)을 이용하여 고형의 기판(10) 내에 형성된 본드 핑거(bond finger, 2)와 반도체 칩(6)의 본드패드(bondpad)를 연결하고, 봉합수지(7)인 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)로 와이어 본딩이 수행된 고형의 기판(10)과 반도체 칩(6)을 몰딩한다. 그 후, 고형의 기판(10) 내에 형성된 관통홀(9)을 통하여 고형의 기판 상부에서 하부로 연결된 회로패턴인 솔더볼 패드에 외부연결단자인 솔더볼(13)을 부착하게 된다.
도면에서 참조부호 1은 고형의 기판(10) 전면에 형성된 솔더 마스크를 가리키고, 3은 앞면 도전패턴을 가리키고, 11은 후면 솔더 마스크를 가리키고, 12는 절연성 기판을 각각 가리킨다. 또한, 도 3의 참조부호 6'는 반도체 칩(6)이 접착되는 위치를 가리킨다.
그러나, 종래 기술에 따른 고형을 기판을 사용하여 제조하는 BGA 패키지는, 외부 연결단자를 부착하기 위하여 관통홀(9)과 전/후면 도전패턴(3)을 형성해야 하는 것이 필수적이다. 이 때문에 반도체 패키지 내부에서 중간연결단자를 많이 구성함으로 말미암아 반도체 칩의 본드패드로부터 외부연결단자 사이에 배선길이가 길어져 반도체 패키지의 전기적 도전 특성이 나빠진다.
또한, 고형의 기판(10) 전/후면에서 도전패턴의 절연 및 보호를 위해 솔더 마스크(1, 11)를 사용하게 되는데, 이러한 솔더 마스크는 반도체 패키지 조립이 끝난 상태에서 박리(delamination)되는 문제가 유발되어 반도체 패키지의 신뢰성을 저하하게 된다.
그리고, 고형의 기판(10)에는 반드시 절연성 기판(12)이 포함되는데, 이러한 절연성 기판(12)은 반도체 패키지의 조립이 끝난 후에도 반도체 패키지 내부에 잔존하게 된다. 따라서 절연성 기판(12)이 반도체 패키지 내부에서 차지하는 두께로 인하여 BGA 패키지의 두께를 줄이는데 한계가 있다.
그 외에도, 반도체 패키지 내부에 고형의 기판과 함께 다른 많은 부품들이 들어가게 된다. 이러한 많은 부품들간의 열팽창 계수의 차이에 기인하여 발생되는 불량들은 반도체 패키지의 신뢰성을 떨어뜨리는 요인이 된다.
도 4 내지 도 6은 종래 기술에 의하여 테이프 필름에 도전패턴이 형성된 기판을 사용하는 BGA 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 4는 종래 기술에 의해 테이프 필름에 도전패턴이 형성된 기판을 사용하는 BGA 패키지의 단면도이고, 도 5는 평면을 입체적으로 보여준 사시도이고, 도 6은 밑면도이다.
도 4 내지 도 6을 참조하면, 기존의 고형의 기판 대신에 사용하는 도전패턴이 형성된 테이프 필름(23)은, 폴리이미드 수지로 이루어진 절연성 기판에 펀칭(punching) 혹은 식각을 수행하여 구멍을 뚫어서 도전패턴을 형성한 기판을 반도체 패키지의 조립공정에 리드프레임 대신 사용한다.
따라서, 테이프 필름(23)에는 도전패턴의 절연 및 보호를 위한 전면 솔더 마스크(21) 및 후면 솔더 마스크(28)가 형성되고 있으며, 이러한 전, 후면 솔더 마스크(21,28)를 포함하는 테이프 필름(23)은 반도체 패키지의 조립이 끝난 후에도 반도체 패키지의 일부로 역시 남아 있게 된다.
도면에서 참조부호 22는 본드 핑거(bond finger)를, 24는 금선(gold wire)을, 25는 다이 접착수지를, 26은 반도체 칩을, 27은 봉합수지를, 29는 솔더볼 패드를 30은 솔더볼을 각각 나타내며, 도6의 참조부호 26'는 반도체 칩의 접착되는 위치를 각각 나타낸다.
그러나, 종래 기술에 의하여 도전패턴이 형성된 테이프 필름을 사용하여 조립하는 BGA 패키지는, 솔더볼 패드(29)와 본드 핑거(22)를 연결하는 구멍을 뚫기 위해서 펀칭이나, 식각과 같은 추가 공정이 필요하다.
그리고 테이프 필름(23)이 반도체 패키지의 조립이 끝난 후에도, 반도체 패키지 내부에 남아 있기 때문에, 반도체 패키지의 두께를 줄이는 장애요인이 되고 있으며, 반도체 패키지 내부에 테이프 필름과 함께 포함되는 다른 부품과의 열팽창 계수의 차이로 인하여 발생되는 여러 가지 공정불량 문제가 반도체 패키지의 신뢰성을 저하시키게 된다.
도 7 내지 도 9는 종래 기술에 따른 QFN(Quad Flat No-lead) 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 7은 종래 기술에 의한 QFN 패키지의 단면도이고, 도 8은 평면을 입체적으로 보여준 사시도이고, 도 9는 밑면도이다.
도 7 내지 도 9를 참조하면, 방열판(heat sink)의 역할을 하는 칩 패드(50)와 내부 리드(internal lead, 41)만을 포함하는 리드프레임(49)에 반도체 칩(44)을 다이 접착수지(43)로 접착하고, 금선(42)으로 와이어 본딩을 진행한다. 그 후 봉합수지(45)인 에폭시 몰드 컴파운드(EMC)로 상기 리드프레임(49)과, 반도체 칩(44)을몰딩한다.
도면에서 참조부호 51이 그라운드 본딩이 이루어지는 영역을 가리키고, 52는 일반적인 입출력 단자의 본딩이 이루어지는 영역을 가리킨다. 또한, 참조부호 53은 반도체 패키지의 입출력 단자용 내부 리드를 가리키고, 54는 그라운드단자용 내부 리드를 각각 가리킨다.
그러나, 종래 기술에 의한 QFN 패키지는, 구리 혹은 구리 합금의 리드프레임(49)을 사용해야 하고, 이러한 리드프레임(49)은 반도체 패키지의 조립이 끝난 후에도 반도체 패키지의 일부로서 내부에 잔존하기 때문에 반도체 패키지의 두께를 줄이는데 장애요인이 되고 있다.
그리고, 스트립 상태의 반도체 패키지를 조립한 후, 낱개로 분리하는 싱귤레이션 공정에서, 리드프레임(49)을 포함하는 반도체 패키지를 절단하는 공정은 매우 어렵고, 많은 공정 불량을 유발한다.
그 외에도, 입출력 단자를 위한 내부 리드(53)들이 많은 경우, 이를 반도체 패키지 내부에 배치하는 설계 과정에서 공간상의 제약이 뒤따른다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지의 공정을 단순화하고 원자재의 가격을 인하하여 제조원가를 낮출 수 있고, 반도체 패키지의 전기적, 열적, 기계적인 성능을 개선할 수 있는 이식성 도전패턴을 포함하는 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래 기술에 의한 고형의 기판을 사용하는 BGA(Ball Grid Array) 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 4 내지 도 6은 종래 기술에 의하여 테이프 필름에 도전패턴이 형성된 기판을 사용하는 BGA 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 7 내지 도 9는 종래 기술에 따른 QFN(Quad Flat Nolead) 패키지의 구조를 설명하기 위해 도시한 도면들이다.
도 10 및 도 11은 본 발명에 의한 이식성 도전패턴(conductive lands)을 포함하는 반도체 패키지의 개념적인 구조 및 제조방법을 설명하기 위해 도시한 단면도들이다.
도 12 및 도 13은 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름의 구조를 설명하기 위하여 도시한 평면도들이다.
도 14는 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름의 구조를 설명하기 위하여 도시한 단면도이다.
도 15는 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름에서 이식성 도전패턴의 변형된 모양을 설명하기 위해 도시한 평면도이다.
도 16 내지 도 22는 본 발명의 제1 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
도 23 내지 도 28은 본 발명의 제2 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
도 29 내지 도 34는 본 발명의 제3 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 칩, 102: 다이 접착수지,
104: 봉합수지, 106: 금선(gold wire),
110: 테이프 필름, 112: 이식성 도전패턴,
113: 파워단자끼리 연결된 이식성 도전패턴,
114: 방열판용 이식성 도전패턴, 114': 변형된 방열판용 이식성 도전패턴,
116: 솔더 코트(solder coat), 118: 솔더 볼(solder ball),
126: 칩이 부착되는 영역, 130: 테이프 본체,
132: 접착층, 140: 도전패턴 본체.
142: 표면처리층, 308: 솔더 범프,
312: 확장된 이식성 도전패턴.
상기 기술적 과제를 달성하기 위하여 본 발명은, 내부에 반도체 칩을 포함하되, 리드프레임이나 기판을 포함하지 않고 봉합수지로 이루어진 반도체 패키지 몸체와, 상기 반도체 패키지 몸체의 표면에 부착되어 외부로 노출되고, 상기 반도체 칩의 본드패드와 전기적으로 연결되는 이식성 도전패턴들을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴들은 몰딩공정까지 기판(substrate)의 역할을 대신하던 테이프 필름으로부터 떼어져 형성된 것으로서, 두께는 수㎛∼수㎜의 범위이고, 형태는 사각 혹은 원형인 것이 적합하다.
상기 반도체 패키지의 몸체는 BGA, QFN 및 플립 칩 패키지 중에서 선택된 어느 하나인 것이 적합하며, 반도체 칩과 이식성 도전패턴의 연결이 와이어로 이루어지는 경우에는, 반도체 칩의 밑면과 도전패턴간은 열전도성 혹은 전도성 다이 접착 수지로 접착되고, 반도체 패키지 몸체와 부착되는 방향에 있는 이식성 도전패턴의 일면은 와이어 본딩을 위한 표면처리층이 형성된 것이 적합하다.
또한 반도체 패키지 몸체가 BGA 혹은 플립칩 패키지인 경우에는, 상기 반도체 패키지 몸체에 부착되는 반대면에 외부연결단자가 더 형성되는 것이 적합하며, 이러한 외부연결단자는 솔더 코트나 솔더볼을 사용하여 형성할 수 있다.
그리고, 반도체 패키지 몸체가 플립칩 패키지인 경우에는 반도체 칩의 본드패드와 도전패턴을 직접 연결하기 위한 솔더 범프가 상기 본드패드 위에 형성된 것이 적합하다. 또한 반도체 패키지 몸체가 플립칩 패키지인 경우에는 이식성 도전패턴은 솔더 범프가 연결되는 부분과 외부연결단자가 부착되는 부분이 배선으로 서로 연결된 형태의 확장된 이식성 도전패턴을 사용할 수도 있다.
상기 이식성 도전패턴은 입출력단자용 이식성 도전패턴, 그라운드용 이식성 도전패턴, 방열판용 이식성 도전패턴 및 파워단자용 이식성 도전패턴으로 이루어지고, 그라운드용 이식성 도전패턴과 방열판용 이식성 도전패턴은 서로 연결될 수 있으며, 파워단자용 이식성 도전패턴은 파워단자용 이식성 도전패턴끼리 서로 전기적으로 연결된 형태를 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법은, 테이프 필름 위에 이식성 도전패턴이 형성된 임시기판에 반도체 칩을 부착하고, 반도체 칩의 본드패드와 도전패턴을 연결한다. 이어서 상기 임시기판과 반도체 칩을 봉합수지로 몰딩하고, 상기 몰딩된 결과물로부터 임시기판으로 사용되었던 테이프 필름을 떼어내면서, 상기 이식성 도전패턴들은 몰딩이 수행된 반도체 패키지 몸체에 그대로 남도록 한다.
상기 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법은 반도체 패키지의 형태별로 변형이 가능하다.
본 발명의 바람직한 실시예에 의하면, 상기 테이프 필름은 실질적으로 몰딩공정까지 기판의 역할을 수행하는 테이프 본체와, 이식성 도전패턴을 떼어내는 것이 용이한 특성을 지닌 접착층으로 이루어진 것이 적합하다.
또한, 이식성 도전패턴의 일면에는 와이어 본딩을 위한 표면처리층이 형성된것을 사용하는 것이 바람직하며, 이식성 도전패턴은 외부연결단자용 이식성 도전패턴과 방열판용 이식성 도전패턴으로 이루어지는 것이 바람직하다.
바람직하게는 상기 몰딩공정은 디스팬서를 이용하여 액체상태의 몰딩물질을 디스팬싱(dispensing) 방식으로 봉합(encapsulation)하거나, 열경화성 봉합수지를 몰드 장비를 이용하여 몰딩할 수 있다.
상기 이식성 도전패턴중 그라운드 단자용 이식성 도전패턴 및 방열판용 이식성 도전패턴은 서로 전기적으로 연결된 형태일 수 있고, 파워단자용 이식성 도전패턴끼리는 서로 전기적으로 연결된 형태인 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 공정은 몰딩공정이 끝난 후, 혹은 싱귤레이션 공정이 끝난 후에 떼어내는 것이 적합하다.
본 발명에 따르면, 관통홀이 형성된 테이프 필름 혹은 고형의 기판 또는 리드프레임과 같은 값비싼 원자재를 사용하지 않고도 반도체 패키지를 조립할 수 있으며, 공정을 단순화하여 반도체 패키지 제조공정의 비용을 낮출 수 있다.
또한, 방열판용 이식성 도전패턴을 반도체 칩에 직접적으로 부착하여 외부로 노출시킴으로써 반도체 패키지의 열적인 성능을 개선할 수 있으며, 반도체 칩의 본드패드로부터 외부연결단자까지의 전기적 배선 경로를 짧게하여 반도체 패키지의 전기적 특성을 개선할 수 있으며, 반도체 패키지 내부에서 기판이나 리드프레임 및 솔더마스크를 제거함으로써 열팽창계수의 차이로 발생하는 불량 및 박리(delamination)로 인해 유발되는 신뢰성 저하문제를 억제하고, 반도체 패키지의 두께를 얇게 할 수 있어서 반도체 패키지의 기계적인 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 명세서에서 말하는 반도체 패키지 몸체는 가장 넓은 의미로 사용하고 있으며 아래의 실시예에 나타난 특정 반도체 패키지만을 한정하는 것이 아니다. 즉, 이식성 도전패턴을 사용하여 반도체 패키지의 조립이 가능하면, 어떠한 형태의 반도체 패키지에도 변형하여 적용할 수 있다. 본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 상기 바람직한 실시예에 있어서는 이식성 도전패턴의 형태가 사각형 혹은 원형이지만 이는 와이어 본딩 및 외부연결단자의 부착이 가능한 다른 구조로 변형할 수 있다. 또는 반도체 칩의 접착, 와이어 본딩 및 몰딩 방법은 아래의 실시예에 나타난 방법 외에도 다른 방법으로 치환할 수 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
도 10 및 도 11은 본 발명에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 개념적인 구조 및 제조방법을 설명하기 위해 도시한 단면도들이다.
도 10을 참조하면, 본 발명에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 구성은 반도체 패키지 몸체(101)와, 상기 반도체 패키지 몸체(101)의 표면에 부착되어 외부로 노출되고, 상기 반도체 패키지 몸체(101) 내부에 있는 반도체 칩(100)의 본드패드와 전기적으로 연결되는 이식성 도전패턴(112)으로 이루어진다.
상기 반도체 패키지 몸체(101)는 반도체 패키지의 종류에 따라 내부에서 여러 가지 다른 모양으로 변형이 가능하며, 기본적으로는 반도체 칩(100)을 포함하고, 상기 반도체 칩(100)에 있는 본드패드가 이식성 도전패턴(112)들과 연결될 수 있는 구조이다. 상기 이식성 도전패턴(112)들은 일반적인 입출력용 외부연결단자의 기능을 수행할 수도 있고, 그라운드 단자의 역할을 수행할 수도 있고, 파워단자의 역할을 수행할 수도 있고, 방열판(114)의 역할을 수행할 수도 있다.
또한 상기 반도체 칩(100)의 본드패드와 이식성 도전패턴(112)의 연결이 금선(106)으로 이루어질 경우에는 반도체 칩(100)의 밑면이 그라운드용 이식성 도전패턴 혹은 방열판용 이식성 도전패턴(114)과 열전도성 혹은 전도성 다이 접착수지(102)를 통하여 부착된다. 그리고, 반도체 패키지 몸체(101)에 부착되는 방향의 이식성 도전패턴(112)의 일면에는 와이어 본딩을 위한 표면처리층(도14의 142)을 형성하는 것이 바람직하다. 이러한 표면처리층은 금, 은, 팔라듐중 어느 하나의 물질로 형성하거나, 혹은 금, 은, 팔라듐을 포함하는 혼합물질을 이용하여 형성하는 것이 적합하다. 만약 상기 와이어 본딩을 표면처리층을 형성하지 않고도 할 수 있다면, 상기 표면처리층은 없어도 무방하다.
여기서, 본 발명의 가장 중요한 특징중의 하나는 상기 이식성 도전패턴(112 또는 114)들이 본 발명에 의한 테이프 필름(110)으로부터 떼어져 나와 반도체 패키지 몸체 표면에 형성되는 것이다. 이에 따라 반도체 패키지의 내부의 구성을 간단하게 할 수 있으며, 반도체 패키지 내부에 고형의 기판이나 테이프 필름형의 기판, 혹은 리드프레임 등이 포함되지 않아도 되는 획기적인 효과가 발생한다.
도 11을 참조하면, 상기 이식성 도전패턴(112) 중에서 그라운드용 이식성 도전패턴과 방열판용 이식성 도전패턴을 일체형으로 형성하여 변형된 방열판용 이식성 도전패턴(114')을 형성한 경우이다. 상기 도 11을 참조하여 본 발명에 따른 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법을 설명하기로 한다.
먼저, 테이프 필름(110) 위에 이식성 도전패턴(112)이 형성된 임시기판에 반도체 칩(100)을 부착한다. 이때, 반도체 패키지의 형태에 따라 상기 반도체 칩(100)을 부착하는 공정을 달라질 수 있다.
예를 들면, 플립칩(flip chip) 패키지인 경우에는 반도체 칩(100)의 본드패드에 솔더범프를 형성하여 이식성 도전패턴(112)과 솔더범프를 직접 부착함으로써 반도체 칩(100)을 임시기판에 부착한다. 한편, BGA나 QFN 패키지의 경우에는, 열전도성 혹은 전도성 다이 접착수지(102)로 반도체 칩(100)의 밑면을 변형된 방열판용 이식성 도전패턴(114') 위에 붙이고, 금선(106)을 이용하여 반도체 칩(100)의 본드패드와 표면처리층이 형성된 이식성 도전패턴(112)을 연결하는 와이어 본딩공정을 추가로 실시한다.
이어서, 반도체 칩(100)이 부착된 임시기판을 봉합수지(104)인 에폭시 몰드 컴파운드를 이용하여 몰딩한다. 상기 몰딩 공정 역시 디스팬서를 이용하여 액체상태의 봉합수지(104)를 디스팬싱 방식으로 봉합한 다음 경화시키거나, 열경화성 봉합수지(104)로 일반적인 몰드 장비를 이용하여 몰딩할 수 있다. 결국, 반도체 칩(100)을 부착하는 공정 및 몰딩을 수행하여 반도체 패키지 몸체(101)를 만드는 공정은 반도체 패키지의 형태에 따라 또 사용하는 원자재의 재질에 따라 많은 변형이 가능하다.
마지막으로 상기 몰딩이 끝난 결과물로부터 임시기판으로 사용되었던 테이프 필름(110)을 떼어내어 제거한다. 상기 테이프 필름(110)을 떼어내는 공정은 몰딩이 끝난 직후에 진행할 수도 있고, 후속공정에서 싱귤레이션(singulation) 공정을 마친 후에 떼어낼 수도 있다.
도 12 및 도 13은 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름의 구조를 설명하기 위하여 도시한 평면도들이다.
도 12 및 도 13을 참조하면, 도 12는 상기 도 10에 사용되는 테이프 필름의 형상을 나타내고, 도 13은 상기 도 11에 사용되는 테이프 필름의 형상을 각각 나타낸다. 상기 이식성 도전패턴에서 112A는 원형의 형태를 지니고 입출력단자의 기능을 수행하는 외부연결단자용 이식성 도전패턴을 가리키고, 112B는 사각형의 형태를 지니고 입출력단자의 기능을 수행하는 외부연결단자용 이식성 도전패턴을 가리키고, 114는 방열판으로 사용되는 이식성 도전패턴과 그라운드로 사용되는 이식성 도전패턴이 서로 연결되지 않은 형태의 방열판용 이식성 도전패턴을 가리키고, 114'는 그라운드로 사용되는 이식성 도전패턴과 방열판으로 사용되는 이식성 도전패턴이 서로 전기적으로 연결된 형태의 변형된 방열판용 이식성 도전패턴을 각각 가리킨다. 그리고 참조부호 126는 반도체 칩이 부착되는 위치를 가리킨다.
상기 이식성 도전패턴(112A, 112B, 114, 114')들은 구리 혹은 구리를 포함하는 합금을 재질로 하며, 형태는 원형 혹은 사각형이나, 와이어 본딩 및 외부연결단자를 부착할 수 있는 구조이면 어떠한 형태이든지 가능하다. 또한, 상기 이식성 도전패턴(112A, 112B, 114, 114')들은 두께가 수㎛∼수㎜ 범위에서 사용자의 필요에 따라 변화할 수 있다.
그리고 도 12 및 도 13에는 한 개의 반도체 패키지를 위한 이식성 도전패턴이 형성된 테이프 필름을 도시하였으나, 실제 반도체 패키지 조립공정에서는 도12 및 도13에 도시된 것과 같은 형태의 테이프 필름이 가로 및 세로 방향으로 여러개가 형성된 스트립 형태의 테이프 필름을 반도체 패키지 생산자가 사용하는 조립장비의 형편에 맞도록 사용하게 된다.
상기 이식성 도전패턴(112A, 112B, 114, 114')들을 포함하는 테이프 필름(110)의 제조방법은, 테이프 필름(110) 위에서, 상기 이식성 도전패턴(112A, 112B, 114, 114')들을 포토마스킹 방식으로 형성하거나, 스크린 프린팅 하는 방식으로 형성하거나, 낱개의 도전패턴들을 집어서 놓고(pick place) 이를 접합하는 방식으로 형성하거나, 증착 혹은 전기도금하는 방식 등으로 형성하는 것이 가능하다.
도 14는 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름의 구조를 설명하기 위하여 도시한 단면도이다.
도 14를 참조하면, 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름의 구조는 이식성 도전패턴(112)과, 테이프 필름(110)으로 이루어진다. 상기 이식성 도전패턴(112)은 도전패턴 본체(140) 표면에 와이어 본딩을 위한 표면처리층(142)이 형성되어 있다. 또한 테이프 필름(110)은 테이프 본체(130)와, 그 상부에 형성되고, 이식성 도전패턴(112)을 떼어내는 것이 용이한 특성을 지닌 접착층(132)으로 구성된다.
여기서, 상기 접착층(132)은 개념은 본 발명에 따른 반도체 패키지의 구조 및 제조방법을 가능케하는 중요한 수단이다. 기존에 고형의 기판 혹은 펀칭 및 식각된 관통홀을 갖는 테이프 필름에서는 도전패턴과 절연성 기판을 페놀이나 폴리이미드 계열의 에폭시를 이용하여 쉽게 떨어지지 않도록 견고하여 라미네이팅 시켰다. 왜냐하면, 기판과 도전패턴간의 박리현상은 곧 반도체 패키지의 제조공정에 있어 치명적인 결함이 되기 때문이다.
그러나, 본 발명에 의한 테이프 필름(110)에 사용되는 접착층(132)은 기존의 기판에 사용되던 접착층과는 상반되는 개념의 접착물질이다. 즉, 몰딩 공정이 끝난 후에 반도체 패키지 몸체로부터 쉽게 떼어지는 것이 가능해야 하기 때문에, 페놀이나 폴리이미드 에폭시를 사용하지 않고 실리콘(silicone) 계열의 접착물질로 접착층을 만든다. 따라서, 몰딩공정이 끝난 후, 이식성 도전패턴(112)의 상면이 와이어 본딩된 힘과 몰딩된 접착력에 의해 반도체 패키지 몸체에 부착되면 이식성 도전패턴(112)은 그대로 남겨두고 테이프 필름(110)만이 도 10 및 도 11에 나타난 것처럼 반도체 패키지 몸체로부터 떼어내서 제거될 수 있어야 한다.
또한 상기 테이프 필름(110)에 있는 테이프 본체(130)는, 반도체 패키지의 조립공정에서 다이접착, 와이어 본딩, 몰딩공정에서 발생되는 열, 압력, 화학물에 내성을 가질 수 있는 물질이면 어떠한 것이든 가능하다. 즉, 종이, 폴리이미드와 같은 폴리머, 금속중에서 선택된 어느 하나의 물질이거나, 상기 종이, 폴리머 및 금속을 포함하는 혼합물질일 수 있다.
상술한, 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름은, 그구조가 간단하고, 기존의 고형의 기판 혹은 펀칭 및 식각에 의해 관통홀이 형성된 기판과 같이 정교하지 않아도 되기 때문에, 값싼 가격으로 제작이 가능하다. 따라서, 기존의 반도체 패키지 조립공정에서 고형의 기판이나, 리드프레임이 제조원가중에 많은 비중을 차지하였으나, 본 발명에 따르면 이를 획기적으로 줄일 수 있다.
도 15는 본 발명에 사용되는 이식성 도전패턴이 형성된 테이프 필름에서 이식성 도전패턴의 변형된 모양을 설명하기 위해 도시한 평면도이다.
도 15를 참조하면, 이식성 도전패턴(112A) 중에서 파워단자의 역할을 수행하는 이식성 도전패턴들은 여러개를 한 개로 연결하여 파워단자끼리 연결된 이식성 도전패턴(113)을 형성함으로써, 반도체 패키지에서 파워단자의 안정화를 기할 수 있다. 본 실시예에서는 4개의 단자를 한 개로 묶어서, 이를 예시적으로 표현하였으나 이는 여려가지 모양으로 변형이 가능함은 당연하다.
제1 실시예: BGA 패키지
도 16 내지 도 22는 본 발명의 제1 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
도 16을 참조하면, 본 발명의 제1 실시예에 의한 반도체 패키지의 구성은, 반도체 칩(100)과, 상기 반도체 칩(100)의 밑면을 접착하기 위한 열전도성 혹은 전도성 다이 접착수지(102), 금선(106) 및 봉합수지(104)인 에폭시 몰드 컴파운드를 포함하는 반도체 패키지 몸체(101)와, 방열판용 이식성 도전패턴(114)을 포함하는 이식성 도전패턴(112)으로 이루어진다.
상기 금선(106)은 반도체 칩(100)의 본드패드와 이식성 도전패턴(112) 사이를 서로 연결하고, 상기 열전도성 혹은 전도성 다이 접착수지(102)는 반도체 칩(100)과 방열판용 이식성 도전패턴(114)을 직접적으로 접착시킨다.
도 17을 참조하면, 이식성 도전패턴중에서 열방출용 도전패턴의 모양이 하나로 연결된 변형된 방열판용 이식성 도전패턴(114')으로 변형되고, 나머지 부분은 도 16과 동일한 형태이기 때문에 중복을 피하여 설명을 생략한다. 따라서, 변형된 방열판용 이식성 도전패턴(114')은 반도체 칩(100)에서 열을 많이 발생할 경우, 이를 효과적으로 외부로 방출할 수 있는 구조를 띄고 있다. 또한, 변형된 방열판용 이식성 도전패턴(114')은 그 두께를 경우에 따라서 조절하여 사용할 수 있다.
도 17 및 도 18을 참조하면, 본 발명에 의한 반도체 패키지는 상기 방열판용 이식성 도전패턴(114)과, 상기 이식성 도전패턴(112)에 연결되는 외부연결단자를 더 포함할 수 있다. 이러한 외부연결단자는 도18과 같이 솔더 코트(116)로 형성할 수도 있고, 도 19와 같이 솔더볼(118)을 붙여서 형성할 수 있다.
도 20은 본 발명의 제1 실시예에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 20을 참조하면, 상술한 본 발명에 의한 이식성 도전패턴이 형성된 테이프 필름(도13의 110)에 절단(sawing)이 끝난 반도체 칩을 부착한다. 상기 반도체 칩을 부착하기 위한 다이 접착수지로는 열전도성 혹은 전도성 다이 접착수지를 사용하는 것이 적합하다. 이때, 반도체 칩이 부착되는 위치는 변형된 방열판용 이식성 도전패턴(도13의 114)이 있는 위치가 적합하다. 이어서 큐어링(curing) 공정을 진행하여 다이 접착수지속에 포함된 휘발성 물질을 제거하면서 다이 접착수지를 경화시킨다.
계속해서 상기 반도체 칩의 본드패드와 이식성 도전패턴간을 서로 전기적으로 연결하는 와이어 본딩공정을 진행한다. 이때, 이식성 도전패턴의 표면에는 와이어본딩을 위한 표면처리층이 형성되어 있는 것이 적합하다.
상기 와이어 본딩이 완료된 결과물을 몰드장비에서 봉합수지를 이용하여 몰딩한다. 상기 몰드장비에 있는 몰드는 평판형을 사용함으로써 기존에 사용되는 캐비티(cavity)가 여러개 있는 것보다 단순한 형태로 몰드를 제작하는 것이 적합하다. 따라서, 몰드장비에 소요되는 비용을 줄일 수 있다.
이어서, 상기 몰딩이 완료된 반도체 패키지 몸체에서 테이프 필름을 떼어내서 제거한다. 이때 이식성 도전패턴들은 몰딩시 접착력, 다이 접착수지에 의한 접착력 및 와이어 본딩된 접착력으로 인하여 떨어지지 않고 반도체 패키지 몸체에 붙어있게 된다. 상기 테이프 필름의 제거가 끝난 결과물에 레이저를 이용한 마킹 및 하부의 노출된 이식성 도전패턴에 외부연결단자인 솔더볼을 부착한다. 그 후 스트립 상태로 가공되던 반도체 패키지들을 낱개로 분리하는 싱귤레이션을 공정을 진행한다.
도 21 및 도 22는 상술한 제조공정을 통해 완성된 본 발명에 의한 이식성 도전패턴을 포함하는 반도체 패키지를 평면 사시도이다.
도 21은 방열판용 이식성 도전패턴들이 연결되지 않은 형태(도16)이고, 도 22는 방열판용 이식성 도전패턴들이 하나로 연결된 변형된 방열판용 이식성 도전패턴(114')인 경우(도17)이다. 도면에서 참조부호 104는 봉합수지를, 106은 금선을각각 나타낸다.
제2 실시예: QFN 패키지
도 23 내지 도 28은 본 발명의 제2 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
도 23 및 도 25를 참조하면, 본 발명에서는 종래에 쓰던 리드프레임 대신에 상술한 이식성 도전패턴을 포함하는 테이프 필름을 사용하기 때문에, QFN 형태의 반도체 패키지의 구조는 상술한 제1 실시예와 큰 차이가 없어서 그 설명을 생략한다. 이해를 돕기 위해 참조부호를 상술한 제1 실시예와 서로 대응이 될 수 있도록 구성하였다.
도 26은 본 발명의 제1 실시예에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 26을 참조하면, 상술한 제1 실시예와 동일한 방식으로 다이접착 및 와이어 본딩 공정을 진행한다. 이어서 다이 접착수지에 포함된 휘발성 성분을 큐어링을 통하여 제거하면서 다이 접착수지를 경화시킨다. 계속해서 통상의 방법으로 몰딩, 마킹 및 싱귤레이션 공정을 순차적으로 진행한다. 마지막으로 테이프 필름을 싱귤레이션이 끝난 반도체 패키지 몸체로부터 떼어낸다. 상술한 제1 실시예와 비교하여 차이점은 테이프 필름을 떼어내는 공정을 몰딩이 끝난 후에 하지 않고, 싱귤레이션까지 끝난 후에 진행하는 것이다.
따라서, 종래에 리드프레임을 사용할 때와 비교하여, 반도체 패키지 내부에 리드프레임과 같은 물질이 포함되지 않음으로써, 싱귤레이션 공정에서 낱개의 반도체 패키지를 용이하게 자를 수 있으며, 입출력 단자가 많을 경우라도 반도체 패키지 내부에서 용이하게 그 위치를 설계할 수 있다.
도 27은 방열판용 이식성 도전패턴들이 연결되지 않은 경우(도23)이고, 도 28은 방열판용 이식성 도전패턴들이 하나로 연결된 경우(도24)의 평면 사시도이다. 도면에서 참조부호 204는 봉합수지를, 206은 금선을 각각 나타낸다.
제3 실시예: 플립칩 패키지
도 29 내지 도 34는 본 발명의 제3 실시예에 의한 반도체 패키지의 구조 및 제조방법을 설명하기 위해 도시한 도면들이다.
도 29는 본 발명의 제3 실시예에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 구조를 설명하기 위한 단면도이다. 상세히 설명하면, 본 발명의 제3 실시예에 의한 반도체 패키지의 구조는 반도체 패키지 몸체(301)와 이식성 도전패턴(312)으로 이루어지되, 반도체 패키지 몸체(301)의 내부 형상이 기존의 제1 및 제2 실시예와는 차이가 있다. 즉, 금선이나 다이접착 수지는 포함하지 않으며, 반도체 칩(300)의 본드패드 위에 돌출된 형태의 솔더 범프(308)를 형성하여 이식성 도전패턴(312)과 직접 연결한 형태이다.
도 30 및 도 31을 참조하면, 본 발명의 제3 실시예에 의한 반도체 패키지는 상기 이식성 도전패턴(312)에 연결된 외부연결단자를 더 포함할 수 있다. 이러한 외부연결단자는 솔더 코트(도30 312) 또는 솔더볼(도31의 318)을 이요하여 형성할 수 있다.
도 32는 확장된 이식성 도전패턴을 형태를 설명하기 위해 도시한 이식성 도전패턴을 포함하는 테이프 필름의 평면도이다.
도 32를 참조하면, 본 발명의 제3 실시예에 의한 반도체 패키지는, 반도체 칩에 형성된 본드패드간의 간격이 좁은 경우에 확장된 이식성 도전패턴(312')을 사용할 수 있다. 상기 확장된 이식성 도전패턴(312')은 솔더범프가 연결되는 부분(312B)과 외부연결단자가 연결되는 부분(312A)이 배선에 의해 연결되는 형태이다. 따라서 이식성 도전패턴(312')을 솔더 범프가 연결되는 부분에서 외부연결단자가 연결되는 부분까지 확장이 가능해 진다. 도면에서 참조부호 110은 테이프 필름을 가리킨다.
도 33은 본 발명의 제3 실시예에 의한 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법을 설명하기 위한 공정흐름도이고, 도 34는 반도체 칩이 도전패턴이 있는 테이프 필름에 접찹되는 것을 보여주기 위한 단면도이다.
도 33 및 도 34를 참조하면, 반도체 칩(300)에서 본드패드 위에 돌출형의 솔더범프(308)를 형성하고, 반도체 칩(300)의 방향을 상술한 제1 및 제2 실시예와는 반대로 하여 이식성 도전패턴이 형성된 테이프 필름에 접착시킨다. 이어서 봉합수지인 에폭시 몰드 컴파운드로 몰딩을 수행하고, 임시기판으로 사용되었던 테이프 필름을 떼어낸다. 그 후, 마킹 및 외부연결단자인 솔더볼 부착 공정 및 싱귤레이션 공정을 통상의 방법으로 진행하여 반도체 패키지를 제조한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 반도체 패키지의 조립원가를 낮출 수 있다. 즉, 고가의 기판이나 리드프레임을 사용하지 않기 때문에 반도체 패키지의 조립공정에 소요되는 비용을 줄일 수 있다. 그리고 현재 사용되고 있는 생산시설 및 반도체 패키지 조립용 생산시설을 바꾸지 않고 그대로 사용할 수 있기 때문에 별도의 시설투자를 필요로 하지 않는다. 또한 공정을 줄여서 단순화시킬 수 있다. 일 예로 이식성 도전패턴에서 솔더 코트를 외부연결단자로 사용할 경우에 표면처리층이 있는 면의 반대면에 미리 솔더 코트를 형성해 두면, 외부연결단자를 형성하는 공정을 생략할 수 있다. 또 다른 예로 몰딩공정에서 평판형의 몰드 대신에 캐비티가 있는 형태의 몰드를 사용하면, 후속공정에서 싱귤레이션 공정을 생략할 수 있다. 마지막을 쉬운 제조공정을 구현할 수 있기 때문에 반도체 패키지의 조립원가를 낮출 수 있다. 즉, 본 발명에 의한 QFN 패키지는, 내부에 리드프레임과 같은 절단이 힘든 원자재를 포함하고 있지 않는다. 따라서 싱귤레이션 공정에서 발생하던 공정결함을 줄일 수 있다. 또한 몰딩공정에서 종래와 같이 캐비티가 여러개 형성된 몰드를 사용하지 않고 평판형 몰드를 사용해도 무방하기 때문에 공정을 쉽게 할 수 있다.
둘째, 반도체 패키지의 성능을 개선할 수 있다. 먼저 본 발명에 의한 방열판용 이식성 도전패턴은 반도체 칩과 곧바로 연결되면서 외부로 노출되는 형태이기 때문에 반도체 패키지의 열적인 특성을 개선할 수 있다. 다음으로, 종래와 같이 관통홀, 회로패턴과 같은 중간연결단자를 사용하지 않고 본드패드에서 외부연결단자까지의 배선길이를 짧게 할 수 있기 때문에 반도체 패키지의 전기적인 특성을 개선할 수 있다. 마지막으로 반도체 패키지 내부에 고형의 기판이나 테이프 필름 형테의 기판 혹은 리드프레임을 형성하지 않기 때문에 반도체 패키지의 두께를 얇게 할 수 있어서 반도체 패키지의 기계적인 성능을 개선할 수 있다.
셋째, 반도체 패키지의 신뢰성을 개선할 수 있다. 상세히 설명하면, 반도체 패키지 내부에서 많은 층을 형성함으로써 야기되었던 박리문제를 방지할 수 있으며, 기판이나 리드프레임과 반도체 패키지 내에 포함된 다른층과의 열팽창계수 차이로 인해 유발되던 공정불량을 줄일 수 있어서 반도체 패키지의 신뢰성을 개선할 수 있다. 또한 반도체 패키지의 공정이 쉬워지고, 공정이 짧아져서 반도체 패키지의 신뢰성을 개선할 수 있다.

Claims (32)

  1. 내부에 반도체 칩을 포함하되, 리드프레임이나 기판을 포함하지 않고 봉합수지로 이루어진 반도체 패키지 몸체; 및
    상기 반도체 패키지 몸체의 표면에 부착되어 외부로 노출되고, 상기 반도체 칩의 본드패드와 전기적으로 연결되는 이식성 도전패턴들을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 이식성 도전패턴들은 몰딩공정까지 기판의 역할을 대신하던 테이프 필름으로부터 떼어져 형성된 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체패키지.
  3. 제1항에 있어서,
    상기 이식성 도전패턴의 두께는 수㎛∼수㎜의 범위이고, 형태는 사각 혹은 원형인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 이식성 도전패턴중에서 그라운드단자나 방열판의 역할을 하는 이식성 도전패턴들은 서로 전기적으로 각각 연결된 형태인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 이식성 도전패턴중에서 파워단자의 역할을 하는 이식성 도전패턴들은 서로 전기적으로 각각 연결된 형태인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 이식성 도전패턴은 상기 이식성 도전패턴들에 부착된 외부연결단자들을 더 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 외부연결단자들은 솔더코트 혹은 솔더볼인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 패키지 몸체는 BGA 또는 QFN패키지중 어느 하나인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 이식성 도전패턴과 상기 반도체 칩의 본드패드와의 연결은 와이어를 통하여 이루어진 것을 특징으로 이식성 도전패턴을 포함하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 반도체 패키지 몸체와 부착되는 방향에 있는 도면패턴의 일면에는 와이어 본딩을 위한 표면처리층이 형성된 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  11. 제8항에 있어서,
    상기 반도체 칩의 밑면은 상기 이식성 도전패턴과 열전도성 다이 접착수지 혹은 전도성 다이 접착수지로 부착된 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 반도체 패키지 몸체는 플립칩 패키지인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 칩은 본드 패드에 솔더 범프가 형성된 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 이식성 도전패턴들은 솔더 범프가 연결되는 부분과 외부연결단자가 부착되는 부분이 배선으로 서로 연결된 형태의 확장된 이식성 도전패턴인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지.
  15. 테이프 필름 위에 이식성 도전패턴이 형성된 임시기판에 반도체 칩을 부착하는 공정;
    상기 반도체 칩이 부착된 임시기판을 몰딩하는 공정; 및
    상기 몰딩된 결과물로부터 상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 공정을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체패키지 제조방법.
  16. 제15항에 있어서,
    상기 반도체 칩을 상기 임시기판에 부착하는 공정은, 열전도성 다이 접착수지 혹은 전도성 다이 접착수지를 이용하여 상기 반도체 칩의 밑면과 상기 임시기판을 접착시키는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 반도체 칩을 접착하는 공정을 진행한 후에 반도체 칩의 본드패드와 상기 이식성 도전패턴을 와이어로 본딩하는 공정을 더 진행하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  18. 제15항에 있어서,
    상기 임시기판을 몰딩하는 공정은 디스팬서(dispenser)를 이용하여 액체상태의 몰딩물질을 디스팬싱(dispensing) 방식으로 봉합하거나, 혹은 열 경화성 수지를 몰드 장비를 이용하여 몰딩하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  19. 제15항에 있어서,
    상기 임시기판의 테이프 필름은 실제적으로 기판의 역할을 수행하는 테이프 본체와, 상기 이식성 도전패턴을 떼어내는 것이 용이한 특성을 지닌 접착층으로 이루어진 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  20. 제17항에 있어서,
    상기 이식성 도전패턴의 표면에는 와이어 본딩을 위한 표면처리층이 형성된 것을 사용하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  21. 제16항에 있어서,
    상기 이식성 도전패턴은 외부연결단자용 이식성 도전패턴과, 방열판용 이식성 도전패턴을 포함하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  22. 제15항에 있어서,
    상기 반도체 칩을 임시기판에 부착하는 공정은 반도체 칩의 본드패드에 솔더범프를 형성하고, 상기 솔더 범프가 상기 이식성 도전패턴들과 연결되도록 상기 반도체 칩을 부착함으로써 이루어지는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  23. 제22항에 있어서,
    상기 이식성 도전패턴들은 솔더 범프가 연결되는 부분과 외부연결단자가 부착되는 부분이 배선으로 서로 연결된 형태의 확장된 이식성 도전패턴인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  24. 제15항에 있어서,
    상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 공정은, 몰딩공정이 끝난 후 혹은 싱귤레이션 공정이 끝난 후에 떼어내는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  25. 테이프 필름 위에 이식성 도전패턴들이 형성되어 있는 임시기판에 반도체 칩의 밑면을 부착하는 제1 공정;
    상기 반도체 칩의 본드패드와 상기 이식성 도전패턴을 와이어로 연결하는 제2 공정;
    상기 와이어 본딩이 수행된 결과물을 몰딩하는 제3 공정;
    상기 몰딩이 수행된 반도체 패키지 몸체로부터 반도체 패키지 몸체에는 상기 이식성 도전패턴이 남도록 하면서 상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 제4 공정;
    상기 반도체 패키지 몸체에 부착된 이식성 도전패턴에 외부연결단자를 형성하는 제5 공정; 및
    상기 외부연결단자가 형성된 반도체 패키지들은 낱개로 분리하는 제6 공정을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  26. 제25항에 있어서,
    상기 이식성 도전패턴들은 외부연결단자용 이식성 도전패턴과 방열판용 이식성 도전패턴으로 이루어지는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  27. 제25항에 있어서,
    상기 외부연결단자를 형성하는 공정은 외부연결단자용 이식성 도전패턴에 솔더볼 혹은 솔더 코트를 형성하는 공정인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  28. 테이프 필름 위에 이식성 도전패턴들이 형성되어 있는 임시기판에 반도체 칩의 밑면을 부착하는 제1 공정;
    상기 반도체 칩의 본드패드와 상기 이식성 도전패턴을 와이어로 연결하는 제2 공정;
    상기 와이어 본딩이 수행된 결과물을 몰딩하는 제3 공정;
    상기 몰딩이 수행된 반도체 패키지 몸체를 낱개로 분리하는 제4 공정; 및
    상기 낱개로 분리된 반도체 패키지 몸체로부터 상기 반도체 패키지 몸체에는 이식성 도전패턴이 남도록 하면서 상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 제5 공정을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  29. 제28항에 있어서,
    상기 이식성 도전패턴들은 외부연결단자용 이식성 도전패턴과 방열판용 이식성 도전패턴으로 이루어지는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  30. 테이프 필름 위에 이식성 도전패턴들이 형성되어 있는 임시기판에 반도체 칩의 본드패드가 상기 이식성 도전패턴과 직접 연결되도록 상기 반도체 칩을 부착하는 제1 공정;
    상기 반도체 칩이 부착된 임시기판을 몰딩하는 제2 공정;
    상기 몰딩이 끝난 반도체 패키지 몸체에서 상기 반도체 패키지 몸체에는 상기 이식성 도전패턴이 남도록 하면서 상기 임시기판으로 사용되었던 테이프 필름을 떼어내는 제3 공정;
    상기 반도체 패키지 몸체에 부착된 이식성 도전패턴에 외부연결단자를 형성하는 제4 공정; 및
    상기 외부연결단자가 부착된 반도체 패키지 몸체를 낱개로 분리하는 제5 공정을 구비하는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  31. 제30항에 있어서,
    상기 반도체 칩은 본드패드에 돌출형의 솔더범프가 형성되어 있는 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
  32. 제30항에 있어서,
    상기 이식성 도전패턴들은 솔더 범프가 연결되는 부분과 외부연결단자가 부착되는 부분이 배선으로 서로 연결된 형태의 확장된 이식성 도전패턴인 것을 특징으로 하는 이식성 도전패턴을 포함하는 반도체 패키지의 제조방법.
KR1020000046164A 2000-08-09 2000-08-09 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법 KR100347706B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020000046164A KR100347706B1 (ko) 2000-08-09 2000-08-09 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US09/677,598 US6429508B1 (en) 2000-08-09 2000-10-03 Semiconductor package having implantable conductive lands and method for manufacturing the same
SG200005831A SG93900A1 (en) 2000-08-09 2000-10-11 Semiconductor package having implantable conductive lands and method for manufacturing the same
TW089121929A TW488053B (en) 2000-08-09 2000-10-19 Semiconductor package having implantable conductive lands and method for manufacturing the same
EP00309247A EP1179844A2 (en) 2000-08-09 2000-10-20 Semiconductor packaging
CN00131634A CN1337741A (zh) 2000-08-09 2000-10-20 具有可注入导电区的半导体封装件及其制造方法
JP2000331153A JP2002057241A (ja) 2000-08-09 2000-10-30 移植性導電パターンを含む半導体パッケージ及びその製造方法
US10/012,480 US6566168B2 (en) 2000-08-09 2001-12-12 Semiconductor package having implantable conductive lands and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000046164A KR100347706B1 (ko) 2000-08-09 2000-08-09 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020012901A KR20020012901A (ko) 2002-02-20
KR100347706B1 true KR100347706B1 (ko) 2002-08-09

Family

ID=19682482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000046164A KR100347706B1 (ko) 2000-08-09 2000-08-09 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법

Country Status (7)

Country Link
US (2) US6429508B1 (ko)
EP (1) EP1179844A2 (ko)
JP (1) JP2002057241A (ko)
KR (1) KR100347706B1 (ko)
CN (1) CN1337741A (ko)
SG (1) SG93900A1 (ko)
TW (1) TW488053B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002687B1 (ko) 2008-07-21 2010-12-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법

Families Citing this family (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
KR100414479B1 (ko) * 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100677651B1 (ko) * 2001-04-13 2007-02-01 야마하 가부시키가이샤 반도체 소자 및 패키지와 그 제조방법
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US7015072B2 (en) 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6853202B1 (en) * 2002-01-23 2005-02-08 Cypress Semiconductor Corporation Non-stick detection method and mechanism for array molded laminate packages
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
KR20030082177A (ko) * 2002-04-17 2003-10-22 주식회사 칩팩코리아 칩 스케일 패키지 및 그의 제조방법
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
JP3536105B2 (ja) * 2002-06-21 2004-06-07 沖電気工業株式会社 半導体装置およびその製造方法
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US6769174B2 (en) * 2002-07-26 2004-08-03 Stmicroeletronics, Inc. Leadframeless package structure and method
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
JP4166065B2 (ja) * 2002-09-27 2008-10-15 三洋電機株式会社 回路装置の製造方法
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
KR100558269B1 (ko) * 2002-11-23 2006-03-10 이규한 금속 칩 스케일 반도체패키지 및 그 제조방법
US6930377B1 (en) * 2002-12-04 2005-08-16 National Semiconductor Corporation Using adhesive materials as insulation coatings for leadless lead frame semiconductor packages
US20040178483A1 (en) * 2003-03-12 2004-09-16 Cheng-Ho Hsu Method of packaging a quad flat no-lead semiconductor and a quad flat no-lead semiconductor
KR100967668B1 (ko) * 2003-04-11 2010-07-07 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조방법
US6894376B1 (en) * 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7033517B1 (en) * 2003-09-15 2006-04-25 Asat Ltd. Method of fabricating a leadless plastic chip carrier
WO2005078789A1 (en) 2004-01-13 2005-08-25 Infineon Technologies Ag Chip-sized filp-chip semiconductor package and method for making the same
US20050227382A1 (en) * 2004-04-02 2005-10-13 Hui Angela T In-situ surface treatment for memory cell formation
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
US7166906B2 (en) * 2004-05-21 2007-01-23 Samsung Electronics Co., Ltd. Package with barrier wall and method for manufacturing the same
US7064419B1 (en) 2004-06-18 2006-06-20 National Semiconductor Corporation Die attach region for use in a micro-array integrated circuit package
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package
US7259460B1 (en) 2004-06-18 2007-08-21 National Semiconductor Corporation Wire bonding on thinned portions of a lead-frame configured for use in a micro-array integrated circuit package
US7161232B1 (en) 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages
US7645640B2 (en) * 2004-11-15 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with leadframe substrate
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
US7846775B1 (en) * 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7851896B2 (en) * 2005-07-14 2010-12-14 Chipmos Technologies Inc. Quad flat non-leaded chip package
TWI287275B (en) * 2005-07-19 2007-09-21 Siliconware Precision Industries Co Ltd Semiconductor package without chip carrier and fabrication method thereof
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7327030B2 (en) * 2005-12-16 2008-02-05 Atmel Corporation Apparatus and method incorporating discrete passive components in an electronic package
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
DE102006030581B3 (de) * 2006-07-03 2008-02-21 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements
WO2008057770A2 (en) * 2006-10-27 2008-05-15 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
EP2137763A2 (en) * 2007-04-10 2009-12-30 Nxp B.V. Package, method of manufacturing a package and frame
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
JP2009252778A (ja) * 2008-04-01 2009-10-29 Sharp Corp 半導体パッケージの製造方法
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US8039311B2 (en) * 2008-09-05 2011-10-18 Stats Chippac Ltd. Leadless semiconductor chip carrier system
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8531022B2 (en) * 2009-03-06 2013-09-10 Atmel Corporation Routable array metal integrated circuit package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
CN102024708A (zh) * 2009-09-14 2011-04-20 飞思卡尔半导体公司 引线框及其形成方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
WO2011042982A1 (ja) * 2009-10-09 2011-04-14 トヨタ自動車株式会社 半導体装置の製造方法
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US20110140253A1 (en) * 2009-12-14 2011-06-16 National Semiconductor Corporation Dap ground bond enhancement
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8525305B1 (en) * 2010-06-29 2013-09-03 Eoplex Limited Lead carrier with print-formed package components
CN102339404B (zh) * 2010-07-20 2016-06-15 上海仪电智能电子有限公司 一种新型智能卡模块及其生产工艺
US8455304B2 (en) 2010-07-30 2013-06-04 Atmel Corporation Routable array metal integrated circuit package fabricated using partial etching process
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
CN102486427A (zh) * 2010-12-06 2012-06-06 飞思卡尔半导体公司 压力传感器及其封装方法
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
CN102589753B (zh) 2011-01-05 2016-05-04 飞思卡尔半导体公司 压力传感器及其封装方法
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
WO2013006209A2 (en) * 2011-07-03 2013-01-10 Eoplex Limited Lead carrier with thermally fused package components
US8643169B2 (en) 2011-11-09 2014-02-04 Freescale Semiconductor, Inc. Semiconductor sensor device with over-molded lid
US9029999B2 (en) 2011-11-23 2015-05-12 Freescale Semiconductor, Inc. Semiconductor sensor device with footed lid
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101535815B1 (ko) * 2013-10-24 2015-07-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9297713B2 (en) 2014-03-19 2016-03-29 Freescale Semiconductor,Inc. Pressure sensor device with through silicon via
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9362479B2 (en) 2014-07-22 2016-06-07 Freescale Semiconductor, Inc. Package-in-package semiconductor sensor device
US10727085B2 (en) * 2015-12-30 2020-07-28 Texas Instruments Incorporated Printed adhesion deposition to mitigate integrated circuit package delamination
CN107293523A (zh) * 2016-03-30 2017-10-24 苏州保尔迪瓦电子科技有限公司 一种智能功率模块及其制造方法
CN107527874B (zh) 2016-06-20 2023-08-01 恩智浦美国有限公司 腔式压力传感器器件
JP2018098487A (ja) 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5620928A (en) * 1995-05-11 1997-04-15 National Semiconductor Corporation Ultra thin ball grid array using a flex tape or printed wiring board substrate and method
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP2000022044A (ja) 1998-07-02 2000-01-21 Mitsubishi Electric Corp 半導体装置とその製造方法
US6307256B1 (en) * 1998-10-26 2001-10-23 Apack Technologies Inc. Semiconductor package with a stacked chip on a leadframe
KR20010009350A (ko) 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
US6247229B1 (en) 1999-08-25 2001-06-19 Ankor Technology, Inc. Method of forming an integrated circuit device package using a plastic tape as a base
US6312976B1 (en) * 1999-11-22 2001-11-06 Advanced Semiconductor Engineering, Inc. Method for manufacturing leadless semiconductor chip package
US6338985B1 (en) * 2000-02-04 2002-01-15 Amkor Technology, Inc. Making chip size semiconductor packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002687B1 (ko) 2008-07-21 2010-12-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법

Also Published As

Publication number Publication date
SG93900A1 (en) 2003-01-21
US20020041019A1 (en) 2002-04-11
KR20020012901A (ko) 2002-02-20
EP1179844A2 (en) 2002-02-13
US6429508B1 (en) 2002-08-06
JP2002057241A (ja) 2002-02-22
TW488053B (en) 2002-05-21
CN1337741A (zh) 2002-02-27
US6566168B2 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
KR100347706B1 (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US6400004B1 (en) Leadless semiconductor package
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
US6489218B1 (en) Singulation method used in leadless packaging process
US6534849B1 (en) Tape having implantable conductive lands for semiconductor packaging process and method for manufacturing the same
US11004775B2 (en) SMDS integration on QFN by 3D stacked solution
US9177837B2 (en) Fabrication method of semiconductor package having electrical connecting structures
JP2000340714A (ja) 半導体パッケージ及びその製造方法
WO2003098687A1 (fr) Dispositif a semiconducteur et procede de fabrication
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
US20050287700A1 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US20230207509A1 (en) Multi-layer semiconductor package with stacked passive components
KR101753416B1 (ko) Ｉｃ 패키지용 리드프레임 및 제조방법
KR100434201B1 (ko) 반도체 패키지 및 그 제조 방법
JP3691335B2 (ja) 回路装置の製造方法
KR100629887B1 (ko) 금속 칩스케일 반도체패키지 및 그 제조방법
KR200254077Y1 (ko) 열방출용 구리랜드를 갖는 윈도우 칩 스케일 패키지용인쇄회로기판
JP2001127228A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
KR100388287B1 (ko) 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조방법
US20010001069A1 (en) Metal stud array packaging
JP3778783B2 (ja) 回路装置およびその製造方法
KR100308393B1 (ko) 반도체패키지및그제조방법
JP4311294B2 (ja) 電子装置およびその製造方法
KR100464562B1 (ko) 반도체 패키지
JP2002237545A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080725

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee