KR101002687B1 - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 펀치에 의한 기계적 스트레스로 인해 칩아웃 또는 크랙 등의 단점을 초래하는 싱귤레이션 공정을 진행하지 않고도, MLF형 반도체 패키지를 용이하게 제조할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
이를 위해, 본 발명은 소정 면적을 갖는 캐리어를 제공하는 단계와; 상기 캐리어의 표면에 접착수단을 부착하는 단계와; 상기 접착수단의 표면에 별도로 구비된 칩탑재판들을 소정의 간격으로 부착시키는 단계와; 별도로 구비된 다수의 리드들을 상기 칩탑재판의 사방 모서리에 인접 배열시키며 상기 접착수단의 표면에 부착시킴으로써, 하나의 칩탑재판에 다수의 리드가 인접 배열된 각 반도체 패키지 영역이 매트릭스 배열을 이루며 형성되는 단계와; 상기 반도체 칩의 본딩패드와, 상기 와이어간을 전기적으로 연결하는 와이어 본딩 단계와; 상기 칩탑재판의 저면과, 리드의 저면이 외부로 노출되도록 상기 반도체 칩과, 와이어와, 칩탑재판의 상면과, 리드의 상면을 몰딩 컴파운드 수지로 몰딩하되, 상기 매트리스 배열을 이루는 각 반도체 패키지 영역을 개별 몰딩하는 단계와; 개별 몰딩된 개개의 반도체 패키지를 접착수단으로부터 떼어내는 픽업 단계; 로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
반도체 패키지, MLF, 싱귤레이션, 몰딩, 반도체 칩, 리드, 칩탑재판

Description

반도체 패키지 제조 방법{Method for manufacturing semiconductor package}
본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 펀치에 의한 기계적 스트레스로 인해 칩아웃 또는 크랙 등의 단점을 초래하는 싱귤레이션 공정을 진행하지 않고도, MLF형 반도체 패키지를 용이하게 제조할 수 있도록 한 반도체 패키지 제조 방법에 관한 것이다.
반도체 패키지 제조용 기판의 한 종류로서, 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 부착되는 칩탑재판과, 상기 사이드프레임과 칩탑재판의 각 꼭지점 위치를 일체로 연결하는 타이바와, 상기 사이드프레임으로부터 상기 칩탑재판의 사방 모서리에 인접 배열되는 다수의 리드 등을 포함하여 구성되어 있다.
최근에는, 휴대폰, 디지털 카메라, 노트북 등 소형 전자기기들에 적용하기 위하여 반도체 패키지를 보다 경박단소화시키는 추세에 있는 바, 이러한 추세에 맞추어 반도체 패키지를 제조하기 위한 기판 또한 매우 작은 구조로 제작되고 있으 며, 그 중 하나가 마이크로 리드프레임이다.
상기 마이크로 리드프레임은 반도체 패키지로 최종 제조되는 반도체 패키지 영역이 가로 및 세로 방향을 따라 4×4, 4×5, 5×5 등 매트릭스 배열로 제작되고 있으며, 몰딩 컴파운드 수지와 결합력을 증대시키기 위하여 칩탑재판과, 리드의 저면 일부는 에칭 처리된 구조로 제작되고 있다.
여기서 종래의 MLF(Micro lead frame)를 이용한 반도체 패키지 구조를 간략하게 살펴보면 다음과 같다.
첨부한 도 5는 일반적인 MLF(Micro lead frame)를 이용한 반도체 패키지를 나타내는 단면도이다.
다수의 반도체 패키지 영역을 갖는 마이크로 리드프레임을 제공하는 단계와; 상기 마이크로 리드프레임(210)의 칩탑재판(202)상에 반도체 칩(204)을 부착하는 단계와; 상기 마이크로 리드프레임(200)의 각 리드(206)와, 상기 반도체 칩(204)의 본딩패드간을 와이어(208)로 연결하는 단계와; 상기 반도체 칩(204)과 와이어(208) 등을 외부로부터 보호하기 위하여 몰딩 컴파운드 수지(210)로 몰딩하는 단계; 등을 거쳐 마이크로 리드프레임을 이용한 반도체 패키지(200)가 완성된다.
이때, 상기 칩탑재판(202)의 저면과 각 리드(206)들의 저면은 반도체 칩(204)에서 발생되는 열방출 효과를 얻기 위하여 외부로 노출된 상태가 되고, 또한 몰딩 컴파운드 수지(210)와 결합력을 증대시키기 위하여 상기 칩탑재판(202)과 각 리드(206)의 저부에 형성된 에칭부에 몰딩 컴파운드 수지(208)가 락킹(locking)작용을 하면서 채워지는 상태가 된다.
이렇게 매트릭스 배열로 이루어진 다수의 반도체 패키지 영역에 대한 반도체 패키지 제조가 완료되면, 개개의 반도체 패키지로 분리시키는 싱귤레이션 공정이 진행된다.
즉, 펀치 또는 다이아몬드 블레이드 등 기계적 절단기구를 이용하여 다수의 반도체 패키지 영역을 따라 펀칭 내지 소잉을 실시하는 싱귤레이션 공정을 진행함으로써, 개개의 반도체 패키지로 분리되어지고, 이후 트레이(tray) 또는 튜브(tube) 등에 적재하여 최종 테스트 공정을 거친 다음, 엔드 유저(end user)에게 제품으로 공급하게 된다.
그러나, 상기와 같은 MLF형 반도체 패키지는 그 싱귤레이션 공정시 펀치 또는 블레이드에 의한 기계적 스트레스를 받게 되어, 반도체 칩이 이탈되거나 깨지는 칩 아웃(chip out) 현상 또는 크랙(crack) 현상등 불량이 발생되고, 또한 공정에 따른 장비 및 인원에 소요되는 비용이 매우 크다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 펀치 또는 블레이드에 의한 기계적 스트레스로 인해 칩아웃 또는 크랙 등의 단점을 초래하는 싱귤레이션 공정을 별도로 진행하지 않고도, MLF형 반도체 패키지를 용이하게 제조할 수 있도록 한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 소정 면적을 갖는 캐리어를 제공하는 단계와; 상기 캐리어의 표면에 접착수단을 부착하는 단계와; 상기 접착수단의 표면에 별도로 구비된 칩탑재판들을 소정의 간격으로 부착시키는 단계와; 별도로 구비된 다수의 리드들을 상기 칩탑재판의 사방 모서리에 인접 배열시키며 상기 접착수단의 표면에 부착시킴으로써, 하나의 칩탑재판에 다수의 리드가 인접 배열된 각 반도체 패키지 영역이 매트릭스 배열을 이루며 형성되는 단계와; 상기 반도체 칩의 본딩패드와, 상기 리드간을 전기적으로 연결하는 와이어 본딩 단계와; 상기 칩탑재판의 저면과, 리드의 저면이 외부로 노출되도록 상기 반도체 칩과, 와이어와, 칩탑재판의 상면과, 리드의 상면을 몰딩 컴파운드 수지로 몰딩하되, 상기 매트릭스 배열을 이루는 각 반도체 패키지 영역을 개별 몰딩하는 단계와; 개별 몰딩된 개개의 반도체 패키지를 접착수단으로부터 떼어내는 픽업 단계; 로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
바람직한 구현예로서, 상기 몰딩 단계에 있어서, 상기 매트릭스 배열을 이루는 각 반도체 패키지 영역과 동일한 갯수 및 배열을 이루는 오목한 공간인 캐비티와, 각 캐비티간을 구획해주는 격벽으로 구성된 몰딩용 금형이 채택 사용된 것을 특징으로 한다.
바람직한 다른 구현예로서, 상기 칩탑재판 및 리드의 측면부에 에칭 또는 가공에 의하여 형성된 요홈에 몰딩 단계시 몰딩 컴파운드 수지가 채워지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
종래에 펀치 또는 블레이드에 의한 기계적 스트레스로 인해 칩아웃 또는 크랙 등의 단점을 초래하는 싱귤레이션 공정을 별도로 진행하지 않고, 접착수단 및 개별 몰딩 방식의 몰딩용 금형을 이용하여 반도체 패키지를 개개의 유니트 단위로 제조할 수 있도록 함으로써, 종래의 싱귤레이션 공정에 따른 불량 현상을 완전히 배제할 수 있는 MLF형 반도체 패키지를 제공할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 도 1은 본 발명에 따른 반도체 패키지 제조 방법을 순서대로 나타내는 단면도이고, 도 2는 본 발명에 따른 반도체 패키지 제조 방법중 와이어 본딩 단계후를 설명하는 평면도이다.
먼저, 다수의 반도체 패키지 영역을 구현하기 위하여, 이에 맞는 면적을 갖는 캐리어(10: 예를들어, 공정간 받침 이송수단으로 사용될 수 있는 직사각의 금속 내지 플라스틱 판체)를 구비하고, 이 캐리어(10)의 상부 표면에 동일 면적을 갖는 UV 접착제와 같은 접착수단(12)을 부착한다.
다음으로, 상기 접착수단(12)의 표면에 별도로 구비된 칩탑재판(14)들을 소 정의 간격으로 부착시키는 바, 상기 칩탑재판(14)은 해당 반도체 칩을 탑재시킬 수 있는 크기를 갖는 정사각 내지 직사각형의 동판으로서, 미리 제작 구비된 것이다.
이어서, 다수의 리드(16)들을 상기 칩탑재판(14)의 사방 모서리에 인접 배열시키며 상기 접착수단(12)의 표면에 부착시키는 바, 마찬가지로 상기 각 리드(16)들도 칩탑재판(14) 제작시 미리 설계된 갯수로 제작 구비된 것이다.
이때, 상기 칩탑재판(14) 및 리드(16)는 그 측면부에 에칭 또는 가공에 의하여 요홈(18)이 형성된 구조로 채택되며, 이 요홈(18)은 몰딩 단계시 몰딩 컴파운드 수지(20)가 채워지는 부분이 된다.
이렇게 상기 접착수단(12)의 표면상에서, 하나의 칩탑재판(14)에 다수의 리드(16)가 인접 배열되어 하나의 반도체 패키지 영역(22)을 이루되, 각 반도체 패키지 영역(22)이 가로 및 세로 방향을 따라 매트릭스 배열을 이루는 상태가 된다.
다음으로, 첨부한 도 2에서 잘 볼 수 있듯이 상기 칩탑재판(14)상에 반도체 칩(24)을 부착하는 단계와, 상기 반도체 칩(24)의 본딩패드와 상기 각 리드(16)간을 전기적으로 연결하는 와이어(26) 본딩 단계가 진행된다.
이어서, 상기 칩탑재판(14)의 저면과 각 리드(16)의 저면(접착수단에 접착된 면)이 외부로 노출되도록 상기 반도체 칩(24)과, 와이어(26)와, 칩탑재판(14)의 상면과, 각 리드(16)의 상면을 몰딩 컴파운드 수지(20)로 몰딩하되, 매트릭스 배열을 이루는 각 반도체 패키지 영역(22)을 개별 몰딩하는 단계가 진행된다.
특히, 첨부한 도 3a 및 도 3b에 도시된 바와 같이 상기 몰딩 단계에서 채택 사용된 몰딩용 금형(28)은 개별 몰딩을 위하여 별도 제작된 것으로서, 상기 매트릭 스 배열을 이루는 각 반도체 패키지 영역(22)과 동일한 갯수 및 배열을 이루는 오목한 공간인 캐비티(30)와, 각 캐비티(30)간을 구획해주는 격벽(32)으로 구성된다.
따라서, 상기 몰딩용 금형(28)을 상기 접착수단(12)의 상면에 안착시키게 되면, 각 캐비티(30)내에는 칩 부착 및 와이어 본딩 공정을 마친 하나의 반도체 패키지 영역(22)이 각기 내재되는 상태가 되고, 이에 각 캐비티(30)에 몰딩 컴파운드 수지(20)가 각기 채워지게 함으로써, 각 반도체 패키지 영역(22)이 개별적으로 몰딩되어진다.
이때, 상기 칩탑재판(14) 및 각 리드(16)의 측면부에 에칭 또는 가공에 의하여 형성된 요홈(18)에 몰딩 단계시 몰딩 컴파운드 수지(20)가 락킹 작용을 하며 채워지게 되어, 칩탑재판(14)과 몰딩 컴파운드 수지(20) 상호간, 그리고 각 리드(16)와 몰딩 컴파운드 수지(20) 상호간의 결합력이 향상될 수 있다.
연이어, 상기 몰딩 컴파운드 수지(20)의 경화후, 상기 몰딩용 금형(28)을 탈형시킴에 따라, 상기 접착수단(12)상에 다수개의 MLF형 반도체 패키지(100)가 매트릭스 배열을 이루며 독립적으로 배열된 상태가 된다.
즉, 상기 몰딩용 금형(28)의 격벽(32)에 의하여 각 반도체 패키지(100)가 이미 분리된 상태로 몰딩 공정이 진행되었기 때문에, 몰딩용 금형(28)을 탈형하게 되면 상기 접착수단(12)상에 다수개의 MLF형 반도체 패키지(100)가 상호간에 어떠한 연결도 없이 독립적으로 배열된 상태가 된다.
이렇게 제조된 각 반도체 패키지(100)를 첨부한 도 4에 도시된 바와 같이 소정의 픽업수단(미도시됨: 예를들어, 진공흡착수단)을 이용하여 UV 접착제인 접착수 단(12)으로부터 떼어내는 단계 후, 다음 공정인 테스트 공정으로 이송되도록 트레이에 로딩하여 적재시키게 된다.
이와 같이, 종래의 MLF형 반도체 패키지 제조시, 칩 아웃 및 크랙 등의 불량 현상을 초래하던 펀치 또는 블레이드에 의한 싱귤레이션 공정을 배제하고도, MLF형 반도체 패키지를 용이하게 제조할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 제조 방법을 순서대로 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지 제조 방법중 와이어 본딩 단계후를 설명하는 평면도,
도 3a는 본 발명에 따른 반도체 패키지 제조 방법중 몰딩 단계를 설명하는 단면도이고, 도 3b는 본 발명에 따른 반도체 패키지의 몰딩 단계에 사용되는 몰딩용 금형 구조를 설명하는 저면도,
도 4는 본 발명에 따른 반도체 패키지 제조 방법에 의하여 최종 제조된 반도체 패키지 및 그 픽업 단계를 설명하는 단면도,
도 5는 종래의 MLF 패키지 구조를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 캐리어 12 : 접착수단
14 : 칩탑재판 16 : 리드
18 : 요홈 20 : 몰딩 컴파운드 수지
22 : 반도체 패키지 영역 24 : 반도체 칩
26 : 와이어 28 : 몰딩용 금형
30 : 캐비티 32 : 격벽
100 : 반도체 패키지

Claims (3)

  1. 소정 면적을 갖는 캐리어를 제공하는 단계와;
    상기 캐리어의 표면에 접착수단을 부착하는 단계와;
    상기 접착수단의 표면에 별도로 구비된 칩탑재판들을 소정의 간격으로 부착시키는 단계와;
    별도로 구비된 다수의 리드들을 상기 칩탑재판의 사방 모서리에 인접 배열시키며 상기 접착수단의 표면에 부착시킴으로써, 하나의 칩탑재판에 다수의 리드가 인접 배열된 각 반도체 패키지 영역이 매트릭스 배열을 이루며 형성되는 단계와;
    상기 반도체 칩의 본딩패드와, 상기 리드간을 전기적으로 연결하는 와이어 본딩 단계와;
    상기 칩탑재판의 저면과, 리드의 저면이 외부로 노출되도록 상기 반도체 칩과, 와이어와, 칩탑재판의 상면과, 리드의 상면을 몰딩 컴파운드 수지로 몰딩하되, 상기 매트릭스 배열을 이루는 각 반도체 패키지 영역을 개별 몰딩하는 단계와;
    개별 몰딩된 개개의 반도체 패키지를 접착수단으로부터 떼어내는 픽업 단계;
    로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 청구항 1에 있어서, 상기 몰딩 단계에 있어서, 상기 매트릭스 배열을 이루는 각 반도체 패키지 영역과 동일한 갯수 및 배열을 이루는 캐비티와, 각 캐비티간을 구획해주는 격벽으로 구성된 몰딩용 금형이 채택 사용된 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 청구항 1에 있어서, 바람직한 다른 구현예로서, 상기 칩탑재판 및 리드의 측면부에 에칭 또는 가공에 의하여 형성된 요홈에 몰딩 단계시 몰딩 컴파운드 수지가 채워지는 것을 특징으로 하는 반도체 패키지 제조 방법.
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