JP2010192848A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2010192848A
JP2010192848A JP2009038319A JP2009038319A JP2010192848A JP 2010192848 A JP2010192848 A JP 2010192848A JP 2009038319 A JP2009038319 A JP 2009038319A JP 2009038319 A JP2009038319 A JP 2009038319A JP 2010192848 A JP2010192848 A JP 2010192848A
Authority
JP
Japan
Prior art keywords
resin mold
stage
lead
frame
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009038319A
Other languages
English (en)
Other versions
JP5136458B2 (ja
Inventor
Yoshio Fukuda
芳生 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP2009038319A priority Critical patent/JP5136458B2/ja
Priority to CN201010121385.9A priority patent/CN101814463B/zh
Priority to US12/707,598 priority patent/US20100213586A1/en
Publication of JP2010192848A publication Critical patent/JP2010192848A/ja
Application granted granted Critical
Publication of JP5136458B2 publication Critical patent/JP5136458B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】金属性薄板からなるステージ部の表面に半導体チップを搭載し、ステージ部の裏面を外方に露出させるように半導体チップ及びステージ部を樹脂モールド部で封止した構成の半導体パッケージにおいて、ステージ部の裏面にめっきを施す作業を簡便に行うことができるようにする。
【解決手段】ステージ部５の裏面５ｂとその厚さ方向に重なる樹脂モールド部９の積層部分Ｓよりも外側に位置する樹脂モールド部９の外郭部分Ｏに、ステージ部５の表面５ａの上方に位置する樹脂モールド部９の上面９ａから突出する突起部１１を形成する。また、突起部１１を含む樹脂モールド部９の外郭部分Ｏの厚さ寸法が、ステージ部５及び樹脂モールド部９の積層部分Ｓを足し合わせた厚さ寸法よりも大きくなるように設定する。
【選択図】図３

Description

この発明は、半導体パッケージ及びその製造方法に関する。
従来の半導体パッケージには、例えば特許文献１のように、リードフレームによって構成される略板状のステージ部の表面に半導体チップを搭載して樹脂モールド部で封止した構成のものがある。この構成の半導体パッケージにおいては、半導体チップから発生する熱を効率よく放熱することを目的として、ステージ部の裏面を樹脂モールド部の外方に露出させている。また、この種の半導体パッケージでは、ステージ部の裏面全体を半田等により回路基板に接合させることで半導体チップの熱を回路基板に逃がすため、ステージ部の裏面には半田の濡れ性を向上させるためのめっきが形成されている。このめっきは、樹脂モールド部を形成した後に行われる。
特開２０００−１５０７２５号公報
このような半導体パッケージは、めっきを施した後に複数積層した状態で搬送されることがあるが、この際、上側の半導体パッケージのステージ部の裏面に形成されためっきが、下側の半導体パッケージの樹脂モールド部に付着してしまう虞がある。すなわち、ステージ部の裏面に形成されためっきが剥がれてしまう虞がある。
また、半導体パッケージをその厚さ方向に複数積層した状態でめっきを施す場合には、上側の半導体パッケージのステージ部が下側の樹脂モールド部に接触しないように、上下のリードフレーム間に別途スペーサを設置する必要があるが、この設置作業は面倒であり、結果として、半導体パッケージの製造効率が低下する虞がある。
本発明は、上述した事情に鑑みてなされたものであって、ステージ部の裏面にめっきを施すための作業を簡便に行うことができ、また、ステージ部の裏面に形成されためっきが剥がれることを防止できる半導体パッケージ及びその製造方法を提供することを目的とする。
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の半導体パッケージは、半導体チップと、該半導体チップを表面に配した板状のステージ部と、前記半導体チップの周囲に配されて前記半導体チップに電気接続される複数のリードと、前記ステージ部の裏面が外方に露出するように前記半導体チップ、前記ステージ部及び前記リードを封止する樹脂モールド部とを備え、前記樹脂モールド部のうち、前記ステージ部の裏面と当該ステージ部の厚さ方向に重なる前記樹脂モールド部の積層部分よりも外側に位置する前記樹脂モールド部の外郭部分には、前記ステージ部の表面側及び裏面側の少なくとも一方から前記ステージ部の厚さ方向に突出する突起部が形成され、前記突起部を含む前記樹脂モールド部の外郭部分の厚さ寸法が、前記樹脂モールド部の積層部分の厚さ寸法及び前記ステージ部の厚さ寸法を足し合わせた厚さ寸法よりも大きいことを特徴とする。
この半導体パッケージをその厚さ方向に複数重ね合わせる場合に、複数の半導体パッケージのステージ部がその厚さ方向に重なり合うように配置すると、一方の半導体パッケージの樹脂モールド部の上面側あるいは下面側から突出する突起部が、他方の樹脂モールド部の外郭部分の下面あるいは上面が当接する。これにより、上側の半導体パッケージを構成する樹脂モールド部の下面に露出するステージ部の裏面と、下側の半導体パッケージを構成する樹脂モールド部の上面との間には隙間が生じ、上側の半導体パッケージを構成するステージ部の裏面が下側の半導体パッケージを構成する樹脂モールド部に接触することを防止できる。
したがって、従来のように別途スペーサを設置することなく、上述したように複数の半導体パッケージを積層するだけで、各半導体パッケージのステージ部の裏面にめっきを施すことができる。すなわち、めっきを施すための作業を簡便に行うことができ、半導体パッケージの製造効率向上を図ることができる。
また、めっきを施した後に複数の半導体パッケージを積層した状態では、上側の半導体パッケージのステージ部の裏面に形成されためっきが、下側の半導体パッケージの樹脂モールド部の上部に付着することを防止できる。
そして、前記半導体パッケージにおいては、前記突起部が、前記樹脂モールド部の積層部分を囲む平面視環状に形成されてもよい。
また、前記半導体パッケージにおいては、前記突起部が、前記ステージ部の裏面の中心を通って前記厚さ方向に延びる中心軸線を中心として互いに軸対称となる位置に複数形成されてもよい。
そして、本発明の半導体パッケージの製造方法は、板状のステージ部と、当該ステージ部の周囲に配される複数のリードと、前記ステージ部を囲繞して前記複数のリードを相互に連結するフレーム枠部と、当該フレーム枠部及び前記ステージ部を相互に連結する連結リードとを備えるリードフレームを金属性薄板に形成するフレーム準備工程と、前記ステージ部の表面に半導体チップを固定し、該半導体チップを前記リードに電気接続するチップ搭載工程と、前記ステージ部の裏面を外方に露出させるように、前記ステージ部、前記半導体チップ及び前記リードを封止する樹脂モールド部を形成するモールド工程と、前記樹脂モールド部から外方に露出する前記ステージ部及び前記リードにめっきを施すめっき工程とを備え、前記モールド工程において、前記樹脂モールド部のうち、前記ステージ部の裏面と当該ステージ部の厚さ方向に重なる前記樹脂モールド部の積層部分よりも外側に位置する前記樹脂モールド部の外郭部分には、前記ステージ部の表面側及び裏面側の少なくとも一方から前記ステージ部の厚さ方向に突出する突起部が形成され、かつ、前記突起部を含む前記樹脂モールド部の外郭部分の厚さ寸法が、前記樹脂モールド部の積層部分の厚さ寸法及び前記ステージ部の厚さ寸法を足し合わせた厚さ寸法よりも大きくなるように設定されることを特徴とする。
そして、前記半導体パッケージの製造方法においては、前記フレーム準備工程において複数の前記リードフレームを用意すると共に、複数のリードフレームに対して前記チップ搭載工程及び前記モールド工程を実施し、前記めっき工程の前に、複数の前記ステージ部がその厚さ方向に重なり合うように複数の前記リードフレームを積層し、一方のリードフレームに形成された前記樹脂モールド部の上面側あるいは下面側から突出する前記突起部を、他方のリードフレームに形成された前記樹脂モールド部の外郭部分の下面あるいは上面に当接させることで、上側の樹脂モールド部の下面に露出する前記ステージ部と、下側の樹脂モールド部の上面との間に隙間を形成してもよい。
本発明によれば、複数の半導体パッケージを積層させてもステージ部の裏面にめっきを施すための作業を簡便に行うことができ、また、複数の半導体パッケージを積層した状態でステージ部の裏面に形成されためっきが剥がれることを防止できる。
この発明の一実施形態に係る半導体パッケージを、その樹脂モールド部の上面側から見た状態を示す平面図である。 図１の半導体パッケージを、その樹脂モールド部の下面側から見た状態を示す平面図である。 図１，２のＡ−Ａ矢視断面図である。 図１の半導体パッケージの製造に用いるリードフレームを、そのステージ部の裏面側から見た状態を示す平面図である。 図３の半導体パッケージを複数積層した状態を示す断面図である。 この発明の他の実施形態に係る半導体パッケージを、その樹脂モールド部の上面側から見た状態を示す平面図である。 この発明の他の実施形態に係る半導体パッケージを、その樹脂モールド部の上面側から見た状態を示す平面図である。 この発明の他の実施形態に係る半導体パッケージを複数積層した状態を示す断面図である。 この発明の他の実施形態に係る半導体パッケージを示す断面図である。
以下、図１〜５を参照して本発明の一実施形態に係る半導体パッケージ１について説明する。なお、図示例の半導体パッケージ１は、金属性薄板２０によって複数連結されているが、最終的には個別に切り分けられるようになっている。
図１〜３に示すように、各半導体パッケージ１は、半導体チップ３と、半導体チップ３を表面５ａに配した板状のステージ部５と、半導体チップ３の周囲に配されて半導体チップ３に電気接続される複数のインナーリード（リード）７と、これら半導体チップ３、ステージ部５及び複数のインナーリード７を封止する樹脂モールド部９とを備えている。
ステージ部５及びインナーリード７は、半導体パッケージ１の製造に使用するリードフレーム２１に形成されるものである。図４に示すように、このリードフレーム２１は、１つのステージ部５を備えるものを１個のものとして、金属性薄板２０に１列あるいは複数列に並ぶようにプレス加工やエッチング加工によって複数連ねて形成されるものである。以下、本明細書中では１個単位のものをリードフレーム２１と称する。
リードフレーム２１は、平面視略矩形に形成されたステージ部５と、ステージ部５の周囲に配される複数のリード２３と、複数のリード２３を相互に連結するフレーム枠部２５と、ステージ部５及びフレーム枠部２５を相互に連結する複数の連結リード２７とを備えて構成されている。フレーム枠部２５は、ステージ部５を囲繞する平面視略矩形の内縁を有しており、金属性薄板２０においては、相互に隣り合う２つのリードフレーム２１に共通する部位として形成されている。
ステージ部５の各辺は、フレーム枠部２５の各辺に沿うように配されている。また、複数のリード２３は、フレーム枠部２５の内縁の各辺からこれに対向するステージ部５の各辺に向けて突出しており、各リード２３の先端とステージ部５の各辺との間には隙間が形成されている。なお、図示例において、各リード２３は、ステージ部５やフレーム枠部２５の内縁の各辺に直交する方向に延びている。そして、各連結リード２７は、フレーム枠部２５の内縁の各角部からステージ部５の各角部まで直線状に延びて形成されている。
なお、各リード２３の先端部は半導体パッケージ１におけるインナーリード７をなしており、ステージ部５側に位置する各連結リード２７の先端部も、半導体パッケージ１の構成に含まれる。
さらに、リードフレーム２１には、複数のリード２３及び連結リード２７の長手方向の中途部を相互に連結するダムバー２９が形成されている。ダムバー２９は、平面視略矩形の環状に形成されており、その各辺はフレーム枠部２５やステージ部５の各辺に沿うように配されている。
このリードフレーム２１のほぼ全体は、元の金属性薄板２０と同じ厚さ寸法に設定されており、ダムバー２９とステージ部５との間に配される連結リード２７の先端部だけが、金属性薄板２０よりも薄く形成されている。具体的には、半導体チップ３が配されるステージ部５の表面５ａとは反対側に面する連結リード２７の先端部の裏面にハーフエッチング加工が施され、連結リード２７の先端部の裏面は、ステージ部５の裏面５ｂよりも低く位置している。なお、図４においては、ハーフエッチング加工が施された連結リード２７の裏面がハッチング領域によって示されている。
そして、図１〜３に示すように、半導体パッケージ１を構成する樹脂モールド部９は、上述したリードフレーム２１の構成のうちダムバー２９よりも内側に位置する部分、すなわち、ステージ部５、リード２３の先端部（インナーリード７）及び連結リード２７の先端部を封止している。この樹脂モールド部９は、平面視略矩形の厚板状に形成され、その各辺がダムバー２９の各辺に沿うように配されている。
ステージ部５の厚さ方向に面する樹脂モールド部９の平坦な下面９ｂには、ステージ部５の裏面５ｂ及びインナーリード７の裏面が外方に露出しており、樹脂モールド部９の下面９ｂと共に同一平面を形成している。なお、連結リード２７の先端部の裏面はステージ部５の裏面よりも低く形成されているため、樹脂モールド部９の下面９ｂには露出しない。
そして、ステージ部５の表面５ａの上方に位置する樹脂モールド部９の上面９ａは、下面９ｂと平行な平坦面に形成されている。樹脂モールド部９には、その上面９ａから突出する平面視矩形環状の突起部１１が形成されている。
この突起部１１は、ステージ部５の裏面５ｂとステージ部５の厚さ方向に重なる樹脂モールド部９の積層部分Ｓよりも外側に位置する樹脂モールド部９の外郭部分Ｏに形成されている。さらに詳述すれば、突起部１１は、外郭部分Ｏのうち複数のインナーリード７とステージ部５の厚さ方向に重なる樹脂モールド部９の部分よりも内側に位置するように形成されている。すなわち、突起部１１は、樹脂モールド部９の下面９ｂに露出するリードフレーム２１の部分とその厚さ方向に重ならない位置に形成されている。
これにより、突起部１１の形成部分における樹脂モールド部９の外郭部分Ｏの厚さ寸法Ｔ１は、ステージ部５及び樹脂モールド部９の積層部分Ｓを足し合わせた厚さ寸法Ｔ２よりも大きくなっている。
次に、上記構成の半導体パッケージ１の製造方法について説明する。
はじめに、金属性薄板２０に前述したリードフレーム２１を複数形成する（フレーム準備工程）、次いで、ステージ部５の表面５ａに半導体チップ３を固定して、半導体チップ３と複数のリード２３の先端部（インナーリード７）とを個別のボンディングワイヤ３１により電気接続する（チップ搭載工程）。
その後、ステージ部５の裏面５ｂ及びリード２３の裏面を外方に露出させるように、ステージ部５、半導体チップ３、並びに、リード２３及び連結リード２７の先端部を封止する樹脂モールド部９を形成する（モールド工程）。この工程においては、突起部１１を含む樹脂モールド部９の外形に対応する金型内にリードフレーム２１を配置し、この金型内に溶融樹脂を射出することで、樹脂モールド部９を形成することができる。
このモールド工程後の状態においては、図１〜３に示すように、金属性薄板２０によって連結された半導体パッケージ１が構成されることになる。
モールド工程後には、樹脂モールド部９から外方に露出するステージ部５及びリード２３にめっきを施す（めっき工程）。このめっき工程は、例えば図５に示すように、上述したフレーム準備工程、チップ搭載工程及びモールド工程を実施してなる半導体パッケージ１を複数積層した状態で実施する。すなわち、フレーム準備工程において複数のリードフレーム２１が形成された金属性薄板２０を複数用意すると共に、複数の金属性薄板２０に対してチップ搭載工程及びモールド工程を実施しておく。そして、複数のステージ部５がその厚さ方向に重なり合うように複数の金属性薄板２０を積層する。
この際には、下側のリードフレーム２１（一方のリードフレーム）に形成された樹脂モールド部９の突起部１１を、上側のリードフレーム２１（他方のリードフレーム）に形成されたステージ部５とインナーリード７との隙間に位置する樹脂モールド部９の（外郭部分Ｏの）下面９ｂに当接させる。この当接状態においては、上側の樹脂モールド部９の下面９ｂに露出するステージ部５及びインナーリード７と、下側の樹脂モールド部９の上面９ａとの間に隙間が形成されることになる。すなわち、上側の半導体パッケージ１を構成するステージ部５の裏面５ｂ及びインナーリード７の裏面が下側の半導体パッケージ１を構成する樹脂モールド部９に接触することを防止できる。
このように複数の半導体パッケージ１を積層した後に、めっき工程を実施する。めっき工程は、例えばめっき液が満たされためっき漕内に積層状態の半導体パッケージ１を浸すことで行われる。この際、全ての半導体パッケージ１のステージ部５の裏面５ｂ及びインナーリード７の裏面は外方に露出しているため、ステージ部５の裏面５ｂ及びインナーリード７の裏面にめっきが施されることになる。
最後に、樹脂モールド部９とダムバー２９との間に位置する複数のリード２３及び連結リード２７を切断する切断工程を実施することで、個別に切り分けられた半導体パッケージ１の製造が完了する。なお、切断工程を経た半導体パッケージ１においては、リード２３及び連結リード２７の切断面が、樹脂モールド部９の側部から外方に露出することになる。
以上説明したように、上記半導体パッケージ１及びその製造方法によれば、従来のように別途スペーサを設置することなく、上述したように複数の半導体パッケージ１を積層するだけで、各半導体パッケージ１のステージ部５の裏面５ｂにめっきを施すことができる。すなわち、めっきを施すための作業を簡便に行うことができ、半導体パッケージ１の製造効率向上を図ることができる。
また、めっき工程後において、複数の半導体パッケージ１の積層状態を保持しておけば、上側の半導体パッケージ１を構成するステージ部５の裏面５ｂ及びインナーリード７の裏面に形成されためっきが、下側の半導体パッケージ１の樹脂モールド部９の上面９ａに付着することも防止できる。すなわち、めっき工程後の半導体パッケージ１を積層しても、めっきがステージ部５の裏面５ｂ及びインナーリード７の裏面から剥がれることを防止できる。
なお、上記実施形態の製造方法においては、金属性薄板２０によって複数連結された半導体パッケージ１を重ね合わせた状態でめっき工程を行っているが、例えば切断工程を実施した後に、個片化された半導体パッケージ１を重ねた状態でめっき工程を実施してもよい。また、上記実施形態のフレーム準備工程においては、例えば同一の金属性薄板にリードフレーム２１を１つだけ形成してもよい。
これらの場合には、平面視環状に形成された突起部１１の先端がその周方向にわたって同一平面内に配されていることで（例えば突起部１１の高さ寸法がその周方向にわたって同一となるように設定されていることで）、複数の半導体パッケージ１を安定した状態で積層することができる。また、切断工程後にめっき工程を実施する場合には、樹脂モールド部９の側部から外方に露出するリード２３及び連結リード２７の切断面にもめっきを施すこともできる。
また、上記実施形態において、樹脂モールド部９の上面９ａには、平面視環状の突起部１１が形成されるとしたが、例えば図６〜８に示すように、１つあるいは複数のドット状の突起部１３が形成されていてもよい。
具体的に、図６においては、突起部１３が樹脂モールド部９の上面９ａの４つの角部に１つずつ形成されており、図７においては、突起部１３が互いに対角に位置する樹脂モールド部９の上面９ａの２つの角部に１つずつ形成されている。そして、図６，７における複数の突起部１３は、ステージ部５の裏面５ｂの中心を通ってステージ部５の厚さ方向に延びる中心軸線Ｌ１を中心として互いに軸対称となる位置に配されている。また、図８においては、突起部１３が樹脂モールド部９の上面９ａの１つの角部に１つだけ形成されている。これらドット状の突起部１３は、いずれも連結リード２７とステージ部５の厚さ方向に重なる位置に配されている。
これらの場合には、上記実施形態のように、外郭部分Ｏのうち複数のインナーリード７とステージ部５の厚さ方向に重なる樹脂モールド部９の部分よりも内側に突起部１３を形成することに限らず、外郭部分Ｏのうち複数のインナーリード７とステージ部５の厚さ方向に重なる樹脂モールド部９の部分を除く任意の位置に突起部１３を形成することができる。すなわち、図６〜８に記載された半導体パッケージ２，４，６の場合には、外郭部分Ｏのうち複数のインナーリード７とステージ部５の厚さ方向に重なる樹脂モールド部９の部分よりも外側に突起部１３を形成することを可能としながら、上記実施形態と同様の効果も奏する。
なお、例えば図８に示すように、ドット状の突起部１３を１つだけ形成した半導体パッケージ６が個片化された状態で積層されている場合には、下側の樹脂モールド部９の上面９ａと上側の樹脂モールド部９の下面９ｂとが、突起部１３を形成した樹脂モールド部９の角部と対角に位置する別の角部において当接するが、この当接部分における上側の樹脂モールド部９の下面９ｂにはリードフレーム２１が露出していない。したがって、上記実施形態と同様に、上側のステージ部５の裏面５ｂやインナーリード７の裏面と、下側の樹脂モールド部９の上面９ａとの間には隙間が生じ、上側のステージ部５やインナーリード７が下側の樹脂モールド部９に接触することを防止できる。
また、図７に示す半導体パッケージ４のように、３つ以上の突起部１３がステージ部５の裏面５ｂの中心を通ってステージ部５の厚さ方向に延びる中心軸線Ｌ１を中心として互いに軸対称となる位置に形成されている場合には、切断工程後の半導体パッケージ４であっても、少なくとも３つの突起部１３の先端が同一平面内に配されることで、複数の半導体パッケージ４を安定した状態で積層することができる。
なお、これらドット状の突起部１３は、例えばモールド工程において使用される金型に設けられて、樹脂モールド部９の成形後の型抜きに使用するエジェクタピンを利用して形成されてもよい。また、例えば突起部１３の先端を平坦面に形成したり、突起部１３の先端面に金型の識別番号を示すキャビティーナンバーが形成されていてもよい。
また、突起部１１，１３は、樹脂モールド部９の平坦な上面９ａから突出して形成されるとしたが、例えば、積層部分Ｓに位置する樹脂モールド部９の上面９ａよりも外郭部分Ｏに位置する樹脂モールド部９の上面９ａが高く位置することで、形成されてもよい。具体的には、例えば樹脂モールド部９の上面９ａが積層部分Ｓと外郭部分Ｏとの間で段差を有するように形成されることで、突起部が形成されてもよい。また、例えば樹脂モールド部９の上面９ａを凹面に形成すると共に凹面の底部を樹脂モールド部９の積層部分Ｓに位置させることで、突起部が形成されてもよい。
また、突起部１１，１３は、樹脂モールド部９の上面９ａから突出するように形成されることに限らず、少なくとも突起部１１，１３を含む樹脂モールド部９の外郭部分Ｏの厚さ寸法Ｔ１が、樹脂モールド部９の積層部分Ｓ及びステージ部５を足し合わせた厚さ寸法Ｔ２よりも大きければ、例えば樹脂モールド部９の下面９ｂから突出するように形成されてもよい。
この場合には、上記実施形態と同様の効果を奏するだけではなく、ステージ部５を接合させる回路基板に突起部１１，１３を挿入できる穴を形成しておくことで、回路基板に対する半導体パッケージ１，２，４，６の位置決めも容易に行うこともできる。
また、上記実施形態においては、本願発明の半導体パッケージとして、インナーリード７が樹脂モールド部９の下面９ｂから外方に露出する所謂ＱＦＮ（Quad Flat Non-Leaded Package）を例に取り上げて説明したが、少なくともステージ部５の裏面５ｂが樹脂モールド部９の下面９ｂから露出していればよい。したがって、本願発明の半導体パッケージは、例えば図９に示すように、インナーリード７が外方に露出せずに樹脂モールド部９内に埋設されると共に、インナーリード７に連なるリード２３の基端部がアウターリードとして樹脂モールド部９の側部から外方に突出するＱＦＰ（Quad Flat Package）に適用することもできる。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１，２，４，６…半導体パッケージ、３…半導体チップ、５…ステージ部、５ａ…表面、５ｂ…裏面、７…インナーリード（リード）、９…樹脂モールド部、９ａ…上面、９ｂ…下面、１１，１３…突起部、２０…金属性薄板、２１…リードフレーム、２３…リード、２５…フレーム枠部、２７…連結リード、Ｌ１…中心軸線、Ｏ…外郭部分、Ｓ…積層部分

Claims (5)

  1. 半導体チップと、該半導体チップを表面に配した板状のステージ部と、前記半導体チップの周囲に配されて前記半導体チップに電気接続される複数のリードと、前記ステージ部の裏面が外方に露出するように前記半導体チップ、前記ステージ部及び前記リードを封止する樹脂モールド部とを備え、
    前記樹脂モールド部のうち、前記ステージ部の裏面と当該ステージ部の厚さ方向に重なる前記樹脂モールド部の積層部分よりも外側に位置する前記樹脂モールド部の外郭部分には、前記ステージ部の表面側及び裏面側の少なくとも一方から前記ステージ部の厚さ方向に突出する突起部が形成され、
    前記突起部を含む前記樹脂モールド部の外郭部分の厚さ寸法が、前記樹脂モールド部の積層部分の厚さ寸法及び前記ステージ部の厚さ寸法を足し合わせた厚さ寸法よりも大きいことを特徴とする半導体パッケージ。
  2. 前記突起部が、前記樹脂モールド部の積層部分を囲む平面視環状に形成されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記突起部が、前記ステージ部の裏面の中心を通って前記厚さ方向に延びる中心軸線を中心として互いに軸対称となる位置に複数形成されていることを特徴とする請求項１に記載の半導体パッケージ。
  4. 板状のステージ部と、当該ステージ部の周囲に配される複数のリードと、前記ステージ部を囲繞して前記複数のリードを相互に連結するフレーム枠部と、当該フレーム枠部及び前記ステージ部を相互に連結する連結リードとを備えるリードフレームを金属性薄板に形成するフレーム準備工程と、
    前記ステージ部の表面に半導体チップを固定し、該半導体チップを前記リードに電気接続するチップ搭載工程と、
    前記ステージ部の裏面を外方に露出させるように、前記ステージ部、前記半導体チップ及び前記リードを封止する樹脂モールド部を形成するモールド工程と、
    前記樹脂モールド部から外方に露出する前記ステージ部及び前記リードにめっきを施すめっき工程とを備え、
    前記モールド工程において、前記樹脂モールド部のうち、前記ステージ部の裏面と当該ステージ部の厚さ方向に重なる前記樹脂モールド部の積層部分よりも外側に位置する前記樹脂モールド部の外郭部分には、前記ステージ部の表面側及び裏面側の少なくとも一方から前記ステージ部の厚さ方向に突出する突起部が形成され、かつ、前記突起部を含む前記樹脂モールド部の外郭部分の厚さ寸法が、前記樹脂モールド部の積層部分の厚さ寸法及び前記ステージ部の厚さ寸法を足し合わせた厚さ寸法よりも大きくなるように設定されることを特徴とする半導体パッケージの製造方法。
  5. 前記フレーム準備工程において複数の前記リードフレームを用意すると共に、複数のリードフレームに対して前記チップ搭載工程及び前記モールド工程を実施し、
    前記めっき工程の前に、複数の前記ステージ部がその厚さ方向に重なり合うように複数の前記リードフレームを積層し、一方のリードフレームに形成された前記樹脂モールド部の上面側あるいは下面側から突出する前記突起部を、他方のリードフレームに形成された前記樹脂モールド部の外郭部分の下面あるいは上面に当接させることで、上側の樹脂モールド部の下面に露出する前記ステージ部と、下側の樹脂モールド部の上面との間に隙間を形成することを特徴とする請求項４に記載の半導体パッケージの製造方法。
JP2009038319A 2009-02-20 2009-02-20 半導体パッケージ及びその製造方法 Expired - Fee Related JP5136458B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009038319A JP5136458B2 (ja) 2009-02-20 2009-02-20 半導体パッケージ及びその製造方法
CN201010121385.9A CN101814463B (zh) 2009-02-20 2010-02-11 半导体封装结构及其制造方法
US12/707,598 US20100213586A1 (en) 2009-02-20 2010-02-17 Semiconductor package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009038319A JP5136458B2 (ja) 2009-02-20 2009-02-20 半導体パッケージ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010192848A true JP2010192848A (ja) 2010-09-02
JP5136458B2 JP5136458B2 (ja) 2013-02-06

Family

ID=42621668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009038319A Expired - Fee Related JP5136458B2 (ja) 2009-02-20 2009-02-20 半導体パッケージ及びその製造方法

Country Status (3)

Country Link
US (1) US20100213586A1 (ja)
JP (1) JP5136458B2 (ja)
CN (1) CN101814463B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017107965A (ja) * 2015-12-09 2017-06-15 日亜化学工業株式会社 パッケージの製造方法及び発光装置の製造方法、並びにパッケージ及び発光装置
JP2019050324A (ja) * 2017-09-12 2019-03-28 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8951841B2 (en) * 2012-03-20 2015-02-10 Infineon Technologies Ag Clip frame semiconductor packages and methods of formation thereof
CN104952857B (zh) * 2015-06-30 2017-12-26 通富微电子股份有限公司 一种无载体的半导体叠层封装结构
WO2018202615A1 (en) * 2017-05-02 2018-11-08 Abb Schweiz Ag Resin encapsulated power semiconductor module with exposed terminal areas
JP2021174954A (ja) * 2020-04-30 2021-11-01 Tdk株式会社 電子部品、電子部品の製造方法、電子部品パッケージ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513607A (ja) * 1991-07-09 1993-01-22 Mitsubishi Electric Corp 半導体装置
JPH06151648A (ja) * 1992-11-06 1994-05-31 Hitachi Ltd 半導体装置
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH11145339A (ja) * 1997-11-04 1999-05-28 Seiko Epson Corp 半導体装置および実装基板
JP2000150725A (ja) * 1998-11-05 2000-05-30 Sony Corp 半導体装置およびその製造方法
JP2001267482A (ja) * 2000-03-21 2001-09-28 Mitsui High Tec Inc リードフレームパターン及びこれを用いた半導体装置並びに半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6447035A (en) * 1987-08-18 1989-02-21 Nec Corp Manufacture of optical semiconductor device
JPS6482657A (en) * 1987-09-25 1989-03-28 Nec Corp Integrated circuit containing photodetector
US5521429A (en) * 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
US5760465A (en) * 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
TW414924B (en) * 1998-05-29 2000-12-11 Rohm Co Ltd Semiconductor device of resin package
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
JP2000164788A (ja) * 1998-11-20 2000-06-16 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6320251B1 (en) * 2000-01-18 2001-11-20 Amkor Technology, Inc. Stackable package for an integrated circuit
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6667544B1 (en) * 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
JP3650001B2 (ja) * 2000-07-05 2005-05-18 三洋電機株式会社 半導体装置およびその製造方法
JP4669166B2 (ja) * 2000-08-31 2011-04-13 エルピーダメモリ株式会社 半導体装置
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP4761662B2 (ja) * 2001-07-17 2011-08-31 三洋電機株式会社 回路装置の製造方法
US20080067641A1 (en) * 2006-09-15 2008-03-20 En-Min Jow Package semiconductor and fabrication method thereof
US7923846B2 (en) * 2007-11-16 2011-04-12 Stats Chippac Ltd. Integrated circuit package-in-package system with wire-in-film encapsulant
US7964450B2 (en) * 2008-05-23 2011-06-21 Stats Chippac, Ltd. Wirebondless wafer level package with plated bumps and interconnects
US8455988B2 (en) * 2008-07-07 2013-06-04 Stats Chippac Ltd. Integrated circuit package system with bumped lead and nonbumped lead

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513607A (ja) * 1991-07-09 1993-01-22 Mitsubishi Electric Corp 半導体装置
JPH06151648A (ja) * 1992-11-06 1994-05-31 Hitachi Ltd 半導体装置
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH11145339A (ja) * 1997-11-04 1999-05-28 Seiko Epson Corp 半導体装置および実装基板
JP2000150725A (ja) * 1998-11-05 2000-05-30 Sony Corp 半導体装置およびその製造方法
JP2001267482A (ja) * 2000-03-21 2001-09-28 Mitsui High Tec Inc リードフレームパターン及びこれを用いた半導体装置並びに半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017107965A (ja) * 2015-12-09 2017-06-15 日亜化学工業株式会社 パッケージの製造方法及び発光装置の製造方法、並びにパッケージ及び発光装置
JP2019050324A (ja) * 2017-09-12 2019-03-28 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法
JP7024269B2 (ja) 2017-09-12 2022-02-24 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法

Also Published As

Publication number Publication date
CN101814463B (zh) 2014-10-15
CN101814463A (zh) 2010-08-25
US20100213586A1 (en) 2010-08-26
JP5136458B2 (ja) 2013-02-06

Similar Documents

Publication Publication Date Title
US7338838B2 (en) Resin-encapsulation semiconductor device and method for fabricating the same
JP5136458B2 (ja) 半導体パッケージ及びその製造方法
JP2002076228A (ja) 樹脂封止型半導体装置
US20170005030A1 (en) Flat No-Leads Package With Improved Contact Pins
JP2010192847A (ja) リードフレーム及びこれを用いた半導体パッケージの製造方法
JP6677616B2 (ja) 半導体装置の製造方法
JP2006100636A (ja) 半導体装置の製造方法
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
JP2007088160A (ja) 半導体デバイスの製造方法、半導体デバイス、及び電子機器
JP5529494B2 (ja) リードフレーム
JP4111199B2 (ja) 半導体パッケージ、及びこれを回路基板に実装する方法
JP2017174875A (ja) 回路基板及び半導体モジュール、回路基板の製造方法
JP2011040640A (ja) 半導体装置の製造方法
JP5585637B2 (ja) 樹脂封止型半導体装置用フレーム
JP6695166B2 (ja) リードフレーム、及び半導体パッケージの製造方法
JP2005209805A (ja) 半導体装置およびその製造方法
KR101333001B1 (ko) 반도체 패키지용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법
JPH09186273A (ja) 半導体パッケージおよびその製造方法
JP2013012567A (ja) 半導体装置
JP2010118712A (ja) Ｑｆｎパッケージの製造方法
JP2010040846A (ja) 半導体装置及び半導体装置の製造方法
JP2011176030A (ja) 樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法
JP4840305B2 (ja) 半導体装置の製造方法
KR101660442B1 (ko) 반도체 패키지 제조용 리드프레임 및 이의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120717

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121029

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151122

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees