JP4761662B2 - 回路装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特に支持基板を不要にした薄型の回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図１８のように、プリント基板ＰＳに実装される。
【０００４】
またこのパッケージ型半導体装置は、半導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の側部から外部接続用のリード端子４が導出されたものである。
【０００５】
しかしこのパッケージ型半導体装置１は、リード端子４が樹脂層３から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【０００６】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰ、またはチップサイズよりも若干大きいサイズのＣＳＰが開発されている。
【０００７】
図１９は、支持基板としてガラスエポキシ基板５を採用した、チップサイズよりも若干大きいＣＳＰ６を示すものである。ここではガラスエポキシ基板５にトランジスタチップＴが実装されたものとして説明していく。
【０００８】
このガラスエポキシ基板５の表面には、第１の電極７、第２の電極８およびダイパッド９が形成され、裏面には第１の裏面電極１０と第２の裏面電極１１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極７と第１の裏面電極１０が、第２の電極８と第２の裏面電極１１が電気的に接続されている。またダイパッド９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極７が金属細線１２を介して接続され、トランジスタのベース電極と第２の電極８が金属細線１２を介して接続されている。更にトランジスタチップＴを覆うようにガラスエポキシ基板５に樹脂層１３が設けられている。
【０００９】
前記ＣＳＰ６は、ガラスエポキシ基板５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極１０、１１までの延在構造が簡単であり、安価に製造できるメリットを有する。
【００１０】
また前記ＣＳＰ６は、図１８のように、プリント基板ＰＳに実装される。プリント基板ＰＳには、電気回路を構成する電極、配線が設けられ、前記ＣＳＰ６、パッケージ型半導体装置１、チップ抵抗ＣＲまたはチップコンデンサＣＣ等が電気的に接続されて固着される。
【００１１】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【００１２】
つぎに、このＣＳＰの製造方法を図２０および図２１を参照しながら説明する。
【００１３】
まず基材（支持基板）としてガラスエポキシ基板５を用意し、この両面に絶縁性接着剤を介してＣｕ箔２０、２１を圧着する。（以上図２０（Ａ）を参照）
続いて、第１の電極７，第２の電極８、ダイパッド９、第１の裏面電極１０および第２の裏面電極１１対応するＣｕ箔２０、２１に耐エッチング性のレジスト２２を被覆し、Ｃｕ箔２０、２１をパターニングする。尚、パターニングは、表と裏で別々にしても良い。（以上図２０（Ｂ）を参照）
続いて、ドリルやレーザを利用してスルーホールＴＨのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールＴＨを形成する。このスルーホールＴＨにより第１の電極７と第１の裏面電極１０、第２の電極８と第２の裏面電極１０が電気的に接続される。（以上図２０（Ｃ）を参照）
更に、図面では省略をしたが、ボンデイングポストと成る第１の電極７，第２の電極８にＡｕメッキを施すと共に、ダイボンディングポストとなるダイパッド９にＡｕメッキを施し、トランジスタチップＴをダイボンディングする。
【００１４】
最後に、トランジスタチップＴのエミッタ電極と第１の電極７、トランジスタチップＴのベース電極と第２の電極８を金属細線１２を介して接続し、樹脂層１３で被覆している。（以上図２０（Ｄ）を参照）
以上の製造方法により、支持基板５を採用したＣＳＰ型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【００１５】
【発明が解決しようとする課題】
図１８に於いて、トランジスタチップＴ、接続手段７〜１２および樹脂層１３は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【００１６】
また、支持基板となるガラスエポキシ基板５は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板５を無くすことができなかった。
【００１７】
そのため、このガラスエポキシ基板５を採用することによって、コストが上昇し、更にはガラスエポキシ基板５が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【００１８】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなり量産に向かない問題もあった。
【００１９】
以上の問題を鑑みて本出願人は特願２０００−２６６７３６において支持基板を不要にした回路装置を開発した。しかし、裏面レジストを被覆する工程に於いて、半田電極のための開口部を形成するために、個々の搭載部別に導電パターンの位置認識を行っていたため、位置認識を行うのに時間がかかる問題があった。
【００２０】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、導電箔を用意し、形成予定の導電パターンを除く領域および形成予定の位置合わせマークに対応する領域の前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドし、同時に前記認識用の確認孔にも前記絶縁性樹脂を充填する工程と、前記導電箔の裏面全域を前記絶縁性樹脂が露出するまで除去する工程と、前記電動箔の除去により、裏面に現れた前記位置合わせマークにより位置認識を行うことを特徴とする。
【００２１】
本発明では、導電パターンを形成する導電箔がスタートの材料であり、絶縁性樹脂がモールドされるまでは導電箔が支持機能を有し、モールド後は絶縁性樹脂が支持機能を有することで支持基板を不要にでき、従来の課題を解決することができる。ここで、位置合わせマークとは、絶縁性樹脂の裏面に露出した導電箔の一部である。
【００２２】
本発明は、前述した多くの課題に鑑みて成され、導電箔を用意し、形成予定の導電パターンを除く領域および形成予定の位置合わせマークを除く領域の前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドし、同時に前記認識用の確認孔にも前記絶縁性樹脂を充填する工程と、前記導電箔の裏面全域を前記絶縁性樹脂が露出するまで除去する工程とを具備し、前記電動箔の除去により、裏面に現れた前記位置合わせマークにより位置認識を行うことを特徴とする。ここで、位置確認用マークとは、導電箔の裏面に露出した絶縁性樹脂の一部である。
【００２３】
更に、本発明の回路装置の製造方法では、前記位置合わせマークにより間接的に裏面の前記導電パターンの位置を認識し、前記導電パターンの上に予定の裏面電極を形成するための開口部を残してレジスト層で被覆することを特徴とする。
【００２４】
更に、本発明の回路装置の製造方法では、前記レジスト層の開口部に導電手段を付着して裏面電極を形成する工程とを具備することを特徴とする。
【００２５】
更に、本発明の回路装置の製造方法では、前記位置合わせマークにより間接的に裏面の前記導電パターンの位置を認識し、ダイジングを行うことを特徴とする。
【００２６】
更に、本発明の回路装置の製造方法では、前記位置合わせマークにより間接的に裏面の電極の位置を認識し、前記回路素子の特性を測定することを特徴とする。
【００２７】
更に、本発明の回路装置の製造方法では、前記導電箔は銅、アルミニウムまたは鉄−ニッケルのいずれかを主材料として構成されることを特徴とする。
【００２８】
更に、本発明の回路装置の製造方法では、前記導電箔の表面を導電皮膜で少なくとも部分的に被覆することを特徴とする。
【００２９】
更に、本発明の回路装置の製造方法では、前記導電被膜はニッケル、金、銀、またはパラジウムメッキで形成されることを特徴とする。
【００３０】
更に、本発明の回路装置の製造方法では、前記導電箔に選択的に形成される前記分離溝は、化学的あるいは物理的に取り除かれることを特徴とする。
【００３１】
更に、本発明の回路装置の製造方法では、前記回路素子は半導体ベアチップ、チップ回路部品のいずれかあるいは両方が固着されることを特徴とする。
【００３２】
更に、本発明の回路装置の製造方法では、前記絶縁性樹脂はトランスファーモールドで前記ブロック毎に共通モールドされることを特徴とする。
【００３３】
更に、本発明の回路装置の製造方法では、前記導電箔には少なくとも回路素子の搭載部を多数個形成する導電パターンをマトリックス状に配列したブロックを複数個並べたことを特徴とする。
【００３４】
更に、本発明の回路装置の製造方法では、前記絶縁性樹脂は前記導電箔のすべての前記ブロックを同時にトランスファーモールドして形成されることを特徴とする。
【００３５】
更に、本発明の回路装置の製造方法では、前記位置合わせマークは、前記導電箔の前記ブロックの外部において、前記導電箔の裏面に露出した前記絶縁性樹脂であること特徴とする。
【００３６】
更に、本発明の回路装置の製造方法では、前記位置合わせマークは前記導電箔の周辺に設けられることを特徴とする。
【００３７】
更に、本発明の回路装置の製造方法では、前記位置合わせマークは、前記導電箔の前記ブロックの内部において、前記絶縁性樹脂の裏面に露出した前記導電箔であることを特徴とする。
【００３８】
更に、本発明の回路装置の製造方法では、前記位置合わせマークは、前記導電箔のブロックの内部において、前記絶縁性樹脂の裏面に露出した前記導電箔の、内側に露出した前記絶縁性樹脂であることを特徴とする。
【００３９】
更に、本発明の回路装置の製造方法では、前記各ブロックの前記絶縁性樹脂の裏面に露出した前記導電パターンの位置認識は、前記位置合わせマークにより行うことを特徴とする。
【００４０】
更に、本発明の回路装置の製造方法では、前記導電箔全体の前記絶縁性樹脂の裏面に露出した前記導電パターンの位置認識は、前記位置合わせマークにより行うことを特徴とする。
【００４１】
【発明の実施の形態】
まず本発明の回路装置の製造方法について図１を参照しながら説明する。
【００４２】
本発明は、導電箔を用意し、形成予定の導電パターンを除く領域および形成予定の位置合わせマークに対応する領域の前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、前記各搭載部の回路素子の電極と所望の前記導電パターンとをワイヤボンディングする工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドし、同時に前記認識用の確認孔にも前記絶縁性樹脂を充填する工程と、前記導電箔の裏面全域を前記絶縁性樹脂が露出するまで除去する工程と、前記位置合わせマークにより間接的に裏面の前記導電パターンの位置を認識し、前記導電パターンの上に予定の裏面電極を形成するための開口部を残してレジスト層で被覆する工程と、前記レジスト層の開口部にロウ材を付着して裏面電極を形成する工程と、粘着シートに貼り付けられた状態で前記ブロックの各搭載部の前記回路素子の特性の測定を行う工程と、前記粘着シートに貼り付けられた状態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とから構成されている。
【００４３】
図１に示すフローチャートに於いて、先ず、Ｃｕ箔を用意する工程、Ａｇメッキを行う工程、ハーフエッチングを行う工程の３つのフローで導電パターンの形成が行われる。ダイボンドおよびワイヤーボンディングの２つの工程で各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファーモールドの工程では絶縁性樹脂による共通モールドが行われる。この共通モールドとは、複数個の搭載部が設けられたブロックを１つの金型キャビティーを用いてモールドを行う事である。裏面Ｃｕ箔除去の工程では、前記導電箔の裏面を前記絶縁性樹脂が露出するまでエッチングが行われる。裏面レジストの工程では絶縁性樹脂の裏面に露出した導電パターン上にレジスト層が形成される。裏面電極形成の工程ではクリーム状のロウ材を付着して加熱溶融して導電パターンの裏面電極が形成される。粘着シートの工程では粘着シートに複数個のブロックが貼り付けられる。測定の工程では各回路装置部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングの工程では絶縁性樹脂からダイシングで個別の回路装置への分離が行われる。
【００４４】
以下に、本発明の各工程を図２〜図１７を参照して説明する。
【００４５】
本発明の第１の工程は、図２から図４に示す如く、導電箔６０を用意し、少なくとも回路素子５２の搭載部を多数個形成する導電パターン５１を除く領域および位置合わせマークに対応する領域の導電箔６０に導電箔６０の厚みよりも浅い分離溝６１を形成してブロック毎の導電パターン５１を形成することにある。
【００４６】
本工程では、まず図２（Ａ）の如く、シート状の導電箔６０を用意する。この導電箔６０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００４７】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは１２５μｍの銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔６０の厚みよりも浅い分離溝６１が形成できればよい。
【００４８】
尚、シート状の導電箔６０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔６０が用意され、後述する各工程に搬送されても良い。
【００４９】
具体的には、図２（Ｂ）に示す如く、短冊状の導電箔６０に多数の搭載部が形成されるブロック６２が４〜５個離間して並べられる。各ブロック６２間にはスリット６３が設けられる。このスリットは、モールド工程等での加熱処理で発生する導電箔６０の応力を吸収する働きを有する。また導電箔６０の上下周端にはインデックス孔６４が一定の間隔で設けられ、各工程での位置決めに用いられる。
【００５０】
続いて、ブロック毎の導電パターン５１を形成する工程がある。
【００５１】
まず、図３に示す如く、Ｃｕ箔６０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン５１となる領域を除いた導電箔６０が露出するようにホトレジストＰＲをパターニングする。そして、図４（Ａ）に示す如く、ホトレジストＰＲを介して導電箔６０を選択的にエッチングする。
【００５２】
エッチングにより形成された分離溝６１の深さは、例えば５０μｍであり、その側面は、粗面となるため絶縁性樹脂５０との接着性が向上される。
【００５３】
またこの分離溝６１の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【００５４】
なお、図３に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜（図示せず）を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【００５５】
例えばＡｇ被膜は、Ａｕと接着するし、ロウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆されていれば、そのまま導電路５１上のＡｇ被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またＡｇの導電被膜にはＡｕ細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
【００５６】
図４（Ｂ）に具体的な導電パターン５１を示す。本図は図２（Ｂ）で示したブロック６２の１個を拡大したものに対応する。黒く塗られた部分の１個が１つの搭載部６５であり、導電パターン５１を構成し、１つのブロック６２には５行１０列のマトリックス状に多数の搭載部６５が配列され、各搭載部６５毎に同一の導電パターン５１が設けられている。各ブロックの周辺には枠状のパターン６６が設けられ、それと少し離間して内側にダイシング時の位置合わせマーク６７が設けられている。枠状のパターン６６はモールド金型、特に上金型との当接部分として使用する。
【００５７】
また、図４（Ｂ）に示す如く、インデックス孔６４付近には裏面レジスト被覆時に用いる位置認識用の確認孔１００が設けられている。
【００５８】
図４（Ｃ）は図４（Ｂ）のＡ−Ａ線での断面図であり、確認孔１００は分離溝６１の形成時に同時に設けられ、ほぼ同等の深さを有し、裏面レジスト被覆の工程に於いて間接的に裏面の導電パターンの位置認識に用いられる。
【００５９】
本発明の第２の工程は、図５に示す如く、所望の導電パターン５１の各搭載部６５に回路素子５２を固着し、各搭載部６５の回路素子５２の電極と所望の導電パターン５１とを電気的に接続する接続手段を形成することにある。
【００６０】
回路素子５２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。またフェイスダウンの半導体素子、更にはＣＳＰ、ＢＧＡ等のパッケージ処理された半導体素子も実装できる。
【００６１】
ここでは、ベアのトランジスタチップ５２Ａが導電パターン５１Ａにダイボンディングされ、エミッタ電極と導電パターン５１Ｂ、ベース電極と導電パターン５１Ｂが、ボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線５５Ａを介して接続される。また５２Ｂは、チップコンデンサまたは受動素子であり、半田等のロウ材または導電ペースト５５Ｂで固着される。
【００６２】
本工程では、各ブロック６２に多数の導電パターン５１が集積されているので、回路素子５２の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【００６３】
本発明の第３の工程は、図６に示す如く、各搭載部６３の回路素子５２を一括して被覆し、分離溝６１に充填されるように絶縁性樹脂５０で共通モールドすることにある。
【００６４】
本工程では、図６（Ａ）に示す如く、絶縁性樹脂５０は回路素子５２Ａ、５２Ｂおよび複数の導電パターン５１Ａ、５１Ｂ、５１Ｃを完全に被覆し、導電パターン５１間の分離溝６１には絶縁性樹脂５０が充填されてた導電パターン５１Ａ、５１Ｂ、５１Ｃの側面の湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂５０により導電パターン５１が支持されている。
【００６５】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００６６】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図６（Ｂ）に示す如く、モールド金型の１キャビティで各ブロック毎に１つの絶縁性樹脂５０で共通にモールドを行う。従って、各ブロック６２は、１つの金型で１度にモールドされ、枠状パターン６６で当接した上金型のキャビティと導電パターンで封止領域を形成している。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、ランナーの数が少ないので、大幅な樹脂量の削減が図れる。
【００６７】
更に、本工程に於いては、モールド金型は個々の搭載部をモールドするのではなく、ブロックを共通にモールドするので、作成する回路素子の種類や大きさに関係なくモールド金型を共通して使える。
【００６８】
導電箔６０表面に被覆された絶縁性樹脂５０の厚さは、回路素子５２の金属細線５５Ａの最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【００６９】
本工程の特徴は、絶縁性樹脂５０を被覆するまでは、導電パターン５１となる導電箔６０が支持基板となることである。従来では、図１９の様に、本来必要としない支持基板５を採用して導電路７〜１１を形成しているが、本発明では、支持基板となる導電箔６０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００７０】
また分離溝６１は、導電箔の厚みよりも浅く形成されているため、導電箔６０が導電パターン５１として個々に分離されていない。従ってシート状の導電箔６０として一体で取り扱え、絶縁性樹脂５０をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【００７１】
また、本工程では一括して複数個の回路素子のモールドを行うので、回路素子を個別にモールドする際に発生する樹脂バリが発生しないことも重要なポイントである。
【００７２】
また図６（Ｃ）は図６（Ｂ）のＡ−Ａ線における断面図であり、本工程では確認孔１００もモールドされ、絶縁性樹脂５０が充填される。
【００７３】
本発明の第４の工程は、図７（Ａ）、（Ｂ）に示す如く、絶縁性樹脂が露出するまで導電箔６０の裏面全域を除去することにある。
【００７４】
本工程は、導電箔６０の裏面全域を化学的および／または物理的に除き、導電パターン５１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
【００７５】
実験では導電箔６０を全面ウェットエッチングし、分離溝６１から絶縁性樹脂５０を露出させている。その結果、約４０μｍの厚さの導電パターン５１となって分離される。
【００７６】
また、図７（Ｂ）に示す如く、本工程において確認孔１００に充填された絶縁性樹脂５０も裏面に露出する構造になり、裏面レジスト被覆の工程において、位置合わせマーク１０１として裏面の導電パターン５１の位置認識を間接的に行うために用いられる。
【００７７】
本発明の第５の工程は、図８から図１１に示す如く、導電箔６０の絶縁性樹脂５０の裏面に露出した導電パターン５１上にレジスト層９０を被覆し、予定の裏面電極５６を露出するように開口部９２を形成することにある。
【００７８】
なお、図８（Ａ）では裏面レジストの開口部９２と導電パターン５１の関係を示すために、黒で塗った部分が導電パターン５１を示し、白抜きの丸印が裏面レジストの開口部９２を示している。しかし、実際には裏面レジストの開口部９２以外のブロック６２の裏面はレジスト層９０で覆われている。
【００７９】
本工程では、図８（Ａ）に示す如く、位置合わせマーク１０１により、裏面に露出した導電パターン５１の位置認識を間接的に行い、導電パターン５１上に予定の裏面電極５６を形成する開口部９２を残してレジスト層９０で被覆する。
【００８０】
ここで、裏面に露出した導電パターンを認識するマークとして、ガイド孔６４を採用することも考えられる。しかし、裏面Ｃｕ箔除去の工程では導電箔６０の裏面全面がエッチングされるので、ガイド孔６４の内壁もエッチングされ、その径や位置に誤差が生じる。従って、ガイド孔６４は裏面に露出した導電箔の位置確認には使用できない。このことにより、本発明では、導電箔の裏面の周辺部に露出させた絶縁性樹脂１０１を位置確認用マークとして採用する。
【００８１】
位置合わせマーク１０１は、搭載部６５の分離溝６１と同じ手法で形成された確認孔１００に充填された絶縁性樹脂なので、裏面Ｃｕ箔除去の工程において、図８（Ｂ）に示す如く、裏面に露出している。本工程では位置合わせマーク１０１は円形をしているが、位置認識用カメラで認識できる形状であれば円形以外の形状でも良い。
【００８２】
具体的には最初に、導電箔６０の各ブロック６２の裏面全体にスクリーン印刷、ロールコータあるいは静電塗布してレジスト層９０の被覆を行う。このことにより、導電パターン５１はレジスト層９０により完全に覆われて、なおかつレジスト層９０は透明ではないので導電パターン５１を直接的に位置認識することは困難になる。
【００８３】
続いて、導電パターン５１の位置認識を行う。図８（Ａ）に示す如く、位置合わせマーク１０１は導電パターン５１を形成しない導電箔６０の周辺の残余部の裏面に露出するので、図８（Ｂ）に示す如く、レジスト層９０による被覆は行われない。また、位置合わせマーク１０１の材料である絶縁性樹脂と導電箔６０の材料Ｃｕは光の反射率が大きく違うので、位置合わせマーク１０１の輪郭の区別は明瞭に行える。更に、導電箔６０はセラミック基板等と比較して、寸法精度が高い。従って、位置合わせマーク１０１の位置を正確に認識することにより間接的にブロック毎又は導電箔毎の導電パターン５１の位置を認識することができる。
【００８４】
続いて、図９（Ａ）に示す如く、予定の裏面電極５６を形成する開口部９２上を残してフォトレジスト１０２を形成する。図９（Ｂ）に示す如く、フォトレジスト１０２により選択的に被覆されたレジスト層９０をエッチングすることにより開口部９２は形成される。このレジスト層９０は導電パターン５１を酸化や汚染から保護するとともに、形成される裏面電極５６の大きさを決定する。
【００８５】
また、レジスト層９０の材料が感光性のものである場合は、フォトレジスト１０２が不要になる。
【００８６】
以上のことにより、本工程ではブロック毎又は導電箔毎の裏面レジスト被覆を１回の位置認識で連続して行うことができるので、時間を短縮した裏面レジストの形成を行える。
【００８７】
上記本工程の説明に於いては、導電箔のブロックの外側の裏面に露出した絶縁性樹脂１０１を位置合わせマークとして用いて、裏面に露出した導電パターンの位置認識を行った。しかし、図１０に示す如く、ブロック内部で導電パターンが設けられない絶縁性樹脂の裏面に露出した導電箔１１０を位置合わせマークとして用いる方法もある。
【００８８】
更に、図１１に示す如く、ブロック内部で導電パターンが設けられていない絶縁性樹脂の裏面に露出した導電箔１１１の内部に露出した導電箔１１２を位置合わせマークとして用いる方法もある。
【００８９】
なお、本発明では半田電極用の開口部を形成するために、位置合わせマークにより裏面に露出した導電パターンの位置認識を行った。しかし、位置合わせマークがブロック内部に設けられた場合は、これを用いて後の工程で導電箔や半田電極の間接的な位置認識が行える。例えば、測定工程において、位置合わせマークによりブロック６２内全ての裏面電極の位置認識を行ってから、測定を行うことができる。更に、ダイジングの工程において、位置合わせマークによりブロック６２内の全ての裏面電極５６の位置認識を行ってからダイジングを行うことができる。
【００９０】
本発明の第６の工程は、図１２（Ａ）（Ｂ）に示す如く、開口部９２を含みその周辺のレジスト層９０上にクリーム状のロウ材９１を同様に同じ大きさにスクリーン印刷により付着されることにある。
【００９１】
本工程では、クリーム状のロウ材９１としては半田の粒子を有機溶剤で混ぜた半田クリームを用いる。図１２（Ａ）に示す如く、クリーム状のロウ材９１は開口部９２より大きく付着されるので、ブロック６２毎にすべての搭載部６５の開口部９２に作業性良く付着される。
【００９２】
更に、本工程では、図１２（Ｂ）に示す如く、各ブロック６２を窒素ガスを流した加熱炉を通して、クリーム状のロウ材９１を加熱溶融して裏面電極５６を形成する。裏面電極５６は予め同じ大きさの開口部９２と同じ大きさのクリーム状のロウ材９１が付着されているのですべてが均一な大きさに形成される。
【００９３】
従って、後述するダイシング工程の後は図１４に示す最終構造を得る。本発明の回路装置５３は図１８に示した従来の裏面電極１０、１１のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【００９４】
また本工程では、図１３に示す如く、裏面レジストの開口部の位置確認を、開口部を有する位置確認用のレジスト１２１Ａ、１２１Ｂによって間接的に行う。
【００９５】
具体的には、最初に、裏面レジスト被覆の工程で、導電箔の裏面のブロックの外部に開口部１１２Ａ、１１２Ｂを有する位置確認用のレジスト１２１Ａ、１２１Ｂを設ける。
【００９６】
次に、位置確認用のカメラで位置確認用のレジスト１２１Ａ、１２１Ｂの開口部１１２Ａ、１１２Ｂを認識し、導電箔６０を固定する。
【００９７】
最後に、レジストの開口部１１２Ａ、１１２Ｂと同じ位置に開口部を有する半田印刷メタルスクリーン（図示せず）を用いて半田印刷を行う。
【００９８】
位置確認を行う２つのレジスト１２１Ａ、１２１Ｂから、導電箔６０の中心線１３０までの距離であるｄ１、ｄ２は異なる。従って、上記工程でフレームを逆に固定してしまった場合、所望の位置と大きく離れた場所に半田印刷を行うことになり、本工程に於ける不良判定が容易に行える。
【００９９】
尚、本工程の説明では、位置確認用のレジストは導電箔６０の長手方法の両端部付近に設けられたが、位置確認用のレジストは短手方向の端部付近に設けられても良い。
【０１００】
以上のことにより、位置確認用レジストを用いた半田印刷が行える。
【０１０１】
本発明の第７の工程は、図１５に示す如く、複数個のブロック６２の絶縁性樹脂を粘着シート８０に貼り付けることにある。
【０１０２】
導電箔６０の裏面エッチングをした後に、導電箔６０から各ブロック６２が切り離される。このブロック６２は絶縁性樹脂５０で導電箔６０の残余部と連結されているので、切断金型を用いず機械的に導電箔６０の残余部から剥がすことで達成できる。
【０１０３】
本工程では、ステンレス製のリング状の金属枠８１に粘着シート８０の周辺を貼り付け、粘着シート８０の中央部分には４個のブロック６２をダイシング時のブレードが当たらないような間隔を設けて絶縁性樹脂５０を当接させて貼り付けられる。粘着シート８０としてはＵＶシートが用いられるが、各ブロック６２は絶縁性樹脂５０で機械的強度があるので、安価なダイシングシートでも使用できる。
【０１０４】
本発明の第８の工程は、図１６に示す如く、粘着シート８０に貼り付けられた状態で絶縁性樹脂５０で一括してモールドされた各ブロック６２の各搭載部６５の回路素子５２の特性の測定を行うことにある。
【０１０５】
各ブロック６２の裏面には図１６に示す如く導電パターン５１の裏面電極５６が露出されており、各搭載部６５が導電パターン５１形成時と全く同一にマトリックス状に配列されている。この導電パターン５１の絶縁性樹脂５０から露出した裏面電極５６にプローブ６８を当てて、各搭載部６５の回路素子５２の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【０１０６】
なお、図１６では裏面電極５６と導電パターン５１の関係を示すために、黒で塗った部分が導電パターン５１を示し、白抜きの丸印が裏面電極５６を示しているが、実際には導電パターン５１の開口部９２以外はレジスト層９０で覆われている。
【０１０７】
本工程では、各搭載部６５の回路装置５３は絶縁性樹脂５０でブロック６２毎に一体で支持されているので、個別にバラバラに分離されていない。従って、粘着シート８０に貼り付けられた複数個のブロック６２をテスターの載置台に真空で吸着させ、ブロック６２毎に搭載部６５のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック６２の各搭載部６５の回路装置５３の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、更に複数個のブロック６２を同時に処理するので、測定時間の大幅な短縮を図れる。
【０１０８】
尚、本工程では、ダイジングを行って個別の回路装置に分離する前に特性の測定を行ったが、本発明ではダイジングを行っても回路装置はシートに張り付けられた状態であるので、ダイジングを行ってから特性の測定を行うことも可能である。
【０１０９】
本発明の第９の工程は、図１７に示す如く、粘着シート８０に貼り付けられた状態でブロック６２の絶縁性樹脂５０を各搭載部６５毎にダイシングにより分離することにある。
【０１１０】
本工程では、粘着シート８０に貼り付けられた複数個のブロック６２をダイシング装置の載置台に真空で吸着させ、ダイシングブレード６９で各搭載部６５間のダイシングライン７０に沿って分離溝６１の絶縁性樹脂５０をダイシングし、個別の回路装置５３に分離する。
【０１１１】
本工程で、ダイシングブレード６９は完全に絶縁性樹脂５０を切断し粘着シートの表面に達する切削深さでダイシングを行い、完全に各搭載部６５毎に分離する。ダイシング時は予め前述した第１の工程で設けた各ブロックの周辺の枠状のパターン６６の内側の位置合わせマーク６７を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングをした後、載置台を９０度回転させて横方向のダイシングを行う。
【０１１２】
また本工程では、ダイシングライン７０には分離溝６１に充填された絶縁性樹脂５０とレジスト層９０しか存在しないので、ダイシングブレード６９の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。
【０１１３】
更に本工程後でも、ダイシング後も粘着シート８０の働きで個別の回路装置にバラバラにならず、その後のテーピング工程でも効率よく作業できる。すなわち、粘着シート８０に一体に支持された回路装置は良品のみを識別してキャリアテープの収納孔に吸着コレットで粘着シート８０から離脱させて収納できる。このために微小な回路装置であっても、テーピングまで一度もバラバラに分離されない特徴がある。
【０１１４】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【０１１５】
また本発明では、裏面Ｃｕ箔除去の工程で、ガイド孔がエッチングされるので、ガイド孔の寸法や位置の精度が低く、裏面レジスト被覆の工程で、ガイド孔を位置合わせマークとして使用するのは難しい。そこで本発明では、ハーフエッチングの工程で確認孔を形成し、モールドの工程で確認孔に絶縁性樹脂を封入し、裏面Ｃｕ箔除去の工程でＣｕ箔の裏面に露出した絶縁性樹脂を位置合わせマークとして採用した。従って、位置合わせマークを所定の位置に所定のサイズで形成することが可能となる。
【０１１６】
このことにより、本発明では、裏面レジスト被覆の工程に於いて、上記した位置合わせマークを位置認識することにより、間接的に裏面に露出した導電パターンの位置認識をブロック毎又は導電箔毎に行う。また、１回の位置認識によりブロック毎又は導電箔毎で、導電パターンの上に予定の裏面電極を形成する開口部を残してレジスト層を形成することができる。従って、時間を短縮した製造方法を実現できる。
【０１１７】
また、位置合わせマークとして、ブロック内部に於いて、絶縁性樹脂の裏面に露出した導電箔を用いる方法もある。更に、位置合わせマークとして、ブロック内部に於いて、絶縁性樹脂の裏面に露出した導電箔の内部に露出した絶縁性樹脂を用いる方法もある。これら２つの方法によっても、上記した効果と同じ効果が得られる。
【図面の簡単な説明】
【図１】本発明の製造フローを説明する図である。
【図２】本発明の回路装置の製造方法を説明する図である。
【図３】本発明の回路装置の製造方法を説明する図である。
【図４】本発明の回路装置の製造方法を説明する図である。
【図５】本発明の回路装置の製造方法を説明する図である。
【図６】本発明の回路装置の製造方法を説明する図である。
【図７】本発明の回路装置の製造方法を説明する図である。
【図８】本発明の回路装置の製造方法を説明する図である。
【図９】本発明の回路装置の製造方法を説明する図である。
【図１０】本発明の回路装置の製造方法を説明する図である。
【図１１】本発明の回路装置の製造方法を説明する図である。
【図１２】本発明の回路装置の製造方法を説明する図である。
【図１３】本発明の回路装置の製造方法を説明する図である。
【図１４】本発明の回路装置の製造方法を説明する図である。
【図１５】本発明の回路装置の製造方法を説明する図である。
【図１６】本発明の回路装置の製造方法を説明する図である。
【図１７】本発明の回路装置の製造方法を説明する図である。
【図１８】従来の回路装置の実装構造を説明する図である。
【図１９】従来の回路装置を説明する図である。
【図２０】従来の回路装置の製造方法を説明する図である。
【図２１】従来の回路装置の製造フローを説明する図である。
【符号の説明】
５０ 絶縁性樹脂
５１ 導電パターン
５２ 回路素子
５３ 回路装置
６１ 分離溝
６２ ブロック
８０ 粘着シート
９０ レジスト層
１０１ 位置合わせマーク

Claims (10)

  1. 導電箔を用意し、形成予定の導電パターンを除く領域および形成予定の確認孔に対応する領域の前記導電箔に、前記導電箔の厚みよりも浅い分離溝を形成する工程と、
    前記導電パターンの各搭載部に回路素子を固着する工程と、
    前記各搭載部の回路素子の電極と所望の前記導電パターンとを電気的に接続する工程と、
    前記各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドし、同時に前記確認孔に対応する前記分離溝にも前記絶縁性樹脂を充填する工程と、
    前記導電箔の裏面を前記絶縁性樹脂が露出するまで除去する工程とを具備し、
    前記導電箔の除去により、裏面に現れ、前記確認孔に対応する前記分離溝に充填された前記絶縁性樹脂を前記位置合わせマークとし、前記位置合わせマークにより位置認識を行うことを特徴とする回路装置の製造方法。
  2. 前記位置合わせマークにより間接的に裏面の前記導電パターンの位置を認識し、前記導電パターンの上に予定の裏面電極を形成するための開口部を残してレジスト層で被覆することを特徴とする請求項１に記載の回路装置の製造方法。
  3. 前記レジスト層の開口部にロウ材を付着して前記裏面電極を形成することを特徴とする請求項２に記載の回路装置の製造方法。
  4. 前記位置合わせマークにより間接的に裏面の前記導電パターンの位置を認識し、ダイジングを行うことを特徴とする請求項１に記載の回路装置の製造方法。
  5. 前記導電箔は銅、アルミニウムまたは鉄−ニッケルのいずれかを主材料として構成されることを特徴とする請求項１に記載の回路装置の製造方法。
  6. 前記導電箔に選択的に形成される前記分離溝は、化学的あるいは物理的に取り除かれることを特徴とする請求項１に記載の回路装置の製造方法。
  7. 前記回路素子は半導体ベアチップ、チップ回路部品のいずれかあるいは両方が固着されることを特徴とする請求項１に記載の回路装置の製造方法。
  8. 前記導電箔には、少なくとも前記回路素子の搭載部を多数個形成する導電パターンをマトリックス状に配列したブロックを複数個並べ、前記絶縁性樹脂はトランスファーモールドで前記ブロック毎に共通モールドされることを特徴とする請求項１または請求項７に記載の回路装置の製造方法。
  9. 前記位置合わせマークは、前記導電箔の前記ブロックの外部において、前記導電箔の裏面に露出した前記絶縁性樹脂であること特徴とする請求項８に記載の回路装置の製造方法。
  10. 前記位置合わせマークは、前記導電箔の前記ブロックの内部において、前記絶縁性樹脂の裏面に露出した前記導電箔であることを特徴とする請求項８に記載の回路装置の製造方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247526B1 (en) * 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
JP2004071899A (ja) * 2002-08-07 2004-03-04 Sanyo Electric Co Ltd 回路装置およびその製造方法
WO2004040592A1 (ja) * 2002-10-31 2004-05-13 Rohm Co., Ltd. チップ抵抗器、その製造方法およびその製造方法に用いられるフレーム
JP4183500B2 (ja) * 2002-12-20 2008-11-19 三洋電機株式会社 回路装置およびその製造方法
US7256486B2 (en) * 2003-06-27 2007-08-14 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Packaging device for semiconductor die, semiconductor device incorporating same and method of making same
US7279355B2 (en) * 2003-06-27 2007-10-09 Avago Technologies Ecbuip (Singapore) Pte Ltd Method for fabricating a packaging device for semiconductor die and semiconductor device incorporating same
US7919787B2 (en) * 2003-06-27 2011-04-05 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Semiconductor device with a light emitting semiconductor die
JP2005129900A (ja) * 2003-09-30 2005-05-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
WO2005114730A1 (ja) * 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
TWI247367B (en) * 2004-12-02 2006-01-11 Siliconware Precision Industries Co Ltd Semiconductor package free of carrier and fabrication method thereof
JP4646661B2 (ja) * 2005-03-18 2011-03-09 株式会社リコー プリント配線基板印刷方法と実装方法ならびにプログラム
DE102006012738A1 (de) * 2006-03-17 2007-09-20 Infineon Technologies Ag Nutzen aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren und Moldform zur Herstellung desselben
JP2008042087A (ja) * 2006-08-09 2008-02-21 Tdk Corp 貼り合わせ基板の加工方法及びコイル部品の製造方法
CN101155474B (zh) * 2006-09-28 2011-08-24 比亚迪股份有限公司 一种在fpc领域对位覆盖膜方法及其专用隔离板
KR100764684B1 (ko) * 2006-11-01 2007-10-08 인티그런트 테크놀로지즈(주) 반도체 패키지 제조방법, 반도체 장치 및 그 제조방법
CN101437359B (zh) * 2007-11-15 2012-08-08 福建华映显示科技有限公司 具有位置标示的电路板与接合的方法
JP5136458B2 (ja) * 2009-02-20 2013-02-06 ヤマハ株式会社 半導体パッケージ及びその製造方法
TWI427716B (zh) * 2010-06-04 2014-02-21 矽品精密工業股份有限公司 無載具之半導體封裝件及其製法
US10529576B2 (en) * 2017-08-17 2020-01-07 Semiconductor Components Industries, Llc Multi-faced molded semiconductor package and related methods
MY172923A (en) * 2016-03-31 2019-12-13 Twisden Ltd Integrated circuit package having pin up interconnect
DE102017107708A1 (de) * 2017-04-10 2018-10-11 Prüftechnik Dieter Busch AG Differenzsonde, Prüfvorrichtung und Herstellungsverfahren

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
JP3198889B2 (ja) * 1995-09-22 2001-08-13 日立電線株式会社 半導体装置
JPH09260560A (ja) * 1996-03-21 1997-10-03 Toppan Printing Co Ltd リードフレーム及びその製造方法
JP3137323B2 (ja) * 1997-03-04 2001-02-19 富士通株式会社 半導体装置及びその製造方法
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
JP3436159B2 (ja) * 1998-11-11 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
JP3686287B2 (ja) * 1999-07-14 2005-08-24 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
JP4667559B2 (ja) * 2000-05-30 2011-04-13 ルネサスエレクトロニクス株式会社 半導体装置、フォトマスクおよび半導体装置の製造方法
JP2002009443A (ja) * 2000-06-22 2002-01-11 Nec Corp 多層プリント配線板の製造方法とその製造装置
JP3600130B2 (ja) 2000-09-04 2004-12-08 三洋電機株式会社 回路装置の製造方法

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