KR100715749B1 - 회로 장치의 제조 방법 - Google Patents

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KR100715749B1
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고바야시요시유끼
사까모또노리아끼
다까하시고우지
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산요덴키가부시키가이샤
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Abstract

세라믹 기판, 플렉시블 시트 등을 지지 기판으로 하여 회로 소자가 실장된 회로 장치가 있다. 그러나, 회로 장치가 소형 박형화된 경우에 양산성이 높은 제조 방법이 확립되어 있지 않은 문제가 있었다. 이면 레지스트 피복 공정에서, 도전박(60)의 이면에 노출된 위치 정렬 마크(101)를 위치 인식함으로써, 블록마다 또는 도전박마다 이면의 도전 패턴(51)의 위치 인식을 간접적으로 행하여, 도전 패턴(51) 상에 예정의 이면 전극(91)을 형성하는 개구부(92)를 남기고 레지스트층(90)을 형성한다. 따라서, 시간이 단축된 회로 장치의 제조 방법을 실현할 수 있다.
위치 정렬 마크, 도전박, 다이싱, 절연성 수지, 도전 패턴, 분리홈, 몰드

Description

회로 장치의 제조 방법{MANUFACTURING METHOD OF CIRCUIT DEVICE}
도 1은 본 발명의 제조 플로우를 설명하는 도면.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 13은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 14는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 15는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 16은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 17은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 18은 종래의 회로 장치의 실장 구조를 설명하는 도면.
도 19는 종래의 회로 장치를 설명하는 도면.
도 20은 종래의 회로 장치의 제조 방법을 설명하는 도면.
도 21은 종래의 회로 장치의 제조 플로우를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50 : 절연성 수지
51 : 도전 패턴
52 : 회로 소자
53 : 회로 장치
61 : 분리홈
62 : 블록
80 : 점착 시트
90 : 레지스트층
101 : 위치 정렬 마크
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 지지 기판을 필요로 하지 않는 박형의 회로 장치의 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다.
예를 들면, 회로 장치로서 반도체 장치를 예로 들어 설명하면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 18과 같이, 프린트 기판 PS에 실장된다.
또한, 이 패키지형 반도체 장치는, 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용의 리드 단자(4)가 도출된 것이다.
그러나 이 패키지형 반도체 장치(1)는, 리드 단자(4)가 수지층(3)으로부터 밖으로 돌출되어 있고, 전체적인 사이즈가 커서, 소형화, 박형화 및 경량화를 만족시키지 못했다.
그 때문에, 각 회사가 경쟁하여 소형화, 박형화 및 경량화를 실현하기 위해, 다양한 구조를 개발하여, 최근에는 CSP(칩 사이즈 패키지)라고 하는 칩 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다 약간 큰 사이즈의 CSP가 개발되었다.
도 19는 지지 기판으로서 유리 에폭시 기판(5)을 채용한 칩 사이즈보다 약간 큰 CSP(6)를 도시하고 있다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로 설명한다.
이러한 유리 에폭시 기판(5)의 표면에는, 제1 전극(7), 제2 전극(8) 및 다이 패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고 관통 홀 TH를 통해, 상기 제1 전극(7)과 제1 이면 전극(10), 제2 전 극(8)과 제2 이면 전극(11)이 각각 전기적으로 접속되어 있다. 또한 다이 패드(9)에는 상기 베어 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되며, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속되어 있다. 또한 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(5)에 수지층(13)이 형성되어 있다.
상기 CSP(6)는, 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용의 이면 전극(10, 11)까지의 연장 구조가 간단하여, 염가로 제조할 수 있는 장점을 갖는다.
또한 상기 CSP(6)는, 도 18과 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는, 전기 회로를 구성하는 전극, 배선이 형성되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.
그리고 이 프린트 기판으로 구성된 회로는 다양한 세트 내에 장착된다.
이어서, 이 CSP의 제조 방법을 도 20 및 도 21을 참조하면서 설명한다.
우선 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 통해 Cu박(20, 21)을 압착한다(이상 도 20의 (a)를 참조).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 Cu박(20, 21)에 내에칭성의 레지스트(22)를 피복하고, Cu박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면에서 따로따로 해도 된다(이상 도 20의 (b)를 참조).
계속해서, 드릴이나 레이저를 이용하여 관통 홀 TH를 위한 구멍을 상기 유리 에폭시 기판에 형성하고, 이 구멍에 도금을 실시하여 관통 홀 TH를 형성한다. 이 관통 홀 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속된다(이상 도 20의 (c)를 참조).
또한, 도면에서는 생략하였지만, 본딩 포스트로 구성되는 제1 전극(7), 제2 전극(8)에 Au 도금을 실시함과 함께, 다이본딩 포스트로 되는 다이 패드(9)에 Au 도금을 실시하고, 트랜지스터 칩 T를 다이본딩한다.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복한다(이상 도 20의 (d)를 참조).
이상의 제조 방법에 의해, 지지 기판(5)을 채용한 CSP형의 전기 소자가 완성된다. 이 제조 방법은, 지지 기판으로서 플렉시블 시트를 채용해도 된다.
도 18에서, 트랜지스터 칩 T, 접속 수단(7∼12) 및 수지층(13)은, 외부와의 전기적 접속, 트랜지스터의 보호를 위해 필요한 구성 요소이지만, 이러한 구성 요소로 인해 소형화, 박형화, 경량화를 실현하는 회로 소자를 제공하는 것은 어려웠다.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은, 상술한 바와 같이 본래 불필요한 것이다. 그러나 제조 방법상, 전극을 접합하기 위해, 지지 기판으로서 채용하므로, 이 유리 에폭시 기판(5)을 없앨 수 없었다.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써, 비용이 상승하고, 또한 유리 에폭시 기판(5)이 두껍기 때문에, 회로 소자가 두꺼워져, 소형화, 박형화, 경량화에 한계가 있었다.
또한, 유리 에폭시 기판이나 세라믹 기판에서는 반드시 양면의 전극을 접속하는 관통 홀 형성 공정이 불가결하므로, 제조 공정도 길어져 양산에 적합하지 않는 문제도 있었다.
이상의 문제를 감안하여 본 출원인은 일본 특원2000-266736에서 지지 기판을 필요로 하지 않는 회로 장치를 개발하였다. 그러나, 이면 레지스트를 피복하는 공정에서, 땜납 전극을 위한 개구부를 형성하기 위해, 개개의 탑재부 별로 도전 패턴의 위치 인식을 행하기 때문에, 위치 인식을 행하는 데 시간이 걸리는 문제가 있었다.
본 발명은, 상술한 많은 과제를 감안하여 이루어진 것으로, 도전박을 준비하고, 형성 예정의 도전 패턴을 제외한 영역 및 형성 예정의 위치 정렬 마크에 대응하는 영역의 상기 도전박에, 상기 도전박의 두께보다 얕은 분리홈을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과, 상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 공정과, 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하며, 동시에 상기 인식용의 확인 구멍에도 상기 절연성 수지를 충전하는 공정과, 상기 도전박의 이면 전역을 상기 절연성 수지가 노 출될 때까지 제거하는 공정과, 상기 도전박의 제거에 의해, 이면에 노출된 상기 위치 정렬 마크에 의해 위치 인식을 행하는 것을 특징으로 한다.
본 발명에서는, 도전 패턴을 형성하는 도전박이 공정을 시작할 때의 재료로, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 가지며, 몰드 후에는 절연성 수지가 지지 기능을 가짐으로써 지지 기판이 불필요해지므로, 종래의 과제를 해결할 수 있다. 여기서, 위치 정렬 마크란, 절연성 수지의 이면에 노출된 도전박의 일부이다.
본 발명은, 상술한 많은 과제를 감안하여 이루어진 것으로, 도전박을 준비하고, 형성 예정의 탑재부를 구성하는 도전 패턴을 제외한 영역에 상기 도전박의 두께보다 얕은 분리홈을 형성함과 동시에, 형성 예정의 위치 정렬 마크를 둘러싸도록 상기 도전박에 홈을 형성하는 공정과, 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과, 상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 공정과, 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하며, 동시에 상기 홈에도 상기 절연성 수지를 충전하는 공정과, 상기 도전박의 이면을 상기 절연성 수지가 노출될 때까지 제거하는 공정을 포함하고, 상기 도전박의 이면을 제거하는 공정에 의해 상기 홈에 충전된 상기 절연성 수지로부터 노출된 상기 도전박을, 위치 정렬 마크로서 이용함으로써, 이면에 노출된 상기 도전 패턴의 위치를 확인하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 상기 도전 패턴 상에 예정 의 이면 전극을 형성하기 위한 개구부를 남기고 레지스트층으로 피복하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 레지스트층의 개구부에 도전 수단을 부착하여 이면 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 다이싱을 행하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크에 의해 간접적으로 이면의 전극 위치를 인식하여, 상기 회로 소자의 특성을 측정하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전박은 구리, 알루미늄 또는 철-니켈 중 어느 하나를 주재료로 하여 구성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전박의 표면을 도전 피막으로 적어도 부분적으로 피복하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전 피막은 니켈, 금, 은, 또는 팔라듐 도금으로 형성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전박에 선택적으로 형성되는 상기 분리홈은 화학적 혹은 물리적으로 제거되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 회로 소자는 반도체 베어 칩, 칩 회로 부품 중 어느 하나 혹은 양쪽 모두가 고착되는 것을 특징으로 한 다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 절연성 수지는 트랜스퍼 몰드로 상기 블록마다 공통 몰드되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전박에는 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 매트릭스 형상으로 배열한 블록을 복수개 배열한 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 절연성 수지는 상기 도전박의 모든 상기 블록을 동시에 트랜스퍼 몰드하여 형성하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크는, 상기 도전박의 상기 블록의 외부에서, 상기 도전박의 이면에 노출된 상기 절연성 수지인 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크는 상기 도전박의 주변에 형성되는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크는, 상기 도전박의 상기 블록의 내부에서, 상기 절연성 수지의 이면에 노출된 상기 도전박인 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 위치 정렬 마크는, 상기 도전박의 블록의 내부에서, 상기 절연성 수지의 이면에 노출된 상기 도전박의 내측에 노출된 상기 절연성 수지인 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 각 블록의 상기 절연성 수지의 이면에 노출된 상기 도전 패턴의 위치 인식은, 상기 위치 정렬 마크에 의해 행하는 것을 특징으로 한다.
또한, 본 발명의 회로 장치의 제조 방법에서는, 상기 도전박 전체의 상기 절연성 수지의 이면에 노출된 상기 도전 패턴의 위치 인식은, 상기 위치 정렬 마크에 의해 행하는 것을 특징으로 한다.
<실시예>
우선 본 발명의 회로 장치의 제조 방법에 대하여 도 1을 참조하면서 설명한다.
본 발명은, 도전박을 준비하고, 형성 예정의 도전 패턴을 제외한 영역 및 형성 예정의 위치 정렬 마크에 대응하는 영역의 상기 도전박에, 상기 도전박의 두께보다 얕은 분리홈을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과, 상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 와이어 본딩하는 공정과, 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하며, 동시에 상기 인식용의 확인 구멍에도 상기 절연성 수지를 충전하는 공정과, 상기 도전박의 이면 전역을 상기 절연성 수지가 노출될 때까지 제거하는 공정과, 상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 상기 도전 패턴 상에 예정의 이면 전극을 형성하기 위한 개구부를 남기고 레지스트층으로 피복하는 공정과, 상기 레지스트층의 개구부에 납재를 부착하여 이면 전극을 형성하는 공정과, 점착 시트에 접착된 상태에서 상기 블록의 각 탑재부의 상기 회로 소자의 특성 측정을 행하는 공정과, 상기 점착 시트에 접착된 상태에서 상기 블록의 상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정으로 구성되어 있다.
도 1에 도시한 흐름도에서, 우선, Cu박을 준비하는 공정, Ag 도금을 행하는 공정, 하프 에칭을 행하는 공정의 3개의 플로우로 도전 패턴의 형성이 행해진다. 다이본딩 및 와이어 본딩의 2개의 공정으로 각 탑재부에의 회로 소자의 고착과 회로 소자의 전극과 도전 패턴의 접속이 행해진다. 트랜스퍼 몰드 공정에서는 절연성 수지에 의한 공통 몰드가 행해진다. 이 공통 몰드란, 복수개의 탑재부가 형성된 블록을 하나의 금형 캐비티를 이용하여 몰드를 행하는 것이다. 이면 Cu박 제거 공정에서는, 상기 도전박의 이면을 상기 절연성 수지가 노출될 때까지 에칭을 행한다. 이면 레지스트의 공정에서는 절연성 수지의 이면에 노출된 도전 패턴 상에 레지스트층이 형성된다. 이면 전극 형성 공정에서는 크림상의 납재를 부착하여 가열 용융하여 도전 패턴의 이면 전극을 형성한다. 점착 시트의 공정에서는 점착 시트에 복수개의 블록이 접착된다. 측정 공정에서는 각 회로 장치부에 내장된 회로 소자의 양품 판별이나 특성 등급 분류가 행해진다. 다이싱 공정에서는 절연성 수지로부터 다이싱에 의해 개별 회로 장치로의 분리가 행해진다.
이하에, 본 발명의 각 공정을 도 2∼도 17을 참조하여 설명한다.
본 발명의 제1 공정은, 도 2 내지 도 4에 도시한 바와 같이, 도전박(60)을 준비하고, 적어도 회로 소자(52)의 탑재부를 다수개 형성하는 도전 패턴(51)을 제외한 영역 및 위치 정렬 마크에 대응하는 영역의 도전박(60)에 도전박(60)의 두께보다 얕은 분리홈(61)을 형성하여 블록마다 도전 패턴(51)을 형성하는 것이다.
본 공정에서는, 우선 도 2의 (a)와 같이, 시트 형상의 도전박(60)을 준비한다. 이 도전박(60)은, 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 이후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하고, 여기서는 125㎛의 Cu박을 채용하였다. 그러나 300㎛ 이상이거나 10㎛ 이하라도 기본적으로는 무방하다. 후술하는 바와 같이, 도전박(60)의 두께보다 얕은 분리홈(61)을 형성할 수 있으면 된다.
또한, 시트 형상의 도전박(60)은, 소정의 폭, 예를 들면 45㎜로 롤 형상으로 말려서 준비되어, 이것이 후술하는 각 공정으로 반송되어도 되고, 소정 크기로 컷트된 직사각형의 도전박(60)이 준비되어, 후술하는 각 공정으로 반송되어도 된다.
구체적으로는, 도 2의 (b)에 도시한 바와 같이, 직사각형의 도전박(60)에 다수의 탑재부가 형성되는 블록(62)이 4∼5개 이격되어 배열된다. 각 블록(62) 사이에는 슬릿(63)이 형성된다. 이 슬릿은 몰드 공정 등에서의 가열 처리로 발생하는 도전박(60)의 응력을 흡수하는 기능을 갖는다. 또한 도전박(60)의 상하 단부에는 인덱스 구멍(64)이 일정한 간격으로 형성되어, 각 공정에서의 위치 결정에 이용된다.
계속해서, 블록마다 도전 패턴(51)을 형성하는 공정이 있다.
우선, 도 3에 도시한 바와 같이, Cu박(60) 상에, 포토레지스트(내에칭 마스크) PR을 형성하고, 도전 패턴(51)으로 될 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다. 그리고, 도 4의 (a)에 도시한 바와 같이, 포토레지스트 PR을 이용하여 도전박(60)을 선택적으로 에칭한다.
에칭에 의해 형성된 분리홈(61)의 깊이는, 예를 들면 50㎛이고, 그 측면은 조면으로 되기 때문에 절연성 수지(50)와의 접착성이 향상된다.
또한 이 분리홈(61)의 측벽은, 모식적으로 스트레이트로 도시하고 있지만, 제거 방법에 따라 다른 구조가 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 웨트 에칭의 경우, 액칭액은 염화 제2철 또는 염화 제2구리가 주로 채용되며, 상기 도전박은 이 에칭액 내에 디핑되거나, 이 에칭액으로 샤워링된다. 여기서 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에, 측면은 만곡 구조가 된다.
또한, 도 3에서, 포토레지스트 대신에 에칭액에 대하여 내식성이 있는 도전 피막(도시 생략)을 선택적으로 피복해도 된다. 도전로로 될 부분에 선택적으로 피착하면, 이 도전 피막이 에칭 보호막으로 되어, 레지스트를 채용하지 않고 분리홈을 에칭할 수 있다. 이 도전 피막으로서 고려되는 재료는 Ag, Ni, Au, Pt 또는 Pd 등이다. 게다가 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면 Ag 피막은 Au와 접착하고, 납재와도 접착한다. 따라서 칩 이면에 Au 피막이 피복되어 있으면, 그대로 도전로(51) 상의 Ag 피막에 칩을 열압착할 수 있고, 또한 땜납 등의 납재를 이용하여 칩을 고착할 수 있다. 또한 Ag의 도전 피막에는 Au 세선을 접착할 수 있기 때문에, 와이어 본딩도 가능해진다. 따라서 이 들 도전 피막을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다.
도 4의 (b)에 구체적인 도전 패턴(51)을 도시한다. 본 도면은 도 2의 (b)에 도시한 블록(62) 중 1개를 확대한 것에 대응한다. 검게 칠해진 부분 중 1개가 하나의 탑재부(65)로, 도전 패턴(51)을 구성하고, 하나의 블록(62)에는 5행10열의 매트릭스 형상으로 다수의 탑재부(65)가 배열되며, 각 탑재부(65)마다 동일한 도전 패턴(51)이 형성되어 있다. 각 블록 주변에는 프레임 형상의 패턴(66)이 형성되고, 그것과 조금 이격하여 내측에 다이싱 시의 위치 정렬 마크(67)가 형성되어 있다. 프레임 형상의 패턴(66)은 몰드 금형, 특히 상부 금형과의 접촉 부분으로서 사용한다.
또한, 도 4의 (b)에 도시한 바와 같이, 인덱스 구멍(64) 부근에는 이면 레지스트 피복 시에 이용하는 위치 인식용의 확인 구멍(100)이 형성되어 있다.
도 4의 (c)는 도 4의 (b)의 A-A선을 따라 취한 단면도로, 확인 구멍(100)은 분리홈(61)의 형성 시에 동시에 형성되며, 거의 동등한 깊이를 가지고, 이면 레지스트 피복 공정에서 간접적으로 이면의 도전 패턴의 위치 인식하는 데에 이용된다.
본 발명의 제2 공정은, 도 5에 도시한 바와 같이, 원하는 도전 패턴(51)의 각 탑재부(65)에 회로 소자(52)를 고착하고, 각 탑재부(65)의 회로 소자(52)의 전극과 원하는 도전 패턴(51)을 전기적으로 접속하는 접속 수단을 형성하는 것이다.
회로 소자(52)로서는 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자이다. 또한 페이스 다운의 반도체 소자, 또한 CSP, BGA 등의 패키지 처리된 반도체 소자도 실장할 수 있다.
여기서는, 베어 트랜지스터 칩(52A)이 도전 패턴(51A)에 다이본딩되고, 에미터 전극과 도전 패턴(51B), 베이스 전극과 도전 패턴(51B)이 볼 본딩 혹은 초음파에 의한 웨지 본딩 등으로 고착된 금속 세선(55A)를 통해 접속된다. 또한 참조 부호(52B)는 칩 컨덴서 또는 수동 소자로서, 땜납 등의 납재 또는 도전 페이스트(55B)로 고착된다.
본 공정에서는, 각 블록(62)에 다수의 도전 패턴(51)이 집적되어 있기 때문에, 회로 소자(52)의 고착 및 와이어 본딩을 매우 효율적으로 행할 수 있는 이점이 있다.
본 발명의 제3 공정은, 도 6에 도시한 바와 같이, 각 탑재부(63)의 회로 소자(52a, 52b)를 일괄하여 피복하고, 분리홈(61)에 충전되도록 절연성 수지(50)로 공통 몰드하는 것이다.
본 공정에서는, 도 6의 (a)에 도시한 바와 같이, 절연성 수지(50)는 회로 소자(52A, 52B) 및 복수의 도전 패턴(51A, 51B, 51C)를 완전하게 피복하고, 도전 패턴(5) 사이의 분리홈(61)에는 절연성 수지(50)가 충전된 도전 패턴(51A, 51B, 51C)의 측면의 만곡 구조와 끼워 맞춰 강고하게 결합한다. 그리고 절연성 수지(50)에 의해 도전 패턴(51)이 지지되어 있다.
또한 본 공정에서는, 트랜스퍼 몰드, 주입 몰드, 또는 디핑에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열경화성 수지를 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
또한, 본 공정에서 트랜스퍼 몰드 혹은 주입 몰드를 행할 때에, 도 6의 (b)에 도시한 바와 같이, 몰드 금형의 하나의 캐비티에서 각 블록마다 하나의 절연성 수지(50)로 공통으로 몰드를 행한다. 따라서, 각 블록(62)은, 하나의 금형으로 한 번에 몰드되며, 프레임 형상 패턴(66)에 접촉한 상부 금형의 캐비티와 도전 패턴으로 밀봉 영역을 형성하고 있다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 탑재부를 개별로 몰드하는 방법에 비해, 러너의 수가 적기 때문에, 대폭적인 수지량의 삭감을 도모할 수 있다.
또한, 본 공정에서는, 몰드 금형은 개개의 탑재부를 몰드할 뿐만 아니라, 블록을 공통으로 몰드하기 때문에, 작성하는 회로 소자의 종류나 크기에 상관없이 몰드 금형을 공통으로 사용할 수 있다.
도전박(60) 표면에 피복된 절연성 수지(50)의 두께는, 회로 소자(52)의 금속 세선(55A)의 가장 윗부분으로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 할 수도 있고, 얇게 할 수도 있다.
본 공정의 특징은, 절연성 수지(50)를 피복할 때까지는, 도전 패턴(51)으로 되는 도전박(60)이 지지 기판으로 되는 것이다. 종래에는, 도 19와 같이, 본래 불필요한 지지 기판(5)을 채용하여 도전로(7∼11)를 형성하였지만, 본 발명에서는, 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 이 때문에, 구성 재료를 최대한 생략하여 작업할 수 있는 장점을 가지며, 비용의 저하도 실현할 수 있다.
또한 분리홈(61)은 도전박의 두께보다 얕게 형성되어 있기 때문에, 도전박(60)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서 시트 형상의 도전박(60)으로서 일체로 취급되어, 절연성 수지(50)를 몰드할 때, 금형으로의 반송, 금형으로의 실장 작업이 매우 편리해지는 특징을 갖는다.
또한, 본 공정에서는 일괄하여 복수개의 회로 소자의 몰드를 행하기 때문에, 회로 소자를 개별로 몰드할 때에 발생하는 수지 버(resin burr)가 발생하지 않는 것도 중요한 포인트이다.
또한 도 6의 (c)는 도 6의 (b)의 A-A선을 따라 취한 단면도로, 본 공정에서는 확인 구멍(100)도 몰드되어, 절연성 수지(50)가 충전된다.
본 발명의 제4 공정은, 도 7의 (a), 도 7의 (b)에 도시한 바와 같이, 절연성 수지가 노출될 때까지 도전박(60)의 이면 전역을 제거하는 것이다.
본 공정은, 도전박(60)의 이면 전역을 화학적 및/또는 물리적으로 제거하여, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 도전박(60)을 전면 웨트 에칭하여, 분리홈(61)으로부터 절연성 수지(50)를 노출시키고 있다. 그 결과, 약 40㎛ 두께의 도전 패턴(51)으로 되어 분리된다.
또한, 도 7의 (b)에 도시한 바와 같이, 본 공정에서 확인 구멍(100)에 충전된 절연성 수지(50)도 이면에 노출되는 구조로 되며, 이면 레지스트 피복 공정에 서, 위치 정렬 마크(101)로서 이면의 도전 패턴(51)의 위치 인식을 간접적으로 행하기 위해 이용된다.
본 발명의 제5 공정은, 도 8 내지 도 11에 도시한 바와 같이, 도전박(60)의 절연성 수지(50)의 이면에 노출된 도전 패턴(51) 상에 레지스트층(90)을 피복하고, 예정의 이면 전극(56)이 노출되도록 개구부(92)를 형성하는 것이다.
또한, 도 8의 (a)에서는 이면 레지스트의 개구부(92)와 도전 패턴(51)의 관계를 나타내기 위해, 검게 칠해진 부분이 도전 패턴(51)을 나타내고, 희고 속이 빈 동그라미 표시가 이면 레지스트의 개구부(92)를 나타내고 있다. 그러나, 실제로는 이면 레지스트의 개구부(92) 이외의 블록(62)의 이면은 레지스트층(90)으로 피복되어 있다.
본 공정에서는, 도 8의 (a)에 도시한 바와 같이, 위치 정렬 마크(101)에 의해, 이면에 노출된 도전 패턴(51)의 위치 인식을 간접적으로 행하여, 도전 패턴(51) 상에 예정의 이면 전극(56)을 형성하는 개구부(92)를 남기고 레지스트층(90)으로 피복한다.
여기서, 이면에 노출된 도전 패턴을 인식하는 마크로서, 인덱스 구멍(64)을 채용하는 것도 생각할 수 있다. 그러나, 이면 Cu박 제거 공정에서는 도전박(60)의 이면 전면이 에칭되기 때문에, 인덱스 구멍(64)의 내벽도 에칭되어, 그 직경이나 위치에 오차가 발생한다. 따라서, 인덱스 구멍(64)은 이면에 노출된 도전박의 위치 확인에는 사용할 수 없다. 이에 따라, 본 발명에서는, 도전박의 이면의 주변부에 노출시킨 절연성 수지(101)를 위치 확인용 마크로서 채용한다.
위치 정렬 마크(101)는, 탑재부(65)의 분리홈(61)과 동일한 방법으로 형성된 확인 구멍(100)에 충전된 절연성 수지이기 때문에, 이면 Cu박 제거 공정에서, 도 8 의 (b)에 도시한 바와 같이, 이면에 노출되어 있다. 본 공정에서는 위치 정렬 마크(101)는 원형이지만, 위치 인식용 카메라로 인식할 수 있는 형상이면 원형 이외의 형상이어도 무방하다.
구체적으로는, 우선, 도전박(60)의 각 블록(62)의 이면 전체에 스크린 인쇄, 롤 코터 혹은 정전 도포하여 레지스트층(90)의 피복을 행한다. 이에 의해, 도전 패턴(51)은 레지스트층(90)에 의해 완전하게 피복되고, 또한 레지스트층(90)은 투명하지 않기 때문에 도전 패턴(51)을 직접적으로 위치 인식하는 것은 곤란하게 된다.
계속해서, 도전 패턴(51)의 위치 인식을 행한다. 도 8의 (a)에 도시한 바와 같이, 위치 정렬 마크(101)는 도전 패턴(51)을 형성하지 않는 도전박(60)의 주변의 잔여부의 이면에 노출되기 때문에, 도 8의 (b)에 도시한 바와 같이, 레지스트층(90)에 의한 피복은 행해지지 않는다. 또한, 위치 정렬 마크(101)의 재료인 절연성 수지와 도전박(60)의 재료인 Cu는 광의 반사율이 크게 다르기 때문에, 위치 정렬 마크(101)의 윤곽 구별은 명료하게 행할 수 있다. 또한, 도전박(60)은 세라믹 기판 등에 비해, 치수 정밀도가 높다. 따라서, 위치 정렬 마크(101)의 위치를 정확하게 인식함으로써 간접적으로 블록마다 또는 도전박마다 도전 패턴(51)의 위치를 인식할 수 있다.
계속해서, 도 9의 (a)에 도시한 바와 같이, 예정의 이면 전극(56)을 형성할 개구부(92) 위만을 남기고 포토레지스트(102)를 형성한다. 도 9의 (b)에 도시한 바와 같이, 포토레지스트(102)에 의해 선택적으로 피복된 레지스트층(90)을 에칭함 으로써 개구부(92)는 형성된다. 이 레지스트층(90)은 도전 패턴(51)을 산화나 오염으로부터 보호함과 함께, 형성될 이면 전극(56)의 크기를 결정한다.
또한, 레지스트층(90)의 재료가 감광성인 경우에는, 포토레지스트(102)가 불필요하게 된다.
이상의 것에 의해, 본 공정에서는 블록마다 또는 도전박마다 이면 레지스트 피복을 1회의 위치 인식으로 연속하여 행할 수 있기 때문에, 시간이 단축된 이면 레지스트의 형성을 행할 수 있다.
상기 본 공정의 설명에서는, 도전박의 블록의 외측의 이면에 노출된 절연성 수지(101)를 위치 정렬 마크로서 이용하여, 이면에 노출된 도전 패턴의 위치 인식을 행하였다. 그러나, 도 10에 도시한 바와 같이, 블록 내부에서 도전 패턴이 형성되지 않는 절연성 수지의 이면에 노출된 도전박(110)을 위치 정렬 마크로서 이용하는 방법도 있다.
또한, 도 11에 도시한 바와 같이, 블록 내부에서 도전 패턴이 형성되어 있지 않는 절연성 수지의 이면에 노출된 도전박(111)의 내부에 노출된 도전박(112)을 위치 정렬 마크로서 이용하는 방법도 있다.
또한, 본 발명에서는 땜납 전극용의 개구부를 형성하기 위해, 위치 정렬 마크에 의해 이면에 노출된 도전 패턴의 위치 인식을 행하였다. 그러나, 위치 정렬 마크가 블록 내부에 형성된 경우에는, 이것을 이용하여 이후의 공정에서 도전박이나 땜납 전극의 간접적인 위치 인식을 행할 수 있다. 예를 들면, 측정 공정에서, 위치 정렬 마크에 의해 블록(62) 내 모든 이면 전극의 위치 인식을 행하고 나서, 측정을 행할 수 있다. 또한, 다이싱 공정에서, 위치 정렬 마크에 의해 블록(62) 내의 모든 이면 전극(56)의 위치 인식을 행하고 나서 다이싱을 행할 수 있다.
본 발명의 제6 공정은, 도 12의 (a), 도 12의 (b)에 도시한 바와 같이, 개구부(92)를 포함하여 그 주변의 레지스트층(90) 상에 크림상의 납재(91)를 마찬가지로 동일한 크기로 스크린 인쇄에 의해 부착하는 것이다.
본 공정에서는, 크림상의 납재(91)로서는 땜납 입자를 유기 용제로 혼합한 땜납 크림을 이용한다. 도 12의 (a)에 도시한 바와 같이, 크림상의 납재(91)는 개구부(92)보다 크게 부착되기 때문에, 블록(62)마다 모든 탑재부(65)의 개구부(92)에 양호한 작업성으로 부착된다.
또한, 본 공정에서는, 도 12의 (b)에 도시한 바와 같이, 각 블록(62)을 질소 가스가 흐르는 가열로를 통과시켜, 크림상의 납재(91)를 가열 용융하여 이면 전극(56)을 형성한다. 이면 전극(56)은 사전에 동일한 크기의 개구부(92)와 동일한 크기의 크림상의 납재(91)가 부착되어 있기 때문에 모두가 균일한 크기로 형성된다.
따라서, 후술하는 다이싱 공정 후에는 도 14에 도시한 최종 구조를 얻는다. 본 발명의 회로 장치(53)는 도 19에 도시한 종래의 이면 전극(10, 11)과 같은 단차가 형성되지 않기 때문에, 마운트 시에 땜납 등의 표면 장력에 의해 그대로 수평으로 이동하여 자기 정합할 수 있는 특징을 갖는다.
또한 본 공정에서는, 도 13에 도시한 바와 같이, 이면 레지스트의 개구부의 위치 확인을 개구부를 갖는 위치 확인용의 레지스트(121A, 121B)에 의해 간접적으 로 행한다.
구체적으로는, 우선, 이면 레지스트 피복 공정에서, 도전박의 이면 블록의 외부에 개구부(112A, 112B)를 갖는 위치 확인용의 레지스트(121A, 121B)를 형성한다.
다음으로, 위치 확인용의 카메라로 위치 확인용의 레지스트(121A, 121B)의 개구부(112A, 112B)를 인식하고, 도전박(60)을 고정한다.
마지막으로, 레지스트의 개구부(112A, 112B)와 동일한 위치에 개구부를 갖는 땜납 인쇄 메탈 스크린(도시 생략)을 이용하여 땜납 인쇄를 행한다.
위치 확인을 행하는 2개의 레지스트(121A, 121B)로부터 도전박(60)의 중심선(130)까지의 거리인 d1, d2는 서로 다르다. 따라서, 상기 공정에서 프레임을 반대로 고정한 경우, 원하는 위치와 멀리 떨어진 장소에 땜납 인쇄를 행하게 되어, 본 공정에서의 불량 판정을 용이하게 행할 수 있다.
또한, 본 공정의 설명에서는, 위치 확인용의 레지스트는 도전박(60)의 긴 방향의 양 단부 부근에 형성되지만, 위치 확인용의 레지스트는 짧은 방향의 단부 부근에 형성되어도 된다.
이상의 것에 의해, 위치 확인용 레지스트를 이용한 땜납 인쇄를 행할 수 있다.
본 발명의 제7 공정은, 도 15에 도시한 바와 같이, 복수개의 블록(62)의 절연성 수지를 점착 시트(80)에 접착하는 것이다.
도전박(60)의 이면 에칭을 행한 후에, 도전박(60)으로부터 각 블록(62)이 분 리된다. 이 블록(62)은 절연성 수지(50)로 도전박(60)의 잔여부와 연결되어 있기 때문에, 절단 금형을 이용하지 않고 기계적으로 도전박(60)의 잔여부로부터 박리함으로써 달성할 수 있다.
본 공정에서는, 스테인레스제의 링형의 금속 프레임(81)에 점착 시트(80)의 주변을 접착하고, 점착 시트(80)의 중앙 부분에는 4개의 블록(62)을 다이싱 시의 블레이드가 닿지 않도록 간격을 두고 절연성 수지(50)를 접촉시켜 접착한다. 점착 시트(80)로서는 UV 시트가 이용되지만, 각 블록(62)은 절연성 수지(50)로 인해 기계적 강도가 있기 때문에, 염가의 다이싱 시트도 사용할 수 있다.
본 발명의 제8 공정은, 도 16에 도시한 바와 같이, 점착 시트(80)에 접착된 상태에서 절연성 수지(50)로 일괄하여 몰드된 각 블록(62)의 각 탑재부(65)의 회로 소자(52)의 특성 측정을 행하는 것이다.
각 블록(62)의 이면에는 도 16에 도시한 바와 같이 도전 패턴(51)의 이면 전극(56)이 노출되어 있고, 각 탑재부(65)가 도전 패턴(51) 형성 시와 아주 동일하게 매트릭스 형상으로 배열되어 있다. 이 도전 패턴(51)의 절연성 수지(50)로부터 노출된 이면 전극(56)에 프로브(68)를 대어, 각 탑재부(65)의 회로 소자(52)의 특성 파라미터 등을 개별로 측정하여 양호/불량의 판정을 행하며, 불량품에는 자기 잉크 등으로 마킹한다.
또한, 도 16에서는 이면 전극(56)과 도전 패턴(51)의 관계를 나타내기 위해, 검게 칠해진 부분이 도전 패턴(51)을 나타내고, 희고 속이 빈 동그라미 표시가 이면 전극(56)을 나타내고 있지만, 실제로는 도전 패턴(51)의 개구부(92) 이외에는 레지스트층(90)으로 피복되어 있다.
본 공정에서는, 각 탑재부(65)의 회로 장치(53)는 절연성 수지(50)로 블록(62)마다 일체로 지지되어 있기 때문에, 개별로 따로따로 분리되어 있지 않다. 따라서, 점착 시트(80)에 접착된 복수개의 블록(62)을 테스터의 재치대에 진공으로 흡착시켜, 블록(62)마다 탑재부(65)의 사이즈만큼 화살표와 같이 세로 방향 및 가로 방향으로 피치 이송을 행함으로써, 매우 빠르게 대량으로 블록(62)의 각 탑재부(65)의 회로 장치(53)의 측정을 행할 수 있다. 즉, 종래 필요하였던 회로 장치의 표리의 판별, 전극의 위치 인식 등이 불필요해지고, 또한 복수개의 블록(62)을 동시에 처리하기 때문에, 측정 시간의 대폭적인 단축을 도모할 수 있다.
또한, 본 공정에서는, 다이싱를 행하여 개별의 회로 장치로 분리하기 전에 특성 측정을 행하였지만, 본 발명에서는 다이싱을 행해도 회로 장치는 시트에 접착된 상태이기 때문에, 다이싱을 행하고 나서 특성 측정을 행하는 것도 가능하다.
본 발명의 제9 공정은, 도 17에 도시한 바와 같이, 점착 시트(80)에 접착된 상태에서 블록(62)의 절연성 수지(50)를 각 탑재부(65)마다 다이싱에 의해 분리하는 것이다.
본 공정에서는, 점착 시트(80)에 접착된 복수개의 블록(62)을 다이싱 장치의 재치대에 진공으로 흡착시키고, 다이싱 블레이드(69)로 각 탑재부(65) 사이의 다이싱 라인(70)을 따라 분리홈(61)의 절연성 수지(50)를 다이싱하여, 개별 회로 장치(53)로 분리한다.
본 공정에서, 다이싱 블레이드(69)는 완전하게 절연성 수지(50)를 절단하여 점착 시트의 표면에 달하는 절삭 깊이로 다이싱을 행하여, 완전하게 각 탑재부(65)마다 분리한다. 다이싱 시에는 사전에 상술한 제1 공정에서 형성한 각 블록 주변의 프레임 형상의 패턴(66)의 내측의 위치 정렬 마크(67)를 인식하고, 이것을 기준으로 하여 다이싱을 행한다. 주지하고 있는 바와 같이, 다이싱은 세로 방향으로 모든 다이싱을 행한 후, 재치대를 90도 회전시켜 가로 방향의 다이싱을 행한다.
또한 본 공정에서는, 다이싱 라인(70)에는 분리홈(61)에 충전된 절연성 수지(50)와 레지스트층(90) 밖에 존재하지 않기 때문에, 다이싱 블레이드(69)의 마모는 적고, 금속 버(metal burr)도 발생하지 않아 매우 정확한 외형으로 다이싱할 수 있는 특징이 있다.
또한 본 공정 후에도, 다이싱 후에도 점착 시트(80)의 작용에 의해 개별 회로 장치로 따로따로 분리되지 않아, 그 후의 테이핑 공정에서도 효율적으로 작업할 수 있다. 즉, 점착 시트(80)에 일체로 지지된 회로 장치는 양품만을 식별하여 캐리어 테이프의 수납 구멍에 흡착 콜릿으로 점착 시트(80)로부터 이탈시켜 수납할 수 있다. 이 때문에 미소한 회로 장치라도, 테이핑까지 한번도 따로따로 분리되지 않는 특징이 있다.
본 발명에서는, 도전 패턴의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜, 분리홈의 형성 시 혹은 회로 소자의 실장, 절연성 수지의 피착 시까지는 도전박으로 전체를 지지하고, 또한 도전박을 각 도전 패턴으로서 분리할 때는, 절 연성 수지를 지지 기판으로서 기능시키고 있다. 따라서, 회로 소자, 도전박, 절연성 수지의 필요 최소한으로 제조할 수 있다. 종래예에서 설명한 바와 같이, 본래 회로 장치를 구성하기 위해 지지 기판이 불필요하므로, 비용적으로도 염가로 할 수 있다. 또한 지지 기판이 불필요한 것, 도전 패턴이 절연성 수지에 매립되어 있는 것, 또한 절연성 수지와 도전박의 두께의 조정이 가능함으로써, 매우 얇은 회로 장치를 형성할 수 있는 장점도 있다.
또한 본 발명에서는, 이면 Cu박 제거 공정에서, 인덱스 구멍이 에칭되기 때문에, 인덱스 구멍의 치수나 위치의 정밀도가 낮아, 이면 레지스트 피복 공정에서, 인덱스 구멍을 위치 정렬 마크로서 사용하는 것은 어렵다. 따라서 본 발명에서는, 하프 에칭 공정에서 확인 구멍을 형성하고, 몰드 공정에서 확인 구멍에 절연성 수지를 밀봉하며, 이면 Cu박 제거 공정에서 Cu박의 이면에 노출된 절연성 수지를 위치 정렬 마크로서 채용하였다. 따라서, 위치 정렬 마크를 소정의 위치에 소정의 사이즈로 형성하는 것이 가능해진다.
이에 의해, 본 발명에서는, 이면 레지스트 피복 공정에서, 상기한 위치 정렬 마크를 위치 인식함으로써, 간접적으로 이면에 노출된 도전 패턴의 위치 인식을 블록마다 또는 도전박마다 행한다. 또한, 1회의 위치 인식에 의해 블록마다 또는 도전박마다, 도전 패턴 상에 예정의 이면 전극을 형성하는 개구부를 남기고 레지스트층을 형성할 수 있다. 따라서, 시간이 단축된 제조 방법을 실현할 수 있다.
또한, 위치 정렬 마크로서, 블록 내부에서, 절연성 수지의 이면에 노출된 도전박을 이용하는 방법도 있다. 또한, 위치 정렬 마크로서, 블록 내부에서, 절연성 수지의 이면에 노출된 도전박의 내부에 노출된 절연성 수지를 이용하는 방법도 있다. 이들 2개의 방법에 의해서도, 상기한 효과와 동일한 효과가 얻어진다.

Claims (20)

  1. 도전박을 준비하고, 형성 예정의 탑재부를 구성하는 도전 패턴을 제외한 영역 및 형성 예정의 위치 정렬 마크에 대응하는 영역의 상기 도전박에, 상기 도전박의 두께보다 얕은 분리홈 및 인식용의 확인 구멍을 각각 형성하는 공정과,
    상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과,
    상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 공정과,
    상기 각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하며, 동시에 상기 확인 구멍에도 상기 절연성 수지를 충전하는 공정과,
    상기 도전박의 이면을 상기 절연성 수지가 노출될 때가지 제거하는 공정
    을 포함하고,
    상기 도전박의 이면을 제거하는 공정에 의해 상기 도전박의 이면에 노출된 상기 절연성 수지를, 위치 정렬 마크로서 사용함으로써, 이면에 노출된 상기 도전 패턴의 위치를 확인하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 도전박을 준비하고, 형성 예정의 탑재부를 구성하는 도전 패턴을 제외한 영역에 상기 도전박의 두께보다 얕은 분리홈을 형성함과 동시에, 형성 예정의 위치 정렬 마크를 둘러싸도록 상기 도전박에 홈을 형성하는 공정과,
    상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과,
    상기 각 탑재부의 회로 소자의 전극과 원하는 상기 도전 패턴을 전기적으로 접속하는 공정과,
    각 탑재부의 상기 회로 소자를 일괄하여 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하며, 동시에 상기 홈에도 상기 절연성 수지를 충전하는 공정과,
    상기 도전박의 이면을 상기 절연성 수지가 노출될 때까지 제거하는 공정
    을 포함하고,
    상기 도전박의 이면을 제거하는 공정에 의해 상기 홈에 충전된 상기 절연성 수지로부터 노출된 상기 도전박을, 위치 정렬 마크로서 이용함으로써, 이면에 노출된 상기 도전 패턴의 위치를 확인하는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 이면 전극을 형성하기 위한 개구부를 남기고 레지스트층으로 피복하는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 상기 레지스트층의 개구부에 도전 수단을 부착하여 이면 전극을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 위치 정렬 마크에 의해 간접적으로 이면의 상기 도전 패턴의 위치를 인식하여, 다이싱을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 위치 정렬 마크에 의해 간접적으로 이면의 전극의 위치를 인식하여, 상기 회로 소자의 특성을 측정하는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 도전박의 이면은, 화학적 혹은 물리적으로 제거되는 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 도전박에는, 상기 탑재부를 매트릭스 형상으로 배열한 블록을 복수개 나열한 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 위치 정렬 마크는, 상기 도전박의 상기 블록의 외부에 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 위치 정렬 마크는 상기 도전박의 주변에 설치되는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 블록의 상기 절연성 수지의 이면에 노출된 상기 도전 패턴의 위치 인식은, 상기 위치 정렬 마크에 의해 행해지는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 도전박 전체의 상기 절연성 수지의 이면에 노출된 상기 도전 패턴의 위치 인식은, 상기 위치 정렬 마크에 의해 행해지는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드로 상기 블록 마다에 공통 몰드되는 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제8항에 있어서,
    상기 절연성 수지는 상기 도전박의 모든 상기 블록을 동시에 트랜스퍼 몰드하여 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
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