TWI427716B - 無載具之半導體封裝件及其製法 - Google Patents

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湯富地
黃建屏
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Description

無載具之半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，尤係關於一無載具之半導體封裝件，以及製造該半導體封裝件之方法。
傳統以導線架作為晶片承載件之半導體封件之型態及種類繁多，就四邊扁平無導腳(Quad Flat Non-leaded,QFN)半導體封裝件而言，其特徵在於未設置有外導腳，即未形成有如習知四邊形平面(Quad Flat package,QFP)半導體封裝件中用以與外界電性連接之外導腳，如此，將得以縮小半導體封裝件之尺寸。然而伴隨半導體產品輕薄短小之發展趨勢，傳統導線架之QFN封裝件往往因其封裝膠體厚度之限制，而無法進一步縮小封裝件之整體高度，因此，業界便發展出一種無承載件(carrier)之半導體封裝件，冀藉由減低習用之導線架厚度，以令其整體厚度得以較傳統導線架式封裝件更為輕薄。
請參閱第1圖，係為美國專利第5,830,800號案所揭示之無承載件之半導體封裝件，該半導體封裝件主要先於一銅板(未圖示)上形成多數電鍍銲墊(Pad)12，接著，再於該銅板上設置晶片13並透過銲線14電性連接晶片13及電鍍銲墊12，復進行封裝模壓製程以形成封裝膠體15，然後再蝕刻移除該銅板以使電鍍銲墊12顯露於外界，接著以拒銲層11定義出該電鍍銲墊12位置，以供植設銲球16於該電鍍銲墊12上，藉以完成一無需晶片承載件之封裝件。相關之技術內容亦可參閱美國專利第6,770,959、6,989,294、6,933,594及6,872,661等。
然而，該電鍍銲墊12厚度僅約1至5μm薄，且與封裝膠體15的附著力差，故易發生脫層問題，甚或導致銲線14之斷裂；再者，形成電鍍銲墊12係須使用昂貴之金(Au)、鈀(Pd)等貴重金屬作為移除銅板之蝕刻阻層，增加製程成本。
為改善前述問題，美國專利第6,498,099號案提出一種製程方式，主要係如第2A至2F圖所示，先提供一銅板20，並在銅板20上表面進行半蝕刻，以在上表面形成銲墊22及晶片墊21；於該銅板20上表面全面鍍上鎳(Ni)或銀(Ag)等鍍層203，以供晶片23接置於該晶片墊21上，並透過銲線24連接該晶片23與銲墊22，再形成覆蓋該晶片23、銲墊22及銅板20上表面之封裝膠體25；接著在銅板20下表面蝕刻移除部分銅板以外露出封裝膠體25，之後在銲墊22下方形成銲球26，以形成無載具之半導體封裝件。
該製程透過全面鍍覆鎳或銀之鍍層，而不必如美國專利第5,830,800號案使用金/鈀作為蝕刻阻層，從而降低成本，但因該鎳或銀等鍍層與封裝膠體之結合性不佳，容易因熱應力而導致脫層(delamination)而造成水氣滲入。再者，當該封裝件銲接於電路板27(PCB)後，於需重工(rework)該封裝件時，亦因封裝膠體25與銀層之附著力不佳，而發生如第2F圖所示之銲墊22脫落之情事，從而造成該封裝件之報廢。且於製程中，須在已經半蝕刻的銅板上進行置晶、打線及封裝模壓製程，因該銅板已減少一半厚度而過軟，不利於製程過程中運送，且易受熱影響造成銅板彎曲。更甚者，當電性終端的輸入/輸出端增加時，此種成陣列排列之銲墊22設計，更容易發生銲線重疊(wire cross)導致短路(wire short)問題。
因此，如何解決上述問題而能提供一種得降低製程成本、避免發生脫層與銲線短路問題及易於生產運送之半導體封裝件，實刻不容緩。
本發明之一目的在於提供一種無載具之半導體封裝件及其製法，不須使用昂貴之金、鈀作為蝕刻阻層，以降低製程成本。
本發明之又一目的在於提供一種無載具之半導體封裝件及其製法，避免鍍層與封裝膠體脫層問題。
本發明之又一目的在於提供一種無載具之半導體封裝件及其製法，於重工時不會發生銲墊脫落。
本發明之再一目的在於提供一種無載具之半導體封裝件及其製法，避免銅板結構彎曲問題，而易於生產運送。
本發明之另一目的在於提供一種無載具之半導體封裝件及其製法，可彈性地佈設導電跡線(Conductive Trace)，而能有效縮短用以電性連接晶片至該導電跡線之銲線弧長，俾改善半導體封裝件之電路佈局性(Routability)及電性連接品質。
為達成上揭及其他目的，本發明揭露一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；半導體晶片，接置於該第一膠體上表面上，且電性連接至該金屬塊；以及第二膠體，設於該第一膠體上表面上且包覆該半導體晶片。
該半導體晶片可透過銲線或覆晶方式電性連接至該金屬塊。
於另一態樣，本發明復提供一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；導電跡線，設於該第一膠體上表面且電性連接至該金屬塊；半導體晶片，設於該第一膠體上表面上且電性連接至該導電跡線；以及第二膠體，設於該第一膠體上表面上且包覆該半導體晶片及該導電跡線。
該半導體晶片可透過銲線或覆晶方式電性連接至該導電跡線。
於又一態樣，本發明復提供一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；導電跡線，設於該第一膠體上表面且電性連接至該金屬塊；第二膠體，形成於該第一膠體及導電跡線上，且外露各該導電跡線之部分；增層跡線，形成於該第二膠體及外露之部分導電跡線上；半導體晶片，設於該第二膠體上表面上且電性連接至該增層跡線；以及第三膠體，設於該第二膠體上表面上且包覆該半導體晶片及該增層跡線。
是種無載具之半導體封裝件之製法包括下列步驟：製備一具有相對第一及第二表面之金屬載板(Carrier)，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；將半導體晶片接置於該第一膠體上且電性連接至該金屬塊；於該金屬載板第一表面上形成包覆該半導體晶片之第二膠體；移除該金屬載板第二表面，以外露出該金屬塊及第一膠體下表面。後續可於該金屬塊下表面植設銲球及進行切單作業。
於外露出第一膠體之金屬塊上表面復覆蓋有如銀鍍層或有機可銲保護膜之抗氧化層，以使該半導體晶片透過銲線或覆晶方式電性連接至該金屬塊。
本發明復提供一種無載具之半導體封裝件之製法，係包括：製備一具有相對第一及第二表面之金屬載板，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；於該第一膠體及金屬塊上表面形成導電跡線，並使該導電跡線電性連接至該金屬塊；將半導體晶片接置於該第一膠體上且電性連接至該導電跡線；於該金屬載板第一表面上形成包覆該半導體晶片及該導電跡線之第二膠體；移除該金屬載板第二表面，以外露出該金屬塊及第一膠體下表面。後續復可於該金屬塊下表面植設銲球及進行切單作業。
於導電跡線之終端復覆蓋有如銀鍍層或有機可銲保護膜之抗氧化層，以使該半導體晶片透過銲線或覆晶方式經由該鍍層電性連接至該導電跡線。
本發明復提供一種無載具之半導體封裝件之製法，係包括：製備一具有相對第一及第二表面之金屬載板，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；於該第一膠體及金屬塊上表面形成導電跡線，並使該導電跡線電性連接至該金屬塊；於該第一膠體及導電跡線上形成第二膠體，且該第二膠體外露各該導電跡線之部分；於該第二膠體及外露之部分導電跡線上形成增層跡線；於該增層跡線終端覆蓋鍍層；將半導體晶片接置於該第二膠體上且電性連接至該增層跡線；於該第二膠體上形成包覆該半導體晶片及該增層跡線之第三膠體；以及移除該金屬載板第二表面之部分金屬載板，以外露出該金屬塊及第一膠體下表面。
因此本發明之無載具之半導體封裝件及製法，係於金屬載板上利用半蝕刻方式形成複數凹槽及相對應之金屬塊，該金屬塊即對應為銲墊或晶片墊位置，而後於該凹槽中填充第一膠體，使該第一膠體直接與例如鋼材質之金屬載板(金屬塊)接著，而未間隔其它材質之鍍層，藉以增加附著力，接著再於該金屬塊上表面覆蓋上一抗氧化層，例如銀鍍層或有機可銲保護膜，如此即不會於於重工時發生銲墊脫落之情事，並進行置晶、打線、封裝模壓作業，形成覆蓋半導體晶片之第二膠體，而在前述置晶、打線、封裝模壓作業中，由於先前半蝕刻之凹槽已經被第一膠體填滿，故整個金屬載板具一定結構強度，避免習知銅板半蝕刻後軟弱彎曲，影響生產運送問題；再者，製程中亦毋須使用昂貴之金、鈀等金屬作為蝕刻阻層，得以降低製程成本；同時本發明亦可在金屬載板上彈性地佈設導電跡線，以提升電性連接品質。
以下即配合所附圖式詳細說明本發明所揭露之半導體封裝件及其製法。
第一實施例
請參閱第3A至3G圖，係為本發明之無載具之半導體封裝件及其製法第一實施例之示意圖。
如第3A圖所示，準備一如銅板之金屬載板30，該金屬載板30具有相對之第一表面30a及第二表面30b。
如第3B圖所示，接著於該金屬載板30第一表面上形成圖案化之第一阻層31a，使該圖案化之第一阻層31a定義出銲墊及晶片位置，並於該金屬載板30第二表面上覆蓋第二阻層31b。
如第3C圖所示，利用半蝕刻製程移除未為該第一阻層31a覆蓋之部分金屬載板30，藉以在該金屬載板30第一表面形成複數凹槽301及相對之金屬塊302，接著移除該第一阻層31a及第二阻層31b。該金屬塊302即對應為銲墊302a及晶片墊302b。
如第3D圖所示，於該凹槽301中填充如封裝化合物(molding compound)、銲料阻層(solder mask)、或環氧樹脂等高分子材枓之一種或多種之第一膠體35a，並使該包含有銲墊302a及晶片墊302b之金屬塊302外露出該第一膠體35a。
接著，以噴鍍(spotting plating)方式於外露出該第一膠體35a之金屬塊302上表面覆蓋一抗氧化層，例如銀之鍍層303，或以浸泡方式於外露出該第一膠體35a之金屬塊302上表面形成如有機可銲保護膜(OSP)。另一方面，如第3D’圖所示，亦可於形成鍍層303之前，於該金屬塊302上，例如銲墊302a上預先形成約3至20微米厚且截面積大於單一金屬塊302之金屬層313，例如銅，而該鍍層303則包覆該金屬層313，如此更可藉由金屬層313產生卡固效果，提昇金屬塊302與第一膠體35a之附著性。
如第3E圖所示，接著進行置晶(Die Bonding;D/B)、打線(Wire Bonding;W/B)及封裝模壓製程(Molding)；於該第一膠體35a上表面對應晶片墊302b位置接置半導體晶片33，並利用銲線34電性連接該半導體晶片33及對應銲墊302a位置之金屬塊302，再於該第一膠體35a及金屬塊302上表面形成包覆該半導體晶片33之第二膠體35b。此外，亦可如第3E’圖所示之另一實施例，僅於該銲墊302a表面覆蓋抗氧化層，而晶片墊302b上則直接接置晶片，則可提升晶片與晶片墊302b之附著性。
如第3F圖所示，以蝕刻方式移除該金屬載板30第二表面，以外露出該金屬塊302及第一膠體35a下表面如第3G圖所示，後續復可於該金屬塊302下表面植設銲球36及進行切單作業(Singulation)。該銲球36得以作為半導體封裝件之輸入/輸出端以與外界裝置電性連接。
透過前述製法，本發明之無載具之半導體封裝件係包括：複數金屬塊302，係彼此間隔設置；具有相對之上表面及下表面之第一膠體35a，係包覆該複數金屬塊302之側面，且令各該金屬塊302之上下端面分別外露出該第一膠體35a之上表面及下表面；半導體晶片33，接置於該第一膠體35a上表面，且電性連接至該金屬塊302；以及第二膠體35b，設於該第一膠體35a上表面上且包覆該半導體晶片33及銲線34，其中該金屬塊302上表面設有一抗氧化層，例如銀或有機可銲保護膜之鍍層303，以供該半導體晶片33透過銲線34電性連接至該金屬塊302上之鍍層303，該金屬塊302下表面復可設置銲球36，以供該無載具之半導體封裝件電性連接至外部裝置。
如第3G’圖所示，根據第3E’圖之製法，僅該銲墊302a表面覆蓋抗氧化層，而晶片墊302b上則直接接置半導體晶片33，則可提升半導體晶片33與晶片墊302b之附著性。
因此本發明之無載具之半導體封裝件及製法，係於金屬載板上利用半蝕刻方式形成複數凹槽及相對應之金屬塊，該金屬塊即對應為銲墊或晶片墊位置，而後於該凹槽中填充第一膠體，使該第一膠體直接與例如銅材質之金屬載板(金屬塊)接著，而未間隔其它材質之鍍層，藉以增加附著力，如此即不會於重工時發生銲墊脫落之情事，接著再於該金屬塊上表面覆蓋上一抗氧化層，例如銀鍍層或有機可銲保護膜，並進行置晶、打線、封裝模壓作業，形成覆蓋半導體晶片之第二膠體，而在前述置晶、打線、封裝模壓作業中，由於先前半蝕刻之凹槽已經被第一膠體填滿，故整個金屬載板具一定結構強度，避免習知銅板半蝕刻後軟弱彎曲，影響生產運送問題；再者，製程中亦毋須使用昂貴之金、鈀等金屬作為蝕刻阻層，得以降低製程成本。
第二實施例
請參閱第4A至4D圖，係為本發明之無載具之半導體封裝件及其製法第二實施例之示意圖。
本實施例與前述實施例大致相同，主要差異復可在第一膠體及金屬塊上表面形成導電跡線，並使該導電跡線電性連接至該金屬塊。
如第4A圖所示，接續前述實施例係在金屬載板40第一表面形成複數凹槽401及相對之金屬塊402，於該凹槽401中填充第一膠體45a，並使該金屬塊402外露出該第一膠體45a後，全面於該第一膠體45a及金屬塊402上表面以無電解電鍍(electro-less)或濺鍍(sputtering)等方式形成如薄銅之導電層47。
如第4B圖所示，於該導電層47上形成一圖案化第三阻層41c，使該圖案化第三阻層41c形成有複數開口410c以定義出導電跡線及晶片墊位置，此外，較佳地，該複數開口410c之面積係大於該金屬塊402之截面積，接著透過電鍍方式於該第三阻層開口410c中形成複數導電跡線481及晶片墊482，並令導電跡線481及晶片墊482電性連接至該金屬塊402。
此外，如第4A’及4B’圖所示，該導電跡線481之製法復可包括在形成導電層47之前，於該第一膠體45a及金屬塊402上表面形成外露該金屬塊402之緩衝層49，其中，該緩衝層49之材質為苯並環丁烯(BCB)或聚醯亞胺(PI)，如此可使第一膠體45a及金屬塊402之表面平坦化，並釋放導電層47、導電跡線481與第一膠體45a之間的應力。
如第4C及4C’圖所示，移除第三阻層41c，並蝕刻移除先前為該第三阻層所覆蓋之導電層47，再於該導電跡線481之電性終端上以噴鍍或浸泡方式覆蓋一抗氧化層，例如銀或有機可銲保護膜之鍍層403。如第4C’圖所示，該電性終端上之鍍層403通常係較靠近晶片墊482，以利於銲線打線於其上，但亦可由不同於本圖式之導電跡線481設置變化，另外，於較佳實施態樣中，因開口410c之面積係大於該金屬塊402之截面積，因此，與金屬塊402連接之導電跡線481之接觸端404面積係大於金屬塊402之截面積。
如第4D圖所示，其後步驟即如前述實施例所述，接著進行蝕刻、置晶、打線、封裝模壓作業、植球、切單等作業，以供半導體晶片43接置於晶片墊482上，並透過銲線44電性連接至該導電跡線481終端(銲指finger)上之鍍層403，再形成包覆該半導體晶片43、該導電跡線481及銲線44之第二膠體45b，藉以形成一具導電跡線之低成本的無載具之半導體封裝件。
本實施例中透過在金屬載板上彈性地佈設導電跡線，使導電跡線得因應半導體晶片之積集化程度彈性地佈設，並能深入與晶片連接之銲線的佈設區域，以有效縮短電性連接晶片至導電跡線之終端的銲線弧長，而減短晶片與導電跡線間之電性連接路徑，俾能改善半導體封裝件之電路佈局性及電性連接品質，摒除習知因銲線過長而導致短路、打線作業困難等缺點。
第三實施例
請參閱第5圖，係為本發明之無載具之半導體封裝件及其製法第三實施例之示意圖。
本實施例與前述實施例大致相同，主要差異在於半導體晶片復可利用覆晶方式透過金屬凸塊(bump)電性連接至導電跡線之終端。
此實施例之半導體晶片53係以覆晶(Flip-Chip)方式接設於導電跡線581上；詳言之，於進行置晶作業時，半導體晶片53之作用面係朝向導電跡線581並藉多數凸塊(Solder Bump)59電性連接至導電跡線終端。
相較於以銲線導接半導體晶片與導電跡線之結構，利用凸塊之覆晶技術得進一步縮短半導體晶片與導電跡線間之電性連接路徑，更能確保半導體晶片與導電跡線間之電性連接品質。再者，半導體晶片之非作用面得選擇性地外露出用以包覆半導體晶片之第二膠體，以使半導體晶片運作產生之熱量得藉該外露之非作用面有效散逸至外界，進而改善半導體封裝件之散熱效率。
第四實施例
請參閱第6A至6D圖，係為本發明之無載具之半導體封裝件及其製法第四實施例之示意圖。
本實施例與前述實施例大致相同，主要差異在於製備該具相對凹槽與金屬塊之金屬載板方式不同前述實施例。
如第6A圖所示，首先提供一具相對第一表面60a及第二表面60b之金屬載板60。
並於該金屬載板第一表面60a形成圖案化之第一阻層61a，於該金屬載板第二表面60b覆蓋第二阻層61b，其中，該圖案化之第一阻層61a形成有複數開口610a以外露該金屬載板60，進而定義出銲墊及晶片墊位置。
如第6B圖所示，以噴鍍方式於該圖案化第一阻層開口610a中覆蓋一抗氧化層，例如銀之鍍層603。接著移除該第一阻層61a及第二阻層61b。
如第6C圖所示，對該金屬載板60第一表面進行半蝕刻製程，利用該鍍層603作為蝕刻阻層，以移除部分金屬載板，藉以在該金屬載板60第一表面形成相對之凹槽601及金屬塊602，其中，該金屬塊602上表面即覆蓋有鍍層603。
如第6D圖所示，於該凹槽601中填充如封裝化合物、銲料阻層及環氧樹脂等高分子材枓之一種或多種之第一膠體65a，並使該鍍層603外露出該第一膠體65a。
其後製程即如先前實施例中所述，於此不再贅述。
第五實施例
請參閱第7A至7C圖，係為本發明之無載具之半導體封裝件及其製法第五實施例之示意圖。
本實施例與第二實施例大致相同，主要差異在於復包括增層跡線之製備。
首先，根據第4A至4C圖之步驟，在金屬載板40第一表面形成複數凹槽401及相對之金屬塊402，於該凹槽401中填充第一膠體45a，並使該金屬塊402外露出該第一膠體45a後，全面於該第一膠體45a及金屬塊402上表面以無電解電鍍或濺鍍等方式形成如薄銅之導電層47。接著，於該導電層47上形成一圖案化第三阻層41c，使該圖案化第三阻層41c形成有複數開口410c以定義出導電跡線及晶片墊位置，接著透過電鍍方式於該第三阻層開口410c中形成複數導電跡線481及晶片墊482，並令導電跡線481及晶片墊482電性連接至該金屬塊402。接著，移除第三阻層41c，並蝕刻移除先前為該第三阻層所覆蓋之導電層47。
復參閱第7A圖，於該第一膠體45a及導電跡線481上形成第二膠體45b，且該第二膠體45b外露各該導電跡線481之部分，例如，導電跡線481之電性終端。其中，形成該導電跡線481之步驟復包括形成晶片墊482於該第一膠體45a與該金屬塊402上；且該第二膠體45b亦至少外露該部分晶片墊482。
如第7B圖所示，再參照第4A至4C圖之製法步驟，於該第二膠體45b及外露之部分導電跡線481上形成增層跡線781，並於該增層跡線終端覆蓋鍍層703。
如第7C圖所示，將半導體晶片73接置於該第二膠體45b上且透過銲線74電性連接至該增層跡線781終端(銲指finger)上之鍍層703；於該第二膠體45b上形成包覆該半導體晶片73及該增層跡線781之第三膠體75；以及移除該金屬載板40第二表面40b之部分金屬載板40，以外露出該金屬塊402及第一膠體45a下表面。其後步驟即如前述實施例所述，接著進行植球、切單等作業，以形成一具導電跡線之低成本的無載具之半導體封裝件。
根據前述製法所得之無載具之半導體封裝件，包括：複數金屬塊402，係彼此間隔設置；具有相對之上表面451及下表面452之第一膠體45a，係包覆該複數金屬塊402之側面，且令各該金屬塊402之上下端面分別外露出該第一膠體45a之上表面451及下表面452；導電跡線481，設於該第一膠體45a上表面451且電性連接至該金屬塊402；第二膠體45b，形成於該第一膠體45a及導電跡線481上，且外露各該導電跡線481之部分；增層跡線781，形成於該第二膠體45b及外露之部分導電跡線481上；半導體晶片73，設於該第二膠體45b上表面上且電性連接至該增層跡線781；以及第三膠體75，設於該第二膠體45b上表面上且包覆該半導體晶片73及該增層跡線781。
在本具體實施例中，該無載具之半導體封裝件，復包括有晶片墊482，設於該第一膠體45a上表面與該金屬塊402電性連接，且該第二膠體45b包覆部分晶片墊482上表面。
此外，本實施例中，如第7A’至7C’圖所示，復可包括在形成導電跡線481之前，於該第一膠體45a上表面451形成外露該金屬塊402之緩衝層49，其中，該緩衝層49之材質為苯並環丁烯或聚醯亞胺。如此可使第一膠體45a及金屬塊402之表面平坦化，並釋放導電層47、導電跡線481與第一膠體45a之間的應力。該緩衝層49之形成係如第4A’及4B’圖所示者，故不再贅述。
在如第7A’至7C’圖所示之形成有緩衝層之製法中，所得之半導體封裝件復可包括緩衝層49，係形成並夾置於該第一膠體45a與該導電跡線481及第二膠體45b之間，並露出該金屬塊402，其中，該緩衝層之材質為苯並環丁烯或聚醯亞胺。
惟以上所述者，僅係用以說明本發明之具體實施例而已，並非用以限定本發明之可實施範圍，舉凡熟習該項技藝者在未脫離本發明所指示之精神與原理下所完成之一切等效改變或修飾，仍應皆由後述之專利範圍所涵蓋。
11．．．拒銲層
12．．．電鍍銲墊
13．．．晶片
14．．．銲線
15．．．封裝膠體
16．．．銲球
20．．．銅板
203．．．鍍層
21．．．晶片墊
22．．．銲墊
23．．．晶片
24．．．銲線
25．．．封裝膠體
26．．．銲球
27．．．電路板
30．．．金屬載板
30a．．．第一表面
30b．．．第二表面
31a．．．第一阻層
31b．．．第二阻層
313．．．金屬層
301．．．凹槽
302．．．金屬塊
302a．．．銲墊
302b．．．晶片墊
35a．．．第一膠體
303．．．鍍層
33．．．半導體晶片
34．．．銲線
35b．．．第二膠體
36．．．銲球
40．．．金屬載板
401．．．凹槽
402．．．金屬塊
45a．．．第一膠體
47．．．導電層
41c．．．第三阻層
410c．．．開口
481．．．導電跡線
482．．．晶片墊
403．．．鍍層
404．．．接觸端
43．．．半導體晶片
44．．．銲線
45b．．．第二膠體
450a．．．通孔
451．．．上表面
452．．．下表面
49．．．緩衝層
53．．．半導體晶片
581．．．導電跡線
59．．．凸塊
60．．．金屬載板
60a．．．第一表面
60b．．．第二表面
61a．．．第一阻層
61b．．．第二阻層
610a．．．開口
603．．．鍍層
601．．．凹槽
602．．．金屬塊
65a．．．第一膠體
703．．．鍍層
781．．．增層跡線
73．．．半導體晶片
74．．．銲線
75．．．第三膠體
第1圖為美國專利第5,830,800號案所揭示之無承載件之半導體封裝件；
第2A至2E圖為美國專利第6,498,099號案所揭示之無承載件之半導體封裝件製法；
第2F圖係顯示銲接於電路板上之封裝件於重工時，封裝件之銲電脫落之示意圖；
第3A至3G圖為本發明之無載具之半導體封裝件第一實施例之示意圖，其中，第3D’圖係金屬塊上形成有金屬層之局部放大示意圖，第3E’圖係僅於銲墊上覆蓋鍍層之示意圖，以及第3G’圖係根據第3E’圖製得之半導體封裝件示意圖；
第4A至4D圖為本發明之無載具之半導體封裝件第二實施例之示意圖，其中，第4C’圖係第4C圖之俯視圖，第4A’及4B’圖係形成緩衝層之局部示意圖；
第5圖為本發明之無載具之半導體封裝件第三實施例之示意圖；以及
第6A至6D圖為本發明之無載具之半導體封裝件第四實施例之示意圖；以及
第7A至7C圖為本發明之無載具之半導體封裝件第五實施例之製法示意圖，其中，第7A’至7C’圖係顯示於本實施例中形成緩衝層之局部示意圖。
302．．．金屬塊
302a．．．銲墊
302b．．．晶片墊
35a．．．第一膠體
303．．．鍍層
33．．．半導體晶片
34．．．銲線
35b．．．第二膠體

Claims (43)

  1. 一種無載具之半導體封裝件之製法，係包括：製備一具有相對第一及第二表面之金屬載板，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；將半導體晶片接置於該第一膠體上且電性連接至該金屬塊；於該金屬載板第一表面上形成包覆該半導體晶片之第二膠體；以及移除該金屬載板第二表面之部分金屬載板，以外露出該金屬塊及第一膠體下表面。
  2. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，復包括於該金屬塊下表面植設銲球及進行切單作業。
  3. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，其中，該金屬塊上表面覆蓋有鍍層，以使該半導體晶片透過銲線或覆晶方式電性連接至該鍍層。
  4. 如申請專利範圍第3項所述之無載具之半導體封裝件之製法，其中，該鍍層係以噴鍍(spotting plating)銀或浸泡有機可銲保護膜之方式形成於該金屬塊上表面。
  5. 如申請專利範圍第3項所述之無載具之半導體封裝件之製法，復包括於覆蓋該鍍層之前，於該金屬塊上表面形成3至20微米厚之金屬層，且所覆蓋之鍍層係包覆該金屬層。
  6. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，其中，該具有凹槽及金屬塊之金屬載板之製備方法係包括：提供一金屬載板，該金屬載板具有相對之第一表面及第二表面，以在該金屬載板第一表面上形成圖案化之第一阻層，並於該金屬載板第二表面上覆蓋第二阻層；以及利用半蝕刻製程移除未為該第一阻層覆蓋之部分金屬載板，藉以在該金屬載板第一表面形成複數凹槽及相對之金屬塊。
  7. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，其中，該具有凹槽及金屬塊之金屬載板之製備方法係包括：提供一具相對第一表面及第二表面之金屬載板，以在在該金屬載板第一表面形成圖案化之第一阻層，於該金屬載板第二表面覆蓋第二阻層，其中，該圖案化之第一阻層形成有複數開口以外露該金屬載板；於該圖案化第一阻層開口中覆蓋鍍層；移除該第一阻層及第二阻層；以及對該金屬載板第一表面進行半蝕刻製程，利用該鍍層作為蝕刻阻層，以移除部分金屬載板，藉以在該金屬載板第一表面形成相對之凹槽及金屬塊。
  8. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，其中，該金屬塊對應為銲墊及晶片墊。
  9. 如申請專利範圍第1項所述之無載具之半導體封裝件之製法，其中，該第一膠體係選自封裝化合物、銲料阻層及環氧樹脂所組成群組之一種或多種。
  10. 一種無載具之半導體封裝件之製法，係包括：製備一具有相對第一及第二表面之金屬載板，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；於該第一膠體及金屬塊上表面形成導電跡線，並使該導電跡線電性連接至該金屬塊；將半導體晶片接置於該第一膠體上且電性連接至該導電跡線；於該金屬載板第一表面上形成包覆該半導體晶片及該導電跡線之第二膠體；以及移除該金屬載板第二表面之部分金屬載板，以外露出該金屬塊及第一膠體下表面。
  11. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，復包括於該金屬塊下表面植設銲球及進行切單作業。
  12. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，其中，該導電跡線終端覆蓋有鍍層，以供該半導體晶片透過銲線或覆晶方式經由該鍍層電性連接該導電跡線。
  13. 如申請專利範圍第12項所述之無載具之半導體封裝件之製法，其中，該鍍層係以噴鍍(spotting plating)銀或浸泡有機可銲保護膜之方式形成於該導電跡線終端上表面。
  14. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，其中，該導電跡線之形成方法係包括：於該第一膠體及金屬塊上表面形成導電層；於該導電層上形成一圖案化第三阻層，使該圖案化第三阻層形成有複數開口；以及於該第三阻層開口中形成複數導電跡線，並令該導電跡線電性連接至該金屬塊。
  15. 如申請專利範圍第14項所述之無載具之半導體封裝件之製法，其中，該導電跡線之形成方法復包括在形成該導電層之前，於該第一膠體及金屬塊上表面形成外露該金屬塊之緩衝層。
  16. 如申請專利範圍第15項所述之無載具之半導體封裝件之製法，其中，該緩衝層之材質為苯並環丁烯或聚醯亞胺。
  17. 如申請專利範圍第14項所述之無載具之半導體封裝件之製法，復包括移除第三阻層，並移除先前為該第三阻層所覆蓋之導電層。
  18. 如申請專利範圍第14項所述之無載具之半導體封裝件之製法，其中，該圖案化第三阻層之開口定義出導電跡線及晶片墊位置。
  19. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，其中，該具有凹槽及金屬塊之金屬載板之製備方法係包括：提供一金屬載板，該金屬載板具有相對之第一表面及第二表面，以在該金屬載板第一表面上形成圖案化之第一阻層，使該圖案化阻層，並於該金屬載板第二表面上覆蓋第二阻層；以及利用半蝕刻製程移除未為該第一阻層覆蓋之部分金屬載板，藉以在該金屬載板第一表面形成複數凹槽及相對之金屬塊。
  20. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，其中，該具有凹槽及金屬塊之金屬載板之製備方法係包括：提供一具相對第一表面及第二表面之金屬載板，以在該金屬載板第一表面形成圖案化之第一阻層，於該金屬載板第二表面覆蓋第二阻層，其中該圖案化之第一阻層形成有複數開口以外露該金屬載板；於該圖案化第一阻層開口中覆蓋鍍層；移除該第一阻層及第二阻層；以及對該金屬載板第一表面進行半蝕刻製程，利用該鍍層作為蝕刻阻層，以移除部分金屬載板，藉以在該金屬載板第一表面形成相對之凹槽及金屬塊。
  21. 如申請專利範圍第10項所述之無載具之半導體封裝件之製法，其中，該第一膠體係選自封裝化合物、銲料阻層及環氧樹脂所組成群組之一種或多種。
  22. 一種無載具之半導體封裝件之製法，係包括：製備一具有相對第一及第二表面之金屬載板，使該金屬載板第一表面具有相對之凹槽及金屬塊；於該凹槽中填充第一膠體，並外露出該金屬塊上表面；於該第一膠體及金屬塊上表面形成導電跡線，並使該導電跡線電性連接至該金屬塊；於該第一膠體及導電跡線上形成第二膠體，且該第二膠體外露各該導電跡線之部分；於該第二膠體及外露之部分導電跡線上形成增層跡線；於該增層跡線終端覆蓋鍍層；將半導體晶片接置於該第二膠體上且電性連接至該增層跡線；於該第二膠體上形成包覆該半導體晶片及該增層跡線之第三膠體；以及移除該金屬載板第二表面之部分金屬載板，以外露出該金屬塊及第一膠體下表面。
  23. 如申請專利範圍第22項所述之無載具之半導體封裝件之製法，其中，形成該導電跡線之步驟復包括形成晶片墊於該第一膠體與該金屬塊上，且該第二膠體亦至少外露該部分晶片墊。
  24. 如申請專利範圍第22項所述之無載具之半導體封裝件之製法，其中，復包括在形成該導電跡線之前，於該第一膠體上表面形成外露該金屬塊之緩衝層。
  25. 如申請專利範圍第24項所述之無載具之半導體封裝件之製法，其中，該緩衝層之材質為苯並環丁烯或聚醯亞胺。
  26. 一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；半導體晶片，接置於該第一膠體上表面上，且電性連接至該金屬塊；以及第二膠體，設於該第一膠體上表面上且包覆該半導體晶片。
  27. 如申請專利範圍第26項所述之無載具之半導體封裝件，復包括有形成於該金屬塊下表面之銲球。
  28. 如申請專利範圍第26項所述之無載具之半導體封裝件，其中，該金屬塊上表面覆蓋有鍍層，以供該半導體晶片透過銲線或覆晶方式電性連接至該鍍層。
  29. 如申請專利範圍第28項所述之無載具之半導體封裝件，其中，該鍍層為銀或有機可銲保護膜。
  30. 如申請專利範圍第26項所述之無載具之半導體封裝件，其中該金屬塊對應為銲墊及晶片墊。
  31. 一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；導電跡線，設於該第一膠體上表面且電性連接至該金屬塊；半導體晶片，設於該第一膠體上表面上且電性連接至該導電跡線；以及第二膠體，設於該第一膠體上表面上且包覆該半導體晶片及該導電跡線。
  32. 如申請專利範圍第31項所述之無載具之半導體封裝件，復包括有形成於該金屬塊下表面之銲球。
  33. 如申請專利範圍第31項所述之無載具之半導體封裝件，其中該導電跡線終端覆蓋有鍍層，以供該半導體晶片透過銲線或覆晶方式經由該鍍層電性連接至該導電跡線。
  34. 如申請專利範圍第33項所述之無載具之半導體封裝件，其中，該鍍層為銀或有機可銲保護膜。
  35. 如申請專利範圍第31項所述之無載具之半導體封裝件，復包括有晶片墊以供接置半導體晶片。
  36. 如申請專利範圍第31項所述之無載具之半導體封裝件，復包括緩衝層，係形成並夾置於該第一膠體與該導電跡線及第二膠體之間，並露出該金屬塊之部分。
  37. 如申請專利範圍第36項所述之無載具之半導體封裝件，其中，該緩衝層之材質為苯並環丁烯或聚醯亞胺。
  38. 一種無載具之半導體封裝件，包括：複數金屬塊，係彼此間隔設置；具有相對之上表面及下表面之第一膠體，係包覆該複數金屬塊之側面，且令各該金屬塊之上下端面分別外露出該第一膠體之上表面及下表面；導電跡線，設於該第一膠體上表面且電性連接至該金屬塊；第二膠體，形成於該第一膠體及導電跡線上，且外露各該導電跡線之部分；增層跡線，形成於該第二膠體及外露之部分導電跡線上；半導體晶片，設於該第二膠體上表面上且電性連接至該增層跡線；以及第三膠體，設於該第二膠體上表面上且包覆該半導體晶片及該增層跡線。
  39. 如申請專利範圍第38項所述之無載具之半導體封裝件，復包括有晶片墊，設於該第一膠體上表面與該金屬塊電性連接，且該第二膠體包覆部分晶片墊上表面。
  40. 如申請專利範圍第38項所述之無載具之半導體封裝件，其中，該增層跡線上表面覆蓋有鍍層，以供該半導體晶片透過銲線或覆晶方式經由該鍍層電性連接至該增層跡線。
  41. 如申請專利範圍第40項所述之無載具之半導體封裝件，其中，該鍍層為銀或有機可銲保護膜。
  42. 如申請專利範圍第38項所述之無載具之半導體封裝件，復包括緩衝層，係形成並夾置於該第一膠體與該導電跡線及第二膠體之間，並露出該金屬塊。
  43. 如申請專利範圍第42項所述之無載具之半導體封裝件，其中，該緩衝層之材質為苯並環丁烯或聚醯亞胺。
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