CN102446775B - 无载具的半导体封装件及其制造方法 - Google Patents

无载具的半导体封装件及其制造方法 Download PDF

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Abstract

一种无载具的半导体封装件及其制造方法，是在一金属载板上形成多个凹槽及相对应的金属块，该金属块即对应为焊垫或芯片垫位置，而后在该凹槽中填充第一胶体，使该第一胶体直接与金属接着，增加附着力，并在该金属块上表面覆盖上一抗氧化层，如银的镀层或有机可焊保护膜，接着再进行置晶、打线、封装模压等作业，形成覆盖半导体芯片的第二胶体，而在前述置晶、打线、封装模压作业中，由于凹槽已经被第一胶体填满，故整个金属载板相当厚实，避免现有技术半蚀刻后铜板软弱弯曲，影响生产运送的问题；再者，制造过程中不需要使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本；同时也可在金属载板上布设导电迹线，以提升电性连接品质。

Description

无载具的半导体封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法，特别是涉及一无载具的半导体封装件以及制造该半导体封装件的方法。
背景技术
传统以导线架作为芯片承载件的半导体封件的型态及种类繁多，就四边扁平无导脚(Quad Flat Non-leaded，QFN)半导体封装件而言，其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flatpackage，QFP)半导体封装件中用以与外界电性连接的外导脚，如此，将得以缩小半导体封装件的尺寸。然而伴随半导体产品轻薄短小的发展趋势，传统导线架的QFN封装件往往因其封装胶体厚度的限制，而无法进一步缩小封装件的整体高度，因此，业界便发展出一种无承载件(carrier)的半导体封装件，通过减低公知的导线架厚度，以令其整体厚度得以较传统导线架式封装件更为轻薄。
请参阅图1，为美国专利第5,830,800号所公开的无承载件的半导体封装件，该半导体封装件主要先在一铜板(未图示)上形成多个电镀焊垫(Pad)12，接着，再在该铜板上设置芯片13并通过焊线14电性连接芯片13及电镀焊垫12，再进行封装模压工艺以形成封装胶体15，然后再蚀刻移除该铜板以使电镀焊垫12显露于外界，接着以拒焊层11定义出该电镀焊垫12位置，以供植设焊球16在该电镀焊垫12上，藉以完成一无需芯片承载件的封装件。相关的技术内容也可参阅美国专利第6,770,959、6,989,294、6,933,594及6,872,661等。
然而，该电镀焊垫12厚度仅约1至5μm薄，且与封装胶体15的附着力差，所以很容易发生脱层问题，甚或导致焊线14的断裂；再者，形成电镀焊垫12需要使用昂贵的金(Au)、钯(Pd)等贵重金属作为移除铜板的蚀刻阻层，增加制造成本。
为改善前述问题，美国专利第6,498,099号提出一种制造方式，主要是如图2A至图2F所示，先提供一铜板20，并在铜板20上表面进行半蚀刻，以在上表面形成焊垫22及芯片垫21；在该铜板20上表面全面镀上镍(Ni)或银(Ag)等镀层203，以供芯片23接置于该芯片垫21上，并通过焊线24连接该芯片23与焊垫22，再形成覆盖该芯片23、焊垫22及铜板20上表面的封装胶体25；接着在铜板20下表面蚀刻移除部分铜板以外露出封装胶体25，之后在焊垫22下方形成焊球26，以形成无载具的半导体封装件。
该制造方法通过全面镀覆镍或银的镀层，而不必如美国专利第5,830,800号使用金/钯作为蚀刻阻层，从而降低成本，但因该镍或银等镀层与封装胶体的结合性不佳，容易因热应力而导致脱层(delamination)而造成水气渗入。再者，当该封装件焊接于电路板27后，在需重工(rework)该封装件时，亦因封装胶体25与银层的附着力不佳，而发生如图2F所示的焊垫22脱落的问题，从而造成该封装件的报废。且在制造工艺中，需要在已经半蚀刻的铜板上进行置晶、打线及封装模压工艺，因该铜板已减少一半厚度而过软，不利于工艺过程中运送，且易受热影响造成铜板弯曲。更甚者，当电性终端的输入/输出端增加时，此种成阵列排列的焊垫22设计，更容易发生焊线重叠(wire cross)导致短路(wire short)问题。
因此，如何解决上述问题而能提供一种可降低制造成本、避免发生脱层与焊线短路问题及易于生产运送的半导体封装件，实在是刻不容缓。
发明内容
本发明的一目的在于提供一种无载具的半导体封装件及其制造方法，其不需使用昂贵的金、钯作为蚀刻阻层，以降低制造成本。
本发明的又一目的在于提供一种无载具的半导体封装件及其制造方法，其避免镀层与封装胶体脱层问题。
本发明的又一目的在于提供一种无载具的半导体封装件及其制造方法，其在重工时不会发生焊垫脱落。
本发明的再一目的在于提供一种无载具的半导体封装件及其制造方法，其避免铜板结构弯曲问题，而易于生产运送。
本发明的另一目的在于提供一种无载具的半导体封装件及其制造方法，其可弹性地布设导电迹线(Conductive Trace)，而能有效缩短用以电性连接芯片至该导电迹线的焊线弧长，从而改善半导体封装件的电路布局性(Routability)及电性连接品质。
为达成上述及其他目的，本发明提供一种无载具的半导体封装件，包括：多个金属块，彼此间隔设置；具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；半导体芯片，接置于该第一胶体上表面上，且电性连接至该金属块；以及第二胶体，设于该第一胶体上表面上且包覆该半导体芯片。
该半导体芯片可通过焊线或覆晶方式电性连接至该金属块。
在另一实施例中，本发明还提供一种无载具的半导体封装件，包括：多个金属块，彼此间隔设置；具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；导电迹线，设于该第一胶体上表面且电性连接至该金属块；半导体芯片，设于该第一胶体上表面上且电性连接至该导电迹线；以及第二胶体，设于该第一胶体上表面上且包覆该半导体芯片及该导电迹线。
该半导体芯片可通过焊线或覆晶方式电性连接至该导电迹线。
在又一实施例中，本发明还提供一种无载具的半导体封装件，包括：多个金属块，彼此间隔设置；具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；导电迹线，设于该第一胶体上表面且电性连接至该金属块；第二胶体，形成于该第一胶体及导电迹线上，且外露各该导电迹线的部分；增层迹线，形成于该第二胶体及外露的部分导电迹线上；半导体芯片，设于该第二胶体上表面上且电性连接至该增层迹线；以及第三胶体，设于该第二胶体上表面上且包覆该半导体芯片及该增层迹线。
一种无载具的半导体封装件的制造方法包括下列步骤：制备一具有相对第一及第二表面的金属载板(Carrier)，使该金属载板第一表面具有相对的凹槽及金属块；在该凹槽中填充第一胶体，并外露出该金属块上表面；将半导体芯片接置于该第一胶体上且电性连接至该金属块；在该金属载板第一表面上形成包覆该半导体芯片的第二胶体；移除该金属载板第二表面，以外露出该金属块及第一胶体下表面。后续可在该金属块下表面植设焊球及进行切单作业。
在外露出第一胶体的金属块上表面还覆盖有如银镀层或有机可焊保护膜的抗氧化层，以使该半导体芯片通过焊线或覆晶方式电性连接至该金属块。
本发明还提供一种无载具的半导体封装件的制造方法，包括：制备一具有相对第一及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；在该凹槽中填充第一胶体，并外露出该金属块上表面；在该第一胶体及金属块上表面形成导电迹线，并使该导电迹线电性连接至该金属块；将半导体芯片接置于该第一胶体上且电性连接至该导电迹线；在该金属载板第一表面上形成包覆该半导体芯片及该导电迹线的第二胶体；移除该金属载板第二表面，以外露出该金属块及第一胶体下表面。后续还可在该金属块下表面植设焊球及进行切单作业。
在导电迹线的终端还覆盖有如银镀层或有机可焊保护膜的抗氧化层，以使该半导体芯片通过焊线或覆晶方式经由该镀层电性连接至该导电迹线。
本发明还提供一种无载具的半导体封装件的制造方法，包括：制备一具有相对第一及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；在该凹槽中填充第一胶体，并外露出该金属块上表面；在该第一胶体及金属块上表面形成导电迹线，并使该导电迹线电性连接至该金属块；在该第一胶体及导电迹线上形成第二胶体，且该第二胶体外露各该导电迹线的部分；在该第二胶体及外露的部分导电迹线上形成增层迹线；在该增层迹线终端覆盖镀层；将半导体芯片接置于该第二胶体上且电性连接至该增层迹线；在该第二胶体上形成包覆该半导体芯片及该增层迹线的第三胶体；以及移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
因此本发明的无载具的半导体封装件及制造方法，是在金属载板上利用半蚀刻方式形成多个凹槽及相对应的金属块，该金属块即对应为焊垫或芯片垫位置，而后在该凹槽中填充第一胶体，使该第一胶体直接与例如铜材料的金属载板(金属块)接着，而未间隔其它材料的镀层，藉以增加附着力，接着再在该金属块上表面覆盖上一抗氧化层，例如银镀层或有机可焊保护膜，如此即不会在重工时发生焊垫脱落的情事，并进行置晶、打线、封装模压作业，形成覆盖半导体芯片的第二胶体，而在前述置晶、打线、封装模压作业中，由于先前半蚀刻的凹槽已经被第一胶体填满，故整个金属载板具一定结构强度，避免现有技术中铜板半蚀刻后软弱弯曲，影响生产运送的问题；再者，制造过程中不需要使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本；同时本发明也可在金属载板上弹性地布设导电迹线，以提升电性连接品质。
附图说明
图1为美国专利第5,830,800号所公开的无承载件的半导体封装件；
图2A至图2E为美国专利第6,498,099号所公开的无承载件的半导体封装件制造方法；
图2F为显示焊接于电路板上的封装件在重工时，封装件的焊电脱落的示意图；
图3A至图3G为本发明的无载具的半导体封装件第一实施例的示意图，其中，图3D’为金属块上形成有金属层的局部放大示意图，图3E’为仅在焊垫上覆盖镀层的示意图，以及图3G’为根据图3E’制得的半导体封装件示意图；
图4A至图4D为本发明的无载具的半导体封装件第二实施例的示意图，其中，图4C’为图4C的俯视图，图4A’及4B’为形成缓冲层的局部示意图；
图5为本发明的无载具的半导体封装件第三实施例的示意图；
图6A至图6D为本发明的无载具的半导体封装件第四实施例的示意图；
图7A至图7C为本发明的无载具的半导体封装件第五实施例的制造方法示意图，其中，图7A’至7C’显示本实施例中形成缓冲层的局部示意图。
主要元件符号说明：
11    拒焊层
12    电镀焊垫
13    芯片
14    焊线
15    封装胶体
16    焊球
20    铜板
203   镀层
21    芯片垫
22    焊垫
23    芯片
24    焊线
25    封装胶体
26    焊球
27    电路板
30    金属载板
30a   第一表面
30b   第二表面
31a   第一阻层
31b   第二阻层
313   金属层
301   凹槽
302   金属块
302a  焊垫
302b  芯片垫
35a   第一胶体
303   镀层
33    半导体芯片
34    焊线
35b   第二胶体
36    焊球
40    金属载板
401   凹槽
402   金属块
45a   第一胶体
47    导电层
41c   第三阻层
410c  开口
481   导电迹线
482   芯片垫
403   镀层
404   接触端
43    半导体芯片
44    焊线
45b   第二胶体
450a  通孔
451   上表面
452   下表面
49    缓冲层
53    半导体芯片
581   导电迹线
59    凸块
60    金属载板
60a   第一表面
60b   第二表面
61a   第一阻层
61b   第二阻层
610a  开口
603   镀层
601   凹槽
602  金属块
65a  第一胶体
703  镀层
781  增层迹线
73   半导体芯片
74   焊线
75   第三胶体
具体实施方式
以下即配合说明书附图详细说明本发明所提供的半导体封装件及其制造方法。
第一实施例
请参阅图3A至图3G，为本发明的无载具的半导体封装件及其制造方法第一实施例的示意图。
如图3A所示，准备一如铜板的金属载板30，该金属载板30具有相对的第一表面30a及第二表面30b。
如图3B所示，接着在该金属载板30第一表面上形成图案化的第一阻层31a，使该图案化第一阻层31a定义出焊垫及芯片位置，并在该金属载板30第二表面上覆盖第二阻层31b。
如图3C所示，利用半蚀刻工艺移除未为该第一阻层31a覆盖的部分金属载板30，藉以在该金属载板30第一表面形成多个凹槽301及相对的金属块302，接着移除该第一阻层31a及第二阻层31b。该金属块302即对应为焊垫302a及芯片垫302b。
如图3D所示，在该凹槽301中填充如封装化合物(moldingcompound)、焊料阻层(solder mask)、或环氧树脂等高分子材枓的一种或多种的第一胶体35a，并使该包含有焊垫302a及芯片垫302b的金属块302外露出该第一胶体35a。
接着，以喷镀(spotting plating)方式在外露出该第一胶体35a的金属块302上表面覆盖一抗氧化层，例如银的镀层303，或以浸泡方式在外露出该第一胶体35a的金属块302上表面形成如有机可焊保护膜(OSP)。另一方面，如图3D’所示，也可在形成镀层303之前，在该金属块302上，例如焊垫302a上预先形成约3至20微米厚且截面积大于单一金属块302的金属层313，例如铜，而该镀层303则包覆该金属层313，如此更可通过金属层313产生卡固效果，提升金属块302与第一胶体35a的附着性。
如图3E所示，接着进行置晶(Die Bonding；D/B)、打线(Wire Bonding；W/B)及封装模压工艺(Molding)；在该第一胶体35a上表面对应芯片垫302b位置接置半导体芯片33，并利用焊线34电性连接该半导体芯片33及对应焊垫302a位置的金属块302，再在该第一胶体35a及金属块302上表面形成包覆该半导体芯片33的第二胶体35b。此外，也可如图3E’所示的另一实施例，仅在该焊垫302a表面覆盖抗氧化层，而芯片垫302b上则直接接置芯片，则可提升芯片与芯片垫302b的附着性。
如图3F所示，以蚀刻方式移除该金属载板30第二表面，以外露出该金属块302及第一胶体35a下表面
如图3G所示，后续还可在该金属块302下表面植设焊球36及进行切单作业(Singulation)。该焊球36得以作为半导体封装件的输入/输出端以与外界装置电性连接。
通过前述制造方法，本发明的无载具的半导体封装件包括：多个金属块302，彼此间隔设置；具有相对的上表面及下表面的第一胶体35a，包覆该多个金属块302的侧面，且令各该金属块302的上下端面分别外露出该第一胶体35a的上表面及下表面；半导体芯片33，接置于该第一胶体35a上表面，且电性连接至该金属块302；以及第二胶体35b，设于该第一胶体35a上表面上且包覆该半导体芯片33及焊线34，其中该金属块302上表面设有一抗氧化层，例如银或有机可焊保护膜的镀层303，以供该半导体芯片33通过焊线34电性连接至该金属块302上的镀层303，该金属块302下表面还可设置焊球36，以供该无载具的半导体封装件电性连接至外部装置。
如图3G’所示，根据图3E’的制造方法，仅该焊垫302a表面覆盖抗氧化层，而芯片垫302b上则直接接置半导体芯片33，则可提升半导体芯片33与芯片垫302b的附着性。
因此本发明的无载具的半导体封装件及制造方法，是在金属载板上利用半蚀刻方式形成多个凹槽及相对应的金属块，该金属块即对应为焊垫或芯片垫位置，而后在该凹槽中填充第一胶体，使该第一胶体直接与例如铜材料的金属载板(金属块)接着，而未间隔其它材料的镀层，藉以增加附着力，如此即不会在重工时发生焊垫脱落的情事，接着再在该金属块上表面覆盖上一抗氧化层，例如银镀层或有机可焊保护膜，并进行置晶、打线、封装模压作业，形成覆盖半导体芯片的第二胶体，而在前述置晶、打线、封装模压作业中，由于先前半蚀刻的凹槽已经被第一胶体填满，故整个金属载板具一定结构强度，避免现有铜板半蚀刻后软弱弯曲，影响生产运送问题；再者，制造过程中不需要使用昂贵的金、钯等金属作为蚀刻阻层，得以降低制造成本。
第二实施例
请参阅图4A至图4D，为本发明的无载具的半导体封装件及其制造方法第二实施例的示意图。
本实施例与前述实施例大致相同，主要差异是还可在第一胶体及金属块上表面形成导电迹线，并使该导电迹线电性连接至该金属块。
如图4A所示，接续前述实施例是在金属载板40第一表面形成多个凹槽401及相对的金属块402，在该凹槽401中填充第一胶体45a，并使该金属块402外露出该第一胶体45a后，全面在该第一胶体45a及金属块402上表面以无电解电镀(electro-less)或溅镀(sputtering)等方式形成如薄铜的导电层47。
如图4B所示，在该导电层47上形成一图案化第三阻层41c，使该图案化第三阻层41c形成有多个开口410c以定义出导电迹线及芯片垫位置，此外，较佳地，该多个开口410c的面积大于该金属块402的截面积，接着通过电镀方式在该第三阻层开口410c中形成多条导电迹线481及芯片垫482，并令导电迹线481及芯片垫482电性连接至该金属块402。
此外，如图4A’及4B’所示，该导电迹线481的制备方法还可包括在形成导电层47之前，于该第一胶体45a及金属块402上表面形成外露该金属块402的缓冲层49，其中，该缓冲层49的材质为苯并环丁烯(BCB)或聚酰亚胺(PI)，如此可使第一胶体45a及金属块402的表面平坦化，并释放导电层47、导电迹线481与第一胶体45a之间的应力。
如图4C及图4C’所示，移除第三阻层41c，并蚀刻移除先前为该第三阻层所覆盖的导电层47，再在该导电迹线481的电性终端上以喷镀或浸泡方式覆盖一抗氧化层，例如银或有机可焊保护膜的镀层403。如图4C’所示，该电性终端上的镀层403通常较靠近芯片垫482，以利于焊线打线于其上，但也可由不同于本附图的导电迹线481设置变化，另外，在较佳实施例中，因开口410c的面积大于该金属块402的截面积，因此，与金属块402连接的导电迹线481的接触端404面积大于金属块402的截面积。
如图4D所示，其后步骤即如前述实施例所述，接着进行蚀刻、置晶、打线、封装模压作业、植球、切单等作业，以供半导体芯片43接置于芯片垫482上，并通过焊线44电性连接至该导电迹线481终端(焊指finger)上的镀层403，再形成包覆该半导体芯片43、该导电迹线481及焊线44的第二胶体45b，藉以形成一具导电迹线的低成本的无载具的半导体封装件。
本实施例中通过在金属载板上弹性地布设导电迹线，使导电迹线可因应半导体芯片的集成化程度弹性地布设，并能深入与芯片连接的焊线的布设区域，以有效缩短电性连接芯片至导电迹线的终端的焊线弧长，而减短芯片与导电迹线间的电性连接路径，从而能改善半导体封装件的电路布局性及电性连接品质，摒除现有技术因焊线过长而导致短路、打线作业困难等缺点。
第三实施例
请参阅图5，为本发明的无载具的半导体封装件及其制造方法第三实施例的示意图。
本实施例与前述实施例大致相同，主要差异在于半导体芯片还可利用覆晶方式通过金属凸块(bump)电性连接至导电迹线的终端。
此实施例的半导体芯片53是以覆晶(Flip-Chip)方式接设于导电迹线581上；详而言之，在进行置晶作业时，半导体芯片53的作用面是朝向导电迹线581并通过多个凸块(Solder Bump)59电性连接至导电迹线终端。
相比于以焊线导接半导体芯片与导电迹线的结构，利用凸块的覆晶技术得进一步缩短半导体芯片与导电迹线间的电性连接路径，更能确保半导体芯片与导电迹线间的电性连接品质。再者，半导体芯片的非作用面可选择性地外露出用以包覆半导体芯片的第二胶体，以使半导体芯片运行产生的热量可通过该外露的非作用面有效散逸至外界，进而改善半导体封装件的散热效率。
第四实施例
请参阅图6A至图6D，为本发明的无载具的半导体封装件及其制造方法第四实施例的示意图。
本实施例与前述实施例大致相同，主要差异在于制备该具相对凹槽与金属块的金属载板方式不同前述实施例。
如图6A所示，首先提供一具相对第一表面60a及第二表面60b的金属载板60。
并在该金属载板第一表面60a形成图案化的第一阻层61a，在该金属载板第二表面60b覆盖第二阻层61b，其中，该图案化的第一阻层61a形成有多个开口610a以外露该金属载板60，进而定义出焊垫及芯片垫位置。
如图6B所示，以喷镀方式在该图案化第一阻层开口610a中覆盖一抗氧化层，例如银的镀层603。接着移除该第一阻层61a及第二阻层61b。
如图6C所示，对该金属载板60第一表面进行半蚀刻工艺，利用该镀层603作为蚀刻阻层，以移除部分金属载板，藉以在该金属载板60第一表面形成相对的凹槽601及金属块602，其中，该金属块602上表面即覆盖有镀层603。
如图6D所示，在该凹槽601中填充如封装化合物、焊料阻层及环氧树脂等高分子材枓的一种或多种的第一胶体65a，并使该镀层603外露出该第一胶体65a。
其后制造工艺即如先前实施例中所述，在此不再赘述。
第五实施例
请参阅图7A至图7C，为本发明的无载具的半导体封装件及其制造方法第五实施例的示意图。
本实施例与第二实施例大致相同，主要差异在于还包括增层迹线的制备。
首先，根据图4A至图4C的步骤，在金属载板40第一表面形成多个凹槽401及相对的金属块402，在该凹槽401中填充第一胶体45a，并使该金属块402外露出该第一胶体45a后，全面在该第一胶体45a及金属块402上表面以无电解电镀或溅镀等方式形成如薄铜的导电层47。接着，在该导电层47上形成一图案化第三阻层41c，使该图案化第三阻层41c形成有多个开口410c以定义出导电迹线及芯片垫位置，接着通过电镀方式在该第三阻层开口410c中形成多条导电迹线481及芯片垫482，并令导电迹线481及芯片垫482电性连接至该金属块402。接着，移除第三阻层41c，并蚀刻移除先前为该第三阻层所覆盖的导电层47。
再参阅图7A，在该第一胶体45a及导电迹线481上形成第二胶体45b，且该第二胶体45b外露各该导电迹线481的部分，例如，导电迹线481的电性终端。其中，形成该导电迹线481的步骤还包括形成芯片垫482于该第一胶体45a与该金属块402上；且该第二胶体45b也至少外露该部分芯片垫482。
如图7B所示，再参照图4A至图4C的制造方法步骤，在该第二胶体45b及外露的部分导电迹线481上形成增层迹线781，并在该增层迹线终端覆盖镀层703。
如图7C所示，将半导体芯片73接置于该第二胶体45b上且通过焊线74电性连接至该增层迹线781终端(焊指finger)上的镀层703；在该第二胶体45b上形成包覆该半导体芯片73及该增层迹线781的第三胶体75；以及移除该金属载板40第二表面40b的部分金属载板40，以外露出该金属块402及第一胶体45a下表面。其后步骤即如前述实施例所述，接着进行植球、切单等作业，以形成一具导电迹线的低成本的无载具的半导体封装件。
根据前述制造方法所得的无载具的半导体封装件，包括：多个金属块402，彼此间隔设置；具有相对的上表面451及下表面452的第一胶体45a，包覆该多个金属块402的侧面，且令各该金属块402的上下端面分别外露出该第一胶体45a的上表面451及下表面452；导电迹线481，设于该第一胶体45a上表面451且电性连接至该金属块402；第二胶体45b，形成于该第一胶体45a及导电迹线481上，且外露各该导电迹线481的部分；增层迹线781，形成于该第二胶体45b及外露的部分导电迹线481上；半导体芯片73，设于该第二胶体45b上表面上且电性连接至该增层迹线781；以及第三胶体75，设于该第二胶体45b上表面上且包覆该半导体芯片73及该增层迹线781。
在本具体实施例中，该无载具的半导体封装件，还包括有芯片垫482，设于该第一胶体45a上表面与该金属块402电性连接，且该第二胶体45b包覆部分芯片垫482上表面。
此外，本实施例中，如图7A’至7C’所示，还可包括在形成导电迹线481之前，在该第一胶体45a上表面451形成外露该金属块402的缓冲层49，其中，该缓冲层49的材质为苯并环丁烯或聚酰亚胺。如此可使第一胶体45a及金属块402的表面平坦化，并释放导电层47、导电迹线481与第一胶体45a之间的应力。该缓冲层49的形成如图4A’及4B’所示，故不再赘述。
在如图7A’至7C’所示的形成有缓冲层的制备方法中，所得的半导体封装件还可包括缓冲层49，形成并夹置在该第一胶体45a与该导电迹线481及第二胶体45b之间，并露出该金属块402，其中，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
以上所述者，仅是用以说明本发明的具体实施例而已，并非用以限定本发明的可实施范围，凡本领域技术人员在未脱离本发明所指示的精神与原理下所完成的一切等效改变或修饰，仍应皆由权利要求书的范围所涵盖。

Claims (39)

1.一种无载具的半导体封装件的制造方法，其特征在于，包括：
制备一具有相对第一及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；
在该凹槽中填充第一胶体，并外露出该金属块上表面；
在该金属块上表面形成金属层；
在该金属层上覆盖镀层，且所覆盖的镀层包覆该金属层；
将半导体芯片接置于该第一胶体上且电性连接至该金属块；
在该金属载板第一表面上形成包覆该半导体芯片的第二胶体；以及
移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
2.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，还包括在该金属块下表面植设焊球及进行切单作业。
3.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该半导体芯片通过焊线或覆晶方式电性连接至该镀层。
4.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该镀层是以喷镀银或浸泡有机可焊保护膜的方式形成于该金属块上表面。
5.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该金属层形成3至20微米厚。
6.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一金属载板，该金属载板具有相对的第一表面及第二表面，以在该金属载板第一表面上形成图案化的第一阻层，并在该金属载板第二表面上覆盖第二阻层；以及
利用半蚀刻工艺移除未为该第一阻层覆盖的部分金属载板，藉以在该金属载板第一表面形成多个凹槽及相对的金属块。
7.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一具相对第一表面及第二表面的金属载板，以在该金属载板第一表面形成图案化的第一阻层，在该金属载板第二表面覆盖第二阻层，其中，该图案化的第一阻层形成有多个开口以外露该金属载板；
在该图案化第一阻层开口中覆盖镀层；
移除该第一阻层及第二阻层；以及
对该金属载板第一表面进行半蚀刻工艺，利用该镀层作为蚀刻阻层，以移除部分金属载板，藉以在该金属载板第一表面形成相对的凹槽及金属块。
8.根据权利要求1所述的无载具的半导体封装件的制造方法，其特征在于，该金属块对应为焊垫及芯片垫。
9.一种无载具的半导体封装件的制造方法，其特征在于，包括：
制备一具有相对第一及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；
在该凹槽中填充第一胶体，并外露出该金属块上表面；
在该第一胶体及金属块上表面形成导电迹线，并使该导电迹线电性连接至该金属块；
将半导体芯片接置于该第一胶体上且电性连接至该导电迹线；
在该金属载板第一表面上形成包覆该半导体芯片及该导电迹线的第二胶体；以及
移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
10.根据权利要求9所述的无载具的半导体封装件的制造方法，其特征在于，还包括在该金属块下表面植设焊球及进行切单作业。
11.根据权利要求9所述的无载具的半导体封装件的制造方法，其特征在于，该导电迹线终端覆盖有镀层，以供该半导体芯片通过焊线或覆晶方式经由该镀层电性连接该导电迹线。
12.根据权利要求11所述的无载具的半导体封装件的制造方法，其特征在于，该镀层是以喷镀银或浸泡有机可焊保护膜的方式形成于该导电迹线终端上表面。
13.根据权利要求9所述的无载具的半导体封装件的制造方法，其特征在于，该导电迹线的制造方法包括：
在该第一胶体及金属块上表面形成导电层；
在该导电层上形成一图案化第三阻层，使该图案化第三阻层形成有多个开口；以及
在该第三阻层开口中形成多条导电迹线，并令该导电迹线电性连接至该金属块。
14.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该导电迹线的形成方法还包括在形成该导电层之前，于该第一胶体及金属块上表面形成外露该金属块的缓冲层。
15.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，还包括移除第三阻层，并移除先前为该第三阻层所覆盖的导电层。
16.根据权利要求13所述的无载具的半导体封装件的制造方法，其特征在于，该图案化第三阻层的开口定义出导电迹线及芯片垫位置。
17.根据权利要求9所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一金属载板，该金属载板具有相对的第一表面及第二表面，以在该金属载板第一表面上形成图案化的第一阻层，使该图案化阻层，并在该金属载板第二表面上覆盖第二阻层；以及
利用半蚀刻工艺移除未为该第一阻层覆盖的部分金属载板，藉以在该金属载板第一表面形成多个凹槽及相对的金属块。
18.根据权利要求9所述的无载具的半导体封装件的制造方法，其特征在于，该具有凹槽及金属块的金属载板的制造方法包括：
提供一具相对第一表面及第二表面的金属载板，以在该金属载板第一表面形成图案化的第一阻层，在该金属载板第二表面覆盖第二阻层，其中该图案化的第一阻层形成有多个开口以外露该金属载板；
在该图案化第一阻层开口中覆盖镀层；
移除该第一阻层及第二阻层；以及
对该金属载板第一表面进行半蚀刻工艺，利用该镀层作为蚀刻阻层，以移除部分金属载板，藉以在该金属载板第一表面形成相对的凹槽及金属块。
19.一种无载具的半导体封装件的制造方法，其特征在于，包括：
制备一具有相对第一及第二表面的金属载板，使该金属载板第一表面具有相对的凹槽及金属块；
在该凹槽中填充第一胶体，并外露出该金属块上表面；
在该第一胶体及金属块上表面形成导电迹线，并使该导电迹线电性连接至该金属块；
在该第一胶体及导电迹线上形成第二胶体，且该第二胶体外露各该导电迹线的部分；
在该第二胶体及外露的部分导电迹线上形成增层迹线；
在该增层迹线终端覆盖镀层；
将半导体芯片接置于该第二胶体上且电性连接至该增层迹线；
在该第二胶体上形成包覆该半导体芯片及该增层迹线的第三胶体；以及
移除该金属载板第二表面的部分金属载板，以外露出该金属块及第一胶体下表面。
20.根据权利要求19所述的无载具的半导体封装件的制造方法，其特征在于，形成该导电迹线的步骤还包括形成芯片垫于该第一胶体与该金属块上，且该第二胶体也至少外露该部分芯片垫。
21.根据权利要求19所述的无载具的半导体封装件的制造方法，其特征在于，还包括在形成该导电迹线之前，在该第一胶体上表面形成外露该金属块的缓冲层。
22.一种无载具的半导体封装件，其特征在于，包括：
多个金属块，彼此间隔设置；
具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；
金属层，形成在该金属块上表面；
镀层，包覆该金属层；
半导体芯片，接置于该第一胶体上表面上，且电性连接至该金属块；以及
第二胶体，设于该第一胶体上表面上且包覆该半导体芯片。
23.根据权利要求22所述的无载具的半导体封装件，其特征在于，还包括有形成于该金属块下表面的焊球。
24.根据权利要求22所述的无载具的半导体封装件，其特征在于，该半导体芯片通过焊线或覆晶方式电性连接至该镀层。
25.根据权利要求22所述的无载具的半导体封装件，其特征在于，该镀层为银或有机可焊保护膜。
26.根据权利要求22所述的无载具的半导体封装件，其特征在于，该金属块对应为焊垫及芯片垫。
27.一种无载具的半导体封装件，其特征在于，包括：
多个金属块，彼此间隔设置；
具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；
导电迹线，设于该第一胶体上表面且电性连接至该金属块；
半导体芯片，设于该第一胶体上表面上且电性连接至该导电迹线；以及
第二胶体，设于该第一胶体上表面上且包覆该半导体芯片及该导电迹线。
28.根据权利要求27所述的无载具的半导体封装件，其特征在于，还包括有形成于该金属块下表面的焊球。
29.根据权利要求27所述的无载具的半导体封装件，其特征在于，该导电迹线终端覆盖有镀层，以供该半导体芯片通过焊线或覆晶方式经由该镀层电性连接至该导电迹线。
30.根据权利要求29所述的无载具的半导体封装件，其特征在于，该镀层为银或有机可焊保护膜。
31.根据权利要求27所述的无载具的半导体封装件，其特征在于，还包括有芯片垫以供接置半导体芯片。
32.根据权利要求27所述的无载具的半导体封装件，其特征在于，还包括缓冲层，形成并夹置在该第一胶体与该导电迹线及第二胶体之间，并露出该金属块的部分。
33.根据权利要求32所述的无载具的半导体封装件，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
34.一种无载具的半导体封装件，其特征在于，包括：
多个金属块，彼此间隔设置；
具有相对的上表面及下表面的第一胶体，包覆该多个金属块的侧面，且令各该金属块的上下端面分别外露出该第一胶体的上表面及下表面；
导电迹线，设于该第一胶体上表面且电性连接至该金属块；
第二胶体，形成于该第一胶体及导电迹线上，且外露各该导电迹线的部分；
增层迹线，形成于该第二胶体及外露的部分导电迹线上；
半导体芯片，设于该第二胶体上表面上且电性连接至该增层迹线；以及
第三胶体，设于该第二胶体上表面上且包覆该半导体芯片及该增层迹线。
35.根据权利要求34所述的无载具的半导体封装件，其特征在于，还包括有芯片垫，设于该第一胶体上表面与该金属块电性连接，且该第二胶体包覆部分芯片垫上表面。
36.根据权利要求34所述的无载具的半导体封装件，其特征在于，该增层迹线上表面覆盖有镀层，以供该半导体芯片通过焊线或覆晶方式经由该镀层电性连接至该增层迹线。
37.根据权利要求36所述的无载具的半导体封装件，其特征在于，该镀层为银或有机可焊保护膜。
38.根据权利要求34所述的无载具的半导体封装件，其特征在于，还包括缓冲层，形成并夹置在该第一胶体与该导电迹线及第二胶体之间，并露出该金属块。
39.根据权利要求38所述的无载具的半导体封装件，其特征在于，该缓冲层的材质为苯并环丁烯或聚酰亚胺。
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