CN101378023B - 半导体封装件及其制法 - Google Patents

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Abstract

半导体封装件及其制法，提供一表面设有多连接垫的载板，以将该载板相对置于导线架芯片座下表面，其中载板平面尺寸大于芯片座平面尺寸，以外露出连接垫，并于芯片座上表面连接安置至少一芯片，且使芯片通过多焊线电性连接至载板连接垫及导线架导脚，再形成包覆该芯片、焊线及部分载板与导线架封装胶体，并使载板下表面及导脚部分外露出该封装胶体，从而通过载板的连接垫增加电性输入/输出端(I/O)，避免现有技术在芯片座中增设多额外导脚，在封装模压作业发生溢胶及为去除溢胶所造成工艺繁杂问题，避免进行该额外导脚分离作业时造成工艺步骤及成本增加，及在该额外导脚分离后因封装胶体包覆不足而发生裂损、湿气入侵及氧化问题。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，尤其指一种可增加电性输入/输出端(I/O)的导线架式半导体封装件及其制法。
背景技术
传统的导线架式半导体封装件，例如四方扁平式半导体封装件(Quad Flat Package，QFP)，其制作方式是提供一具有芯片座(Die Pad)及多导脚(Lead)的导线架，以于该芯片座上粘置一芯片，进一步通过多焊线(Wire)电性连接该芯片上表面的焊垫(Pad)与其对应的多导脚，并以一封装胶体包覆该芯片及焊线而形成一导线架型式半导体封装件。
这种传统的导线架式半导体封装件的缺点为作为电性输入/输出端(I/O)的导脚仅能排列于封装胶体的周边，故其能提供的I/O将受制于封装胶体的大小，而无法满足业界电子产品多I/O的需求。为解决上述的问题遂有球栅数组式(BGA)半导体封装件的产生。
传统的球栅数组式(BGA)半导体封装件的制法使用一上、下表面设有多线路的基板(substrate)，以于该基板上表面上粘置一芯片，再通过焊线电性连该芯片上表面的焊垫(Pad)与该基板上表面的线路，进一步通过基板内部的导电线路及通孔(via)而电性连接至基板下表面的线路，进一步在形成于该基板下表面线路终端的焊球垫(ball pad)上植设焊球，以供芯片电性连接至外部装置，从而利用整个基板的面积的I/O安排从而得到更多I/O。
但是此种球栅数组式半导体封装件的基板上表面的线路、基板中的导电结构、及基板下表面的线路布局、制作过程复杂且材料成本极高，造成此种可提供高I/O的封装件仍有成本太高的问题，无法满足业界的低成本、高I/O的需求。
另请参阅图1，美国专利第5,854,512号又揭示一种结合有球栅数组基板与导脚的半导体封装件，得以提供更高密度的I/O的能力，其主要是提供一上、下表面形成有第一线路111及第二线路112的基板11，并于该基板11上表面上通过一非导电胶而将一导脚架的多导脚12粘置于该第一线路111上，且于该基板11第一表面上连接安置一芯片13，并使该芯片13通过焊线14而电性连接至该第一线路111的焊指(finger)1110及该导脚12，接着在该基板11上形成包覆该芯片13及焊线14的封装胶体15，及在该基板11第二线路112的焊球垫(solder ballpad)1120上植设焊球16及弯折该导脚12，以构成一具导脚的球栅数组式半导体封装件，从而通过该导脚的设置提供额外的I/O数目。相关的技术内容亦可参阅美国专利第4,763,188、5,420,758、5,365,409、5,438,478、5,386,141、5,283,717、5,502,289等。
但是这种方法较现有的球栅数组式(BGA)半导体封装件的工艺仍然成本太高而无法为业界所接受。
请参阅图2A至2E，鉴于此，美国专利第6,876,068号从而揭示一种不需使用昂贵的BGA基板结构而可增加电性输入/输出端(I/O)的导线架式半导体封装件及其制法，其提供一导线架22，该导线架22具有一芯片座220、多设于该芯片座220内部周围的第一导脚221、及多围绕设于该芯片座220外部且间隔一段距离的第二导脚222，其中该第一导脚221间形成有相间隔的开槽2210，并设有连接的第一连杆2211，该第二导脚进一步设有相连的第二连杆2221(如图2A及2B所示，其中该图2B为对应图2A的的剖面示意图)；以供一芯片23连接安置于该芯片座220上，并通过多焊线24电性连接至该第一导脚221及第二导脚222(如图2C所示)，再形成包覆该芯片23、芯片座220、第一导脚221及部分第二导脚222的封装胶体25，并使该芯片座220下表面、第一导脚221下表面及第二导脚222外端部分外露出该封装胶体25(如图2D所示)，之后再对该第一连杆2211进行蚀刻或切割作业，以分离各所述第一导脚221，以及分离、弯折各所述第二导脚222，从而通过第一导脚221的设置而增加封装件可用的电性输入/输出端。
然而由于前述工艺中须利用蚀刻或切割方式分离各所述第一导脚，不仅工艺复杂且增加成本；再者在第一导脚经蚀刻或切割处因为封装胶体包覆不足，易发生裂损及湿气入侵的问题，另外该经蚀刻或切割处的第一导脚断面易发生氧化造成后续将封装件利用表面粘着技术(SMT)焊接于外部装置时，焊锡材料无法有效湿润(wetting)其上，造成焊接不良问题；此外，当第一导脚的排列密度高时，于封装模压时易造成该第一导脚的下表面因溢胶发生电性连接表面被封装胶体遮覆问题，而须额外进行去胶作业。
因此，如何提供一种低成本且具有多额外电性输入/输出端(I/O)的导架式半导体封装件及其制法，同时不需进行蚀刻、切割分离作业，以及可避免额外电性输入/输出端(I/O)发生裂损、湿气入侵、无法有效湿润、溢胶等问题，实为目前相关业界所亟待解决的课题。
发明内容
鉴于以上现有的缺点，本发明的一个目的在于提供一种低成本且具有多额外电性输入/输出端(I/O)的半导体封装件及其制法。
本发明的又一目的是提供一种不需进行蚀刻、切割分离作业的半导体封装件及其制法。
本发明的又一目的是提供一种可避免额外电性输入/输出端(I/O)发生裂损及湿气入侵的半导体封装件及其制法。
本发明的再一目的是提供一种可避免额外电性输入/输出端(I/O)无法有效湿润的半导体封装件及其制法。
本发明的另一目的是提供一种可避免额外电性输入/输出端(I/O)发生溢胶问题的半导体封装件及其制法。
为达上述目的及其它相关的目的，本发明提供一种半导体封装件的制法，包括：提供导线架及表面布设有多连接垫的载板，该导线架具有芯片座及多围绕该芯片座周围的导脚，以将该该芯片座连接安置于该载板的上表面，其中该载板的平面尺寸大于芯片座平面尺寸，以使该载板上表面的连接垫外露出该芯片座；将至少一芯片连接安置于该芯片座与载板接合的一侧；通过多焊线以供该芯片电性连接至该载板上表面的连接垫及导线架的导脚；以及形成包覆该芯片、焊线及部分载板与导线架的封装胶体，并使该载板下表面及导脚部分外露出该封装胶体。该载板上表面进一步形成有连接安置垫以供导线架的芯片座连接安置于其上，且该载板上表面的连接安置垫及连接垫可通过形成于该载板中的导电结构而电性连接至载板下表面的连接垫。
该导线架导脚至载板下表面的距离略大于封装模具的模穴深度，以供进行封装模压作业时，使该载板顶抵于模穴，以避免发生溢胶间题。
本发明中还可使芯片通过接地焊线而电性连接至导线架的芯片座或载板的连接安置垫，以提升封装件电性品质；另外该导线架的芯片座平面尺寸可选择小于芯片的平面尺寸，以供芯片通过接地焊线电性连接至该载板的连接安置垫；进一步可在该载板上表面的连接垫上连接安置并电性连接被动组件，以提升封装件电性品质；再者，该导线架可采用四方扁平无导脚式导线架，以使该四方扁平无导脚式导线架的导脚下表面与该载板下表面约略同平面并外露出封装胶体。
该芯片可直接连接安置于该芯片座上，或者该导线架的芯片座中进一步可形成有开口，以供芯片收纳于该开口中且连接安置于载板上；以及该载板表面还可覆盖一拒焊层，该拒焊层形成有外露出连接垫的开孔，并于外露出该开孔的连接垫上植设导电组件，从而通过该导电组件的设置以供封装件易于连接至外部装置。
通过前述的制法，本发明进一步揭示一种半导体封装件，包括：导线架，具有一芯片座及多围绕于该芯片座周围的导脚，该芯片座具有相对的上表面及下表面；连接安置于该芯片座下表面的载板，该载板表面形成有多连接垫，且该载板的平面尺寸大于芯片座平面尺寸，以使该载板上表面的连接垫外露出该芯片座；至少一芯片，连接安置于该芯片座与载板接合的一侧，且通过焊线而电性连接至该载板的连接垫及导线架的导脚；以及封装胶体，包覆该芯片、焊线及部分载板与导线架，并使该载板下表面及导脚部分外露出该封装胶体。
因此本发明的半导体封装件及其制法，是预先制备一表面设有多连接垫的载板，以将该载板置于导线架的芯片座下表面，其中该载板平面尺寸大于芯片座平面尺寸，从而外露出该载板连接垫，并于该芯片座上表面连接安置至少一芯片，且使该芯片通过多焊线电性连接至该载板连接垫及导线架的导脚，再形成包覆该芯片、焊线及部分载板与导线架的封装胶体，并使该载板下表面及导脚部分外露出该封装胶体，如此即可通过该载板的连接垫增加芯片的电性输入/输出端(I/O)，无须如同现有技术般通过在芯片座中增设多额外导脚，而在进行封装模压作业发生溢胶，及为去除溢胶所造成工艺繁杂问题，同时避免在进行这所述额外导脚分离所造成工艺步骤及成本增加问题，以及避免于该额外导脚分离后因封装胶体包覆不足而发生裂损、湿气入侵及因氧化而无法供焊锡材料有效湿润，进而造成焊接不良的问题。
附图说明
图1为美国专利第5,854,512号所揭示的结合有球栅数组基板与导脚的半导体封装件示意图；
图2A至2E为美国专利第6,876,068号所揭示的可增加电性输入/输出端(I/O)的导线架式半导体封装件示意图；
图3A至3E为本发明的半导体封装件及其制法第一实施例的示意图；
图4A至4C为本发明的半导体封装件及其制法第二实施例的示意图；
图5为本发明的半导体封装件及其制法第三实施例的示意图；
图6为本发明的半导体封装件及其制法第四实施例的示意图；
图7为本发明的半导体封装件及其制法第五实施例的示意图；
图8为本发明的半导体封装件及其制法第六实施例的示意图；以及
图9为本发明的半导体封装件及其制法第七实施例的示意图。
主要组件符号说明
11          载板
111         第一线路
1110        焊指
112         第二线路
1120        焊球垫
12          导脚
13          芯片
14          焊线
15          封装胶体
16          焊球
22          导线架
220         芯片座
221         第一导脚
2210        开槽
2211        第一连杆
222         第二导脚
2221        第二连杆
23          芯片
24          焊线
25          封装胶体
31          载板
311         连接垫
312         连接安置垫
313         导电结构
32          导线架
32’        四方扁平无导脚式导线架
320，320’  芯片座
322，322’  导脚
3200        开口
33          芯片
34          焊线
34’        接地焊线
35          封装胶体
36          拒焊层
37          导电组件
38          被动组件
H           距离
具体实施方式
以下是通过特定的具体实施例说明本发明的实施方式，所属技术领域中具有通常知识者可由本说明书所揭示内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图3A至3E为本发明的半导体封装件及其制法的示意图。
如图3A及3B所示，首先提供一导线架32及表面布设有多连接垫311的载板31，该导线架32具有芯片座320及多个围绕该芯片座周围的导脚322，以将该载板31粘附于该芯片座320的下表面，其中该载板31的平面尺寸大于芯片座320平面尺寸，以使该载板31上表面的连接垫311外露出该芯片座320。
该载板31上、下表面的连接垫311通过形成于该载板31中的导电结构313如通孔(via)而相互电性连接，另外在该载板31上表面进一步设有连接安置垫312，该导线架32、连接安置垫312与连接垫311主要材质为金属铜，并镀有如镍/金(Ni/Au)的金属层，以供焊线连接，其中该导线架32的芯片座320连接安置于该载板31上表面的连接安置垫312上，且该连接安置垫312可通过形成于载板31中的导电结构313连接至载板31另一表面的连接垫311，如此即可供芯片通过导线架31的芯片座31、连接安置垫312、导电结构313及连接垫311电性连通至外界。本发明中该载板31的制作远较传统球栅数组式(BGA)基板简单，不须经过繁复的线路设计与布局，故可有效节省成本。
如图3C至3E所示，其中该3D图为对应图3C的上视图，将至少一芯片33连接安置于该芯片座320上表面，该芯片33可通过例如银胶(未图标)而粘置于该芯片座320上。
接着利用多焊线34以供该芯片33电性连接至该载板31上表面的连接垫311及导线架32的导脚322，并通过封装模压作业以形成包覆该芯片33、焊线34及部分载板31与导线架32的封装胶体35，且使该载板31下表面及导脚322外端部分外露出该封装胶体35。
如图3C所示，该导线架32的导脚322下表面距离该载板31下表面的距离H略大于封装模具(未图标)的深度约2-8密耳(mils)，如此在进行封装模压作业时，即可使该载板31顶抵于封装模具的模穴，借以避免在填充封装树脂时发生溢胶问题。
如此即可通过该载板31的连接垫311提供芯片33额外的电性输入/输出端(I/O)。
通过前述制法，本发明进一步揭示一种半导体封装件，包括：导线架32，具有一芯片座320及多个围绕于该芯片座320周围的导脚322，该芯片座320具有相对的上表面及下表面；连接安置于该芯片座320下表面的载板31，该载板31表面形成有多连接垫311，且该载板31的平面尺寸大于芯片座320平面尺寸，以使该载板31上表面的连接垫311外露出该芯片座320；至少一芯片33，连接安置于该芯片座320上表面，且通过多焊线34电性连接至该载板31的连接垫311及导线架32的导脚322；以及封装胶体35，包覆该芯片33、焊线34及部分载板31与导线架32，并使该载板31下表面及导脚322外端部分外露出该封装胶体35。
因此本发明的半导体封装件及其制法，是预先制备一表面设有多连接垫的载板，以将该载板置于导线架的芯片座下表面，其中该载板平面尺寸大于芯片座平面尺寸，以外露出该载板连接垫，并于该芯片座上表面连接安置至少一芯片，且使该芯片通过多焊线电性连接至该载板连接垫及导线架的导脚，再形成包覆该芯片、焊线及部分载板与导线架的封装胶体，并使该载板下表面及导脚部分外露出该封装胶体，如此即可通过该载板的连接垫增加芯片的电性输入/输出端(I/O)，毋须如同现有技术般通过在芯片座中增设多额外导脚，而在进行封装模压作业发生溢胶及为去除溢胶所造成工艺繁杂问题，同时避免在进行这些额外导脚分离所造成工艺步骤及成本增加问题，以及避免在该额外导脚分离后因封装胶体包覆不足而发生裂损、湿气入侵及因氧化而无法供焊锡材料有效湿润，进而造成焊接不良的问题。
第二实施例
请参阅图4A至4C，为本发明的半导体封装件及其制法第二实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件与前述实施例大致相同，主要差异是提供芯片接地功能，进而提升封装件的电性品质。
如图4A所示，使芯片33通过接地焊线34’电性连接至该导线架32的芯片座320，再经由载板31的连接安置垫312、导电结构313连通至连接垫311。
如图4B所示，使载板31的连接安置垫312平面尺寸大于导线架32的芯片座320平面尺寸，以供芯片33通过接地焊线34’电性连接至外露出该芯片座320的连接安置垫312上。
如图4C所示，使芯片33通过接地焊线34’电性连接至该导线架32的芯片座320，再自该芯片座320通过另一接地焊线34’电性连接至载板31的连接安置垫312，以供后续经由该导电结构313连通至连接垫311，进而再连接至如印刷电路板(未图标)等外部装置，以提升电性品质。
第三实施例
请参阅图5，为本发明的半导体封装件及其制法第三实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件与前述实施例大致相同，主要差异在导线架32的芯片座320中形成有开口3200，以供芯片33收纳于该开口3200中且连接安置于载板31的连接安置垫312上。
另外该芯片33可通过接地焊线34’电性连接至外露出该芯片座开孔3200中的连接安置垫312上，该连接安置垫312的材质例为金属铜且镀有如镍/金(Ni/Au)的金属层，以供焊线连接，再者该连接安置垫312可通过形成于载板31中的导电结构313连接至载板31另一表面的连接垫311。
第四实施例
请参阅图6，为本发明的半导体封装件及其制法第四实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异在于该载板31表面进一步可覆盖一拒焊层36，该拒焊层36形成有开孔以外露出连接垫311，并于外露出该开孔的连接垫311上植设导电组件37，以提供多高密度的电性输入/输出端(I/O)，同时通过该导电组件37的设置更可使封装件易于连接至如印刷电路板(PCB)的外部装置上。
第五实施例
请参阅图7，为本发明的半导体封装件及其制法第五实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异在于导线架32的芯片座320平面尺寸可选择小于芯片33平面尺寸，以缩小芯片33与芯片座320接触面积，避免芯片33与该芯片座320间因热膨胀系数不同，受热应力作用而容易发生剥离问题，且可供该芯片33通过接地焊线34’电性连接至载板31的连接安置垫312，以提升封装件电性品质。
第六实施例
请参阅图8，为本发明的半导体封装件及其制法第六实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异是可在载板31上表面的连接垫311上连接安置并电性连接有被动组件38，借以提升封装件的电性功能及品质。
第七实施例
请参阅图9，为本发明的半导体封装件及其制法第七实施例的示意图，其中为便于说明及了解，对应先前相同或相似的组件是以相同编号表示的。
本实施例的半导体封装件及其制法与前述实施例大致相同，主要差异是使用四方扁平无导脚(Quad Flat Non-leaded，QFN)式导线架32’，并使其芯片座320’连接安置于该载板31上，且令该载板31下表面与该四方扁平无导脚式导线架32’的导脚322’下表面约略共平面，再进行置晶、打线及封装模压作业，以使封装胶体35包覆该芯片33、焊线34、导线架32’及载板31，并令该载板31下表面及该四方扁平无导脚导线架32’的导脚322’下表面外露出该封装胶体35。
上述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明。任何所属技术领域中具有通常知识者均可在不违背本发明的精神及范畴下，对于上述的实施例进行修饰与改变。因此，本发明的权利保护范围，应如申请专利权利要求范围所列。

Claims (38)

1.一种半导体封装件的制法，包括：
提供导线架及上、下表面布设有多连接垫的载板，该导线架具有芯片座及多个围绕该芯片座周围的导脚，且该载板上表面设有连接安置垫，以将该芯片座连接安置于该载板上表面的连接安置垫，其中该载板的平面尺寸大于该芯片座平面尺寸，以使该载板上表面的连接垫外露出该芯片座；
将至少一芯片置于该芯片座；
通过多焊线以供该芯片电性连接至该载板上表面的连接垫及该导线架的导脚；以及
形成包覆该芯片、焊线及部分载板与导线架的封装胶体，并使该载板下表面及导脚部分外露出该封装胶体。
2.根据权利要求1所述的半导体封装件的制法，其中，该上、下表面的连接垫通过形成于该载板中的导电结构而相互电性连接。
3.根据权利要求1所述的半导体封装件的制法，其中，该连接安置垫是通过形成于该载板中的导电结构连接至该载板下表面的连接垫。
4.根据权利要求1所述的半导体封装件的制法，其中，该导线架的导脚下表面距离该载板下表面的距离大于形成该封装胶体的封装模具的深度。
5.根据权利要求1所述的半导体封装件的制法，其中，该芯片通过接地焊线选择性电性连接至该芯片座及连接安置垫的其中之一。
6.根据权利要求1所述的半导体封装件的制法，其中，该芯片通过接地焊线电性连接至该芯片座，再自该芯片座通过另一接地焊线电性连接至该连接安置垫。
7.根据权利要求1所述的半导体封装件的制法，其中，该导线架的芯片座中形成有开口，以供该芯片收纳于该开口中。
8.根据权利要求7所述的半导体封装件的制法，其中，该开口外露出该连接安置垫，以供该芯片连接安置于该芯片座的开口中的连接安置垫上。
9.根据权利要求8所述的半导体封装件的制法，其中，该芯片进一步通过接地焊线电性连接至外露出该芯片座的开口中的连接安置垫。
10.根据权利要求1所述的半导体封装件的制法，其中，该载板下表面覆盖有一拒焊层，该拒焊层形成有开孔以外露出该连接垫，并于外露出该开孔的连接垫上植设导电组件。
11.根据权利要求1所述的半导体封装件的制法，其中，该导线架的芯片座平面尺寸小于该芯片平面尺寸，且该芯片通过接地焊线电性连接至该载板的连接安置垫。
12.根据权利要求1所述的半导体封装件的制法，其中，该载板上表面的连接垫上连接安置并电性连接有被动组件。
13.根据权利要求1所述的半导体封装件的制法，其中，该导线架为四方扁平无导脚式导线架，该四方扁平无导脚式导线架的导脚下表面与该载板下表面均外露出该封装胶体。
14.一种半导体封装件，包括：
导线架，具有一芯片座及多个围绕于该芯片座周围的导脚，该芯片座具有相对的上表面及下表面；
连接安置于该芯片座下表面的载板，该载板上、下表面形成有多连接垫，且该载板上表面设有连接安置于该芯片座下表面的连接安置垫，其中该载板的平面尺寸大于该芯片座平面尺寸，以使该载板上表面的连接垫外露出该芯片座；
至少一芯片置于该芯片座，且通过焊线而电性连接至该载板的连接垫及该导线架的导脚；以及
封装胶体，包覆该芯片、焊线及部分载板与导线架，并使该载板下表面及导脚部分外露出该封装胶体。
15.根据权利要求14所述的半导体封装件，其中，该上、下表面的连接垫通过形成于该载板中的导电结构而相互电性连接。
16.根据权利要求14所述的半导体封装件，其中，该连接安置垫通过形成于该载板中的导电结构连接至该载板下表面的连接垫。
17.根据权利要求14所述的半导体封装件，其中，该导线架的导脚下表面距离该载板下表面的距离大于形成该封装胶体的封装模具的深度。
18.根据权利要求14所述的半导体封装件，其中，该芯片通过接地焊线选择性电性连接至该芯片座及连接安置垫的其中之一。
19.根据权利要求14所述的半导体封装件，其中，该芯片通过接地焊线电性连接至该芯片座，再自该芯片座通过另一接地焊线电性连接至该连接安置垫。
20.根据权利要求14所述的半导体封装件，其中，该导线架的芯片座中形成有开口，以供该芯片收纳于该开口中。
21.根据权利要求20所述的半导体封装件，其中，该开口外露出该连接安置垫，以供该芯片连接安置于该芯片座的开口中的连接安置垫上。
22.根据权利要求21所述的半导体封装件，其中，该芯片进一步通过接地焊线电性连接至外露出该芯片座的开口中的连接安置垫。
23.根据权利要求14所述的半导体封装件，其中，该载板下表面覆盖有一拒焊层，该拒焊层形成有开孔以外露出该连接垫，并于外露出该开孔的连接垫上植设导电组件。
24.根据权利要求14所述的半导体封装件，其中，该导线架的芯片座平面尺寸小于该芯片平面尺寸，且该芯片通过接地焊线电性连接至该载板的连接安置垫。
25.根据权利要求14所述的半导体封装件，其中，该载板上表面的连接垫上连接安置并电性连接有被动组件。
26.一种半导体封装件，包括：
导线架，具有一芯片座及多围绕于该芯片座周围的导脚，该芯片座具有相对的上表面及下表面；
连接安置于该芯片座下表面的载板，该载板上、下表面形成有多连接垫，且该载板上表面设有连接安置于该芯片座下表面的连接安置垫，其中该载板的平面尺寸大于该芯片座平面尺寸，以使该载板上表面的连接垫外露出该芯片座，该载板下表面与该导脚下表面共平面；
至少一芯片置于该芯片座，且通过焊线而电性连接至该载板的连接垫及该导线架的导脚；以及
封装胶体，包覆该芯片、焊线及部分载板与导线架，并使该载板及导脚的下表面外露出该封装胶体。
27.根据权利要求26所述的半导体封装件，其中，该导线架为四方扁平无导脚式导线架。
28.根据权利要求26所述的半导体封装件，其中，该上、下表面的连接垫通过形成于该载板中的导电结构而相互电性连接。
29.根据权利要求26所述的半导体封装件，其中，该连接安置垫通过形成于该载板中的导电结构连接至该载板下表面的连接垫。
30.根据权利要求26所述的半导体封装件，其中，该导线架的导脚下表面距离该载板下表面的距离大于形成该封装胶体的封装模具的深度。
31.根据权利要求26所述的半导体封装件，其中，该芯片通过接地焊线选择性电性连接至该芯片座及连接安置垫的其中之一。
32.根据权利要求26所述的半导体封装件，其中，该芯片通过接地焊线电性连接至该芯片座，再自该芯片座通过另一接地焊线电性连接至该连接安置垫。
33.根据权利要求26所述的半导体封装件，其中，该导线架的芯片座中形成有开口，以供该芯片收纳于该开口中。
34.根据权利要求33所述的半导体封装件，其中，该开口外露出该连接安置垫，以供该芯片连接安置于该芯片座的开口中的连接安置垫上。
35.根据权利要求34所述的半导体封装件，其中，该芯片进一步通过接地焊线电性连接至外露出该芯片座的开口中的连接安置垫。
36.根据权利要求26所述的半导体封装件，其中，该载板下表面覆盖有一拒焊层，该拒焊层形成有开孔以外露出该连接垫，并于外露出该开孔的连接垫上植设导电组件。
37.根据权利要求26所述的半导体封装件，其中，该导线架的芯片座平面尺寸小于该芯片平面尺寸，且该芯片通过接地焊线电性连接至该载板的连接安置垫。
38.根据权利要求26所述的半导体封装件，其中，该载板上表面的连接垫上连接安置并电性连接有被动组件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN110890023A (zh) * 2019-11-20 2020-03-17 厦门天马微电子有限公司 显示模组及其制作方法和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1354508A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 具有外露晶片座的半导体封装件
CN1466206A (zh) * 2002-06-28 2004-01-07 ��Ʒ���ܹ�ҵ�ɷ����޹�˾ 球栅阵列半导体封装件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1354508A (zh) * 2000-11-17 2002-06-19 矽品精密工业股份有限公司 具有外露晶片座的半导体封装件
CN1466206A (zh) * 2002-06-28 2004-01-07 ��Ʒ���ܹ�ҵ�ɷ����޹�˾ 球栅阵列半导体封装件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
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