CN102270589B - 半导体元件的制造方法和相应的半导体元件 - Google Patents

半导体元件的制造方法和相应的半导体元件 Download PDF

Info

Publication number
CN102270589B
CN102270589B CN201110144113.5A CN201110144113A CN102270589B CN 102270589 B CN102270589 B CN 102270589B CN 201110144113 A CN201110144113 A CN 201110144113A CN 102270589 B CN102270589 B CN 102270589B
Authority
CN
China
Prior art keywords
semiconductor chip
chip
conductive film
structurized
adhered layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110144113.5A
Other languages
English (en)
Other versions
CN102270589A (zh
Inventor
M.布鲁德
F.哈亚格
U.肖滋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of CN102270589A publication Critical patent/CN102270589A/zh
Application granted granted Critical
Publication of CN102270589B publication Critical patent/CN102270589B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明提供一种用于制造半导体元件的方法和通过这种方法得到的元件。在方法包括下述步骤：将导电薄膜（14）固定在支承板（10）上；在使用粘贴层（16）的情况下将半导体芯片（18、20）粘贴到导电薄膜（14）上，其中，半导体芯片（18、20）的具有连接触点（22）的活性表面设置在芯片（18、20）的属于薄膜（14）的侧面上；用模制物质（26）对粘贴到薄膜（14）上的芯片（18、20）进行上模制；将具有过模具的芯片（18、20）的导电薄膜（14）和支承板（10）分开。其中，将粘贴层（16）如此地结构化，即至少半导体芯片（18、20）的连接触点（22）没有粘贴层（16），并且没有模制物质（26）。

Description

半导体元件的制造方法和相应的半导体元件
技术领域
本发明涉及一种半导体元件的制造方法和通过这样一种方法得到的半导体元件。
背景技术
在终端耗电子产品（Consumer Electronics: CE）中通常将一级组件的微电子元件（Integrated Circuit: IC）并列或者重叠地设置在支承部（Quard Flat Pack WO Lead: QFN）上，或者层合塑料基质（Leadless Grid Array: LGA，或者Ball Gird Array: BGA）上，并且借助导线连接或者倒装法技术接触。在芯片安装后将支承部或者层合塑料基质用模制物质，也称作模压塑料进行压力包封注塑，并且借助锯将其分割开。将这些装置使用一种回流纤焊方法焊接到二级印制电路板上。
所述的“无导线”（Leadless）壳体，例如LGA或者QFN越来越替代具有插头的常规壳体，如Small Outline Integrated Circuit（Soic）-小轮廓集成电路，或者Plastic Leaded Chip Carrier（PLCC）-塑性有线芯片载体。
LGA技术是一种由模固定（Die-Attach）、导线连接（Drahtbonden）和模制（Molden），也叫做压注，组成的系列包封工序。此外，在为导线连接的包封工序中需要比较多的空间。在进行微型化的过程中为使用微电子产品还需要新的包封部件。在所述的“嵌入的晶片级球栅格阵列”（Embedded Wafer Level Ball Grid Array）方法中在“取出和放下”（Pick and Place）工序中用活性表面将芯片向下安装到一个两面设置有粘贴膜的支承部上，并且紧接着进行上模制（über moldet）。通过这一措施出现了一种塑料片形状的，优选地晶片形状的所谓复合晶片或者重新配置的晶片（Reconstitued Wafer），芯片埋入在晶片形状中。然后将这种塑料片和支承部分离，这样芯片的接头就外露出。然后可进行再布线。为了进行再布线可使用通常的薄层技术和材料。紧接着将复合晶片的连接通道，也叫做连接触点，设置一些焊接凸起。借助锯将元件和复合晶片分割开。
DE 10 2007 020 656 A1公开了一种具有半导体芯片的工件，以及用于制造这种工件的方法。这种制造方法包括下述步骤：即提供至少两个具有一个第一主表面和一个第二主表面的半导体芯片，由第一主表面将半导体芯片放置在支承部的上侧面上，将导电层放置在第二主表面的区域中，并且将浇注材料涂覆到导电层上。
发明内容
根据本发明的用于制造按照权利要求1所述的半导体元件的方法和通过此方法可得的按照权利要求9所述的半导体元件提供了一种可极端微型化的芯片包封。这种芯片包封具有这样的优点，即敏感的芯片表面直接在模制之后已得到保护，防止环境影响和污染。此外，它们还提供了一种替代需要净化室工艺的薄膜技术的成本有利的替代方案。同时还能以简单的方式产生通到埋入的芯片的介质通路。
本发明是以这样的认识为依据的，即可以简单的方式保护敏感的芯片表面，其做法是将导电薄膜设置到暂时应装配半导体芯片的支承部上，并且将具有活性表面的半导体芯片向下，也就是朝着导电薄膜方向，借助一个结构化的粘贴层粘贴到导电的薄膜上。通过使用结构化的粘贴层这一措施呆使连接通道或者芯片的敏感区域没有粘合剂。对粘合到导电薄膜上的芯片进行上模制。然后将具有上模制的芯片的导电薄膜和支承部分开。芯片的没有模制物质的活性表面完全用导电薄膜盖住，这样，在这一阶段芯片表面就没有被弄脏的危险。在这方面“粘贴”的概念应叫作材料连接。
在和支承部分开之后就产生了用于连接导电薄膜和半导体芯片的连接触点的接触，并且在半导体元件割分开之前紧接对导电的薄膜进行结构化。
在从属权利要求中有本发明的相应主题的一些有利的改进方案和改进措施。
在本发明的一个优选的实施形式中，借助一个粘贴层将导电薄膜固定在支承部上。这个粘贴层是一种无残留物且可分开的粘贴层。其中，可通过热，或者当使用的是透明的支承部时可通过紫外线照射使粘贴层分开。
用于将半导体芯片固定在导电薄膜上的结构化的粘贴层可以设置到导电的薄膜上或者涂覆到晶片复合物中的半导体芯片上，也就是在芯片分割开之前。所谓的涂覆粘合剂是一种并行法。这种方法和串行分配粘合剂方法相比要快得多，因此成本更为有利。
可借助丝网印刷办法对粘贴层进行结构化。也可以例如通过使用可光结构化的粘合剂首先涂覆粘合剂并且紧接着进行结构化。在芯片固定在能导电的薄膜之前一定要将导电薄膜和芯片表面之间的粘合层进行结构化，这样就可取消例如借助激光机对粘合剂进行事后的结构化。这种激光包含有伤害半导体芯片的危险。关于印制导线的结构化可以使用印制电路板技术已公开的蚀刻技术方法。
粘接层的结构化有多个目的。其一防止芯片的连接通道有胶粘剂。这样，在后面就可更加容易地使导电薄膜和连接通道的通孔敷镀（Durchkontaktierung）。另一方面可使半导体芯片的敏感区域外露。
附图说明
在附图中示出了本发明的一些实施例，在下述说明中对它们进行更加详细的说明。
图1：生产根据本发明的元件的一个实施形式的第一阶段的横截面图。
图2：生产根据本发明的元件的实施形式的第二阶段的横截面图。
图3：生产根据本发明的元件的实施形式的第三阶段的横截面图。
图4：生产根据本发明的元件的实施形式的第四阶段的横截面图。
图5：生产根据本发明的元件的实施形式的第五阶段的横截面图。
具体实施方式
在这些图中相同的附图标记表示相同的部件，或者表示功能相同的部件。
图1示出了根据本发明的一个优选的实施例的制造方法的第一工序阶段的横截面图。
根据本发明的这个优选的实施例首先将粘接层12涂覆到支承板10上。如此地设置这个粘接层12，即它可无残留物地拆开。图1示出了一个具有已涂覆的粘接层12的支承板10。
图2示出了根据本发明的一个优选的实施例的制造方法的第二工序阶段的横截面图。
根据这个优选的实施例借助粘接层12将铜薄膜14固定在支承板10上。支承板10优选地具有晶片形状，但是也可以加工成另一些形式。
在下一步骤中将一个粘接层16涂覆在半导体晶片上，并且合适地进行结构化。为此胶粘剂优选地是可光结构化的。例如也可代替地借助丝网印刷涂覆胶粘剂。这个胶粘剂是如此地结构化的，即连接通道和位于晶片上的芯片的敏感区域无胶粘剂。紧接着将半导体晶片分割成单个的半导体芯片。
作为将胶粘剂涂覆到半导体晶片上的一种替代办法也可将胶粘剂涂覆到铜膜14上。
图3示出了根据本发明的一个优选的实施例的制造方法的第三工序阶段的横截面图。
在分割开之后借助结构化的粘接层16将半导体芯片18和20如此地粘贴到铜膜14上，即它们的包含有连接通道22的表面朝薄膜14方向显露出来，但是它们并不电接触。在图3中可以看到两个芯片18和20。它们借助结构化的粘接层16粘贴在固定在支承部上的薄膜14上。在本实例中涉及的是不同的芯片，它们是来自不同的晶片，它们两个是按照根据本发明的方法制备的。芯片18是一种专用的集成电路（ASIC）。芯片20是一种具有敏感区域24的传感器。按照这种方式模块的所属的芯片已在重新配置的晶片中彼此组合设置。当然，采用根据本发明的方法也可产生只具有一种芯片的重新配置的晶片。
在粘贴到铜膜14上之后用模制物质26对芯片18和20进行上模制。这可借助压缩（Kompression）-模制，片状（Sheet）模制或者转移（Transfer）模制方法进行。其中，模制方法的选择和加工形式的选择可彼此灵活地协调进行。
图4示出了根据本发明的一个优选的实施例的制造方法的一个第四工序阶段的横截面图。
图4示出了和支承板10分开后的重新配置的晶片。现在芯片18和20已埋入到模制物质26中，并且在下侧面被铜膜14盖住。
图5示出了根据本发明的一个优选的实施例的制造方法的第五工序阶段的横截面图。
在重新配置的晶片和支承部10分开后的铜膜14的区域—在这些区域中需要到芯片18和20的连接通道22的通孔敷镀28—被打开，这优选地可通过光刻技术和腐蚀方法实现，并且借助到通道的通孔敷镀28实现和导电连接。紧接着对铜薄膜14进行结构化，为的是产生印制导线连接或者外部通道，以及为介质通路控出敏感区域24。此外，金属面还设置一个合适的例如可钎焊的表面，并且其余的区域，例如用停焊漆进行钝化。按照用途在结构化的铜通道上设置焊料球30，也称作球。或者将其用作LGA接头。最后沿着图5所示的虚线将重新配置的晶片分割成单个的元件。这个可通过锯、激光、水枪切割或者类似的已公开的技术进行。
根据本发明的这个优选的实施例的半导体元件是一种具有ASIC—芯片18和传感器芯片20的传感器模块，所述芯片埋入到模制物质26中，并且借助结构化的铜膜14彼此导电连接。此外，芯片18和20通过结构化的且导电的薄膜14和焊料球30连接。
本发明可特别有利地适用于用于终端耗电子应用产品，例如移动电话、个人数字助理（Personal Digital Assistant（PDA））、膝上电脑等的多功能传感器模块。在这些应用产品中需要有成本有利的包封，同时也需要极端微型化的结构尺寸。然而，本发明当然并不局限于用于传感器芯片，而是原则上讲本发明可用于任意的半导体芯片。

Claims (12)

1.用于制造半导体元件的方法，具有下述步骤：
- 将导电薄膜（14）固定在支承部（10）上；
- 在使用结构化的粘贴层（16）的情况下将半导体芯片粘贴到导电薄膜（14）上，其中将所述结构化的粘贴层（16）结构化的方式为，使至少半导体芯片的连接触点（22）没有所述结构化的粘贴层（16），并且其中半导体芯片的具有连接触点（22）的活性表面设置在芯片的面朝薄膜（14）的一侧；
- 用模制材料（26）对粘贴到导电薄膜（14）上的芯片进行上模制，其中通过所述结构化的粘贴层（16）至少半导体芯片的连接触点（22）没有模制物质（26）；
- 将具有上模制的芯片的导电薄膜（14）和支承部（10）分开。
2.按照权利要求1所述的方法，其中，导电薄膜（14）是金属膜。
3.按照权利要求1或2所述的方法，其中，导电薄膜（14）借助另一粘贴层（12）固定在支承部（10）上。
4.按照权利要求1或2所述的方法，其中，在分割芯片之前将具有半导体芯片的晶片配设所述结构化的粘贴层（16）。
5.按照权利要求1或2所述的方法，其中，在和支承部（10）分开之后产生用于连接导电薄膜（14）和半导体芯片的连接触点（22）的触点接通（28）。
6.按照权利要求5所述的方法，其中，在产生触点接通（22）之后将导电薄膜（14）结构化。
7.按照权利要求6所述的方法，其中，在导电薄膜（14）结构化之后将半导体元件分割开。
8.按照权利要求2所述的方法，其中，所述导电薄膜（14）是铜膜。
9.按照权利要求1至8中任一项所述方法制成的半导体元件，具有：
- 至少一个第一半导体芯片（20），且该第一半导体芯片具有带连接触点（22）的活性表面；
- 模制包封（26），在模制包封时将所述至少一个第一半导体芯片（20）埋入到模制物质中，从而至少空出连接触点（22）；
- 用于连接触点（22）和所述至少一个第一半导体芯片（20）接触的线路；
其特征在于，
线路包括结构化的导电薄膜（14），并且借助至少部分地覆盖活性表面的结构化的粘贴层（16）固定在所述至少一个第一半导体芯片（20）上，其中，将所述结构化的粘贴层（16）结构化的方式为，使至少第一半导体芯片（20）的连接触点（22）没有所述结构化的粘贴层（16）。
10.按照权利要求9所述的半导体元件，其特征在于，第一半导体芯片是传感器。
11.按照权利要求9或10所述的半导体元件，其特征在于，所述结构化的粘贴层（16）具有用于传感器的敏感区域（24）的空隙。
12.按照权利要求9或10所述的半导体元件，其特征在于，在模制包封（26）中设置至少一个第二半导体芯片（18），该第二半导体芯片借助结构化的导电薄膜（14）和第一半导体芯片（20）电连接。
CN201110144113.5A 2010-06-01 2011-05-31 半导体元件的制造方法和相应的半导体元件 Expired - Fee Related CN102270589B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102010029550.7 2010-06-01
DE102010029550.7A DE102010029550B4 (de) 2010-06-01 2010-06-01 Verfahren zur Herstellung von Halbleiter-Bauelementen

Publications (2)

Publication Number Publication Date
CN102270589A CN102270589A (zh) 2011-12-07
CN102270589B true CN102270589B (zh) 2016-11-02

Family

ID=44924766

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110144113.5A Expired - Fee Related CN102270589B (zh) 2010-06-01 2011-05-31 半导体元件的制造方法和相应的半导体元件

Country Status (5)

Country Link
US (1) US8759988B2 (zh)
CN (1) CN102270589B (zh)
DE (1) DE102010029550B4 (zh)
FR (1) FR2960701B1 (zh)
TW (1) TWI575622B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230894B2 (en) 2012-05-02 2016-01-05 Infineon Technologies Ag Methods for manufacturing a chip package
US9385075B2 (en) 2012-10-26 2016-07-05 Infineon Technologies Ag Glass carrier with embedded semiconductor device and metal layers on the top surface
US10872832B2 (en) 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
DE102018200140A1 (de) * 2018-01-08 2019-07-11 Robert Bosch Gmbh Umweltsensor, Umweltsensorzwischenprodukt und Verfahren zum Herstellen einer Vielzahl von Umweltsensoren
CN113436979B (zh) * 2021-06-15 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法
CN113611616B (zh) * 2021-07-29 2023-12-26 矽磐微电子(重庆)有限公司 半导体封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1620725A (zh) * 2000-07-21 2005-05-25 纳诺皮尔斯技术公司 电气元件组件和制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304362B2 (en) * 2002-05-20 2007-12-04 Stmicroelectronics, Inc. Molded integrated circuit package with exposed active area
DE102007020656B4 (de) * 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US8696917B2 (en) * 2009-02-09 2014-04-15 Edwards Lifesciences Corporation Analyte sensor and fabrication methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1620725A (zh) * 2000-07-21 2005-05-25 纳诺皮尔斯技术公司 电气元件组件和制造方法

Also Published As

Publication number Publication date
TWI575622B (zh) 2017-03-21
TW201201298A (en) 2012-01-01
FR2960701B1 (fr) 2016-12-16
US20110291301A1 (en) 2011-12-01
FR2960701A1 (fr) 2011-12-02
DE102010029550B4 (de) 2019-08-22
DE102010029550A1 (de) 2011-12-01
CN102270589A (zh) 2011-12-07
US8759988B2 (en) 2014-06-24

Similar Documents

Publication Publication Date Title
CN102270589B (zh) 半导体元件的制造方法和相应的半导体元件
CN101356633B (zh) 半导体裸片的封装方法以及通过该方法形成的裸片封装
US8664538B2 (en) Terminal-integrated metal base package module and terminal-integrated metal base packaging method
US20090127682A1 (en) Chip package structure and method of fabricating the same
JP6125486B2 (ja) 小型ｓｍｄダイオードパッケージおよびその製造プロセス
CN100539054C (zh) 芯片封装结构及其制作方法
CN100568498C (zh) 半导体器件及其制造方法
CN100527412C (zh) 电子电路模块及其制造方法
EP2733727B1 (en) Packaging method of quad flat non-leaded package
KR101085185B1 (ko) 회로 기판 구조, 패키징 구조 및 이들의 제조 방법
US20110316133A1 (en) Integrated circuit package system with package stand-off and method of manufacture thereof
CN105489565A (zh) 嵌埋元件的封装结构及其制法
JP4945682B2 (ja) 半導体記憶装置およびその製造方法
US9474162B2 (en) Circuit substrate and method of manufacturing same
KR100850213B1 (ko) 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
KR20080074468A (ko) 초음파를 이용한 반도체 칩의 표면실장방법
CN104769712A (zh) 包括嵌入式控制器裸芯的半导体器件和其制造方法
JP2007134618A5 (zh)
CN101378023B (zh) 半导体封装件及其制法
KR101674536B1 (ko) 리드프레임을 이용한 회로 기판의 제조 방법
KR20090123684A (ko) 플립 칩 패키지의 제조 방법
CN103824820A (zh) 引线框区域阵列封装技术
JP5587464B2 (ja) 半導体装置の製造方法
KR101148954B1 (ko) 회로 보드 구조, 패키징 구조 및 이들을 만드는 방법
JP2010238994A (ja) 半導体モジュールおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161102

Termination date: 20210531