DE102010029550A1 - Verfahren zur Herstellung von Halbleiter-Bauelementen und entsprechendes Halbleiter-Bauelement - Google Patents

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Abstract

Die vorliegende Erfindung schafft ein Verfahren zum Herstellen von Halbleiterbauelementen und ein durch ein solches Verfahren erhältliches Bauelement. Das Verfahren umfasst folgende Schritte: Fixieren einer leitfähigen Folie (14) auf einem Träger (10); Aufkleben von Halbleiterchips (18, 20) auf die leitfähige Folie (14) unter Verwendung einer Kleberschicht (16), wobei Anschlusskontakte (22) aufweisende aktive Oberflächen der Halbleiterchips (18, 20) sich auf der der Folie (14) zugehörenden Seite der Chips (18, 20) befinden; Übermolden der auf die leitfähige Folie (14) aufgeklebten Chips (18, 20) mit einer Moldmasse (26); und Lösen der leitfähigen Folie (14) mit den übermoldeten Chips (18, 20) vom Träger (10). Dabei ist die Klebeschicht (16) derart strukturiert, dass zumindest Anschlusskontakte (22) der Halbleiterchips (18, 20) frei von der Klebeschicht (16) sind und frei von der Moldmasse (26) gehalten werden.

Description

  • Stand der Technik
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen von Halbleiter-Bauelementen und ein durch ein solches Verfahren erhältliches Halbleiter-Bauelement.
  • In der Endverbraucherelektronik (Consumer Electronics; CE) werden mikroelektronische Bauelemente (Integrated Circuits; IC) für das First-Level-Package in der Regel auf einem Leadframe (Quad Flat Pack No Lead; QFN) oder Laminatsubstrat (Leadless Grid Array; LGA oder Ball Grid Array; BGA) nebeneinander oder übereinander angeordnet und mittels Drahtbonden oder Flip-Chip-Techniken kontaktiert. Nach der Chipmontage werden das Leadframe oder das Laminatsubstrat mit Moldmasse, auch Pressmasse genannt, umspritzt und mittels Sägen vereinzelt. Diese Anordnungen werden in einem Reflow-Lötverfahren auf die Second-Level-Leiterplatte aufgelötet.
  • Die so genannten ”Leadless”-Gehäuse, wie z. B. LGA oder QFN, lösen die konventionellen Gehäuse mit Beinchen, wie Small Outline Integrated Circuit (SOIC) oder Plastic Leaded Chip Carrier (PLCC), zunehmend ab.
  • Bei der LGA-Technik handelt es sich um einen seriellen Packaging-Prozess aus Die-Attach, Drahtbonden und Molden, auch Spritzpressen genannt. Außerdem wird vergleichsweise viel Platz im Package für die Drahtbondverbindungen benötigt. Im Zuge der fortschreitenden Minituarisierung werden für Anwendungen der Mikroelektronik neue Packaging-Ansätze verfolgt. In so genannten ”Embedded Wafer Level Ball Grid Array”-Verfahren werden die Chips in einem ”Pick and Place”-Prozess mit der aktiven Oberfläche nach unten auf einen mit einer zweiseitigen Klebefolie versehenen Träger bestückt und anschließend übermoldet. Dadurch entsteht ein so genannter Verbundwafer oder rekonfigurierter Wafer (Reconstitued Wafer) in Gestalt einer Kunststoffscheibe, vorzugsweise in Waferform, in welcher die Chips eingebettet sind. Diese Kunststoffscheibe wird dann vom Träger entfernt, wodurch Anschlüsse der Chips offen liegen. Damit kann dann eine Umverdrahtung durchgeführt werden. Zur Umverdrahtung kommen die üblichen Dünnschichttechnologien und Materialien zum Einsatz. Die Anschlusspads, auch Anschlusskontakte genannt, des Verbundwafers werden anschließend mit Lotbumps versehen. Die Bauelemente werden aus dem Verbundwafer mittels Sägen vereinzelt.
  • Die DE 10 2007 020 656 A1 offenbart ein Werkstück mit Halbleiterchips und ein Verfahren zum Herstellen eines solchen Werkstücks. Das Herstellungsverfahren umfasst die Schritte des Bereitstellens von mindestens zwei Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, das Platzieren der Halbleiterchips mit ihren ersten Hauptoberflächen auf der Oberseite einer Trägerplatte, das Aufbringen einer elektrisch leitenden Schicht auf Bereiche der zweiten Hauptoberflächen und das Aufbringen einer Vergussmasse auf die elektrisch leitende Schicht.
  • Vorteile der Erfindung
  • Das erfindungsgemäße Verfahren zum Herstellen von Halbleiter-Bauelementen nach Anspruch 1 und das durch ein solches Verfahren erhältliche Halbleiter-Bauelement nach Anspruch 9 stellen eine extrem miniaturisierbare Chipverpackung bereit, die den Vorteil hat, dass die empfindlichen Chipoberflächen direkt nach dem Molden bereits vor Umwelteinflüssen und Kontamination geschützt sind. Außerdem bieten sie eine kostengünstige Alternative zu der Reinraumtechnologien erfordernden Dünnfilmtechnik. Gleichzeitig besteht die Möglichkeit, auf einfache Weise einen Medienzugang zu eingebetteten Chips herzustellen.
  • Der Erfindung liegt die Erkenntnis zugrunde, dass die empfindlichen Chipoberflächen auf einfache Weise geschützt werden können, indem eine leitfähige Folie auf den Träger, der temporär mit den Halbleiterchips bestückt werden soll, aufgebracht wird, und die Halbleiterchips mit der aktiven Oberfläche nach unten, das heißt zur leitfähigen Folie hingewandt, mittels einer strukturierten Klebeschicht auf die leitfähige Folie aufgeklebt werden. Dadurch, dass eine strukturierte Klebeschicht verwendet wird, können Anschlusspads oder sensitive Bereiche der Chips von Klebstoff freigehalten werden. Die auf die leitfähige Folie aufgeklebten Chips werden übermoldet. Danach wird die leitfähige Folie mit den übermoldeten Chips vom Träger gelöst. Die von Moldmasse freie aktive Oberfläche der Chips ist vollständig mit der leitfähigen Folie bedeckt, so dass keine Gefahr besteht, dass die Chipoberfläche in diesem Stadium verschmutzt wird. Der Begriff ”Kleben” soll in diesem Zusammenhang eine stoffflüssige Verbindung bezeichnen.
  • Vorzugsweise werden nach dem Lösen vom Träger Kontaktierungen zur Verbindung der leitfähigen Folie mit den Anschlusskontakten der Halbleiterchips hergestellt und die leitfähige Folie wird anschließend strukturiert, bevor die Halbleiter-Bauelemente vereinzelt werden.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Bei einer bevorzugten Ausführungsform der Erfindung wird die leitfähige Folie mittels einer Klebeschicht auf dem Träger fixiert. Bei der Klebeschicht handelt es sich um eine rückstandsfrei ablösbare Klebeschicht. Das Ablösen der Klebeschicht kann dabei thermisch oder, wenn ein transparenter Träger verwendet wird, durch UV-Bestrahlung erfolgen.
  • Die strukturierte Klebeschicht zum Befestigen der Halbleiterchips auf der leitfähigen Folie kann auf die leitfähige Folie oder auf die Halbleiterchips im Waferverbund, das heißt bevor die Chips vereinzelt werden, aufgebracht werden. Bei dem Auftragen von Klebstoff handelt es sich also um ein paralleles Verfahren, das gegenüber dem sequenziellen Dispensen von Klebstoff wesentlich schneller und damit kostengünstiger ist.
  • Das strukturierte Aufbringen der Klebeschicht kann mittels Siebdruck erfolgen. Es ist auch möglich, beispielsweise durch die Verwendung fotostrukturierbarer Klebstoffe, den Klebstoff erst aufzubringen und anschließend zu strukturieren. Jedenfalls ist die Klebeschicht zwischen leitfähiger Folie und Chipoberfläche strukturiert, bevor Chips auf der leitfähigen Folie befestigt werden, so dass eine nachträgliche Strukturierung des Klebstoffes, beispielsweise mittels Laser, welcher die Gefahr einer Beschädigung der Halbleiterchips in sich birgt, entfallen kann. Für die Strukturierung der Leiterbahnen können aus der Leiterplattentechnologie bekannte Lithographieverfahren verwendet werden.
  • Die Strukturierung der Klebeschicht verfolgt mehrere Ziele. Zum einen werden die Anschlusspads der Chips von Klebstoff freigehalten. Damit ist es später einfacher, Durchkontaktierungen von der leitfähigen Folie zu den Anschlusspads zu erzeugen. Zum Anderen können sensitive Bereiche des Halbleiterchips offengehalten werden.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1 ein erstes Stadium der Herstellung einer Ausführungsform eines erfindungsgemäßen Bauelements in Querschnittsansicht;
  • 2 ein zweites Stadium der Herstellung der Ausführungsform eines erfindungsgemäßen Bauelements in Querschnittsansicht;
  • 3 ein drittes Stadium der Herstellung der Ausführungsform eines erfindungsgemäßen Bauelements in Querschnittsansicht;
  • 4 ein viertes Stadium der Herstellung der Ausführungsform eines erfindungsgemäßen Bauelements in Querschnittsansicht; und
  • 5 ein fünftes Stadium der Herstellung der Ausführungsform eines erfindungsgemäßen Bauelements in Querschnittsansicht.
  • Ausführungsformen der Erfindung
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
  • 1 ist eine Querschnittsansicht eines ersten Prozessstadiums eines Herstellungsverfahrens gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung wird zuerst eine Klebeschicht 12 auf einer Trägerplatte 10 aufgebracht. Die Klebeschicht 12 ist so beschaffen, dass sie rückstandsfrei ablösbar ist. 1 zeigt die Trägerplatte 10 mit aufgebrachter Klebeschicht 12.
  • 2 ist eine Querschnittsansicht eines zweiten Prozessstadiums des Herstellungsverfahrens gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
  • Gemäß dem bevorzugten Ausführungsbeispiel wird eine Kupferfolie 14 mittels der Klebeschicht 12 auf der Trägerplatte 10 fixiert. Die Trägerplatte 10 hat vorzugsweise Waferform, kann aber auch in anderen Formaten verarbeitet werden.
  • In einem nächsten Schritt wird eine Kleberschicht 16 auf einem Halbleiterwafer aufgebracht und geeignet strukturiert. Dazu ist der Klebstoff vorzugsweise fotostrukturierbar. Alternativ dazu ist es beispielsweise auch möglich, den Klebstoff mittels Siebdruck aufzubringen. Der Klebstoff wird so strukturiert, dass Anschlusspads und sensitive Bereiche der auf dem Wafer befindlichen Chips von Klebstoff freigehalten werden. Anschließend wird der Halbleiterwafer in einzelne Halbleiterchips vereinzelt.
  • Als Alternative zum Aufbringen des Klebstoffs auf dem Halbleiterwafer ist es auch möglich, den Klebstoff auf die Kupferfolie 14 aufzubringen.
  • 3 ist eine Querschnittsansicht eines dritten Prozessstadiums des Herstellungsverfahrens gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
  • Nach dem Vereinzeln werden Halbleiterchips 18 und 20 mittels der strukturierten Klebeschicht 16 so auf die Kupferfolie 14 aufgeklebt, dass ihre Anschlusspads 22 enthaltenden Oberflächen zur Folie 14 hin zeigen, diese aber nicht elektrisch kontaktieren. In 3 sind zwei Chips 18 und 20 zu sehen, die mittels der strukturierten Klebeschicht 16 auf der auf dem Träger befestigten Folie 14 aufgeklebt wurden. Es handelt sich bei vorliegendem Beispiel um unterschiedliche Chips, die von verschiedenen Wafern kommen, die beide gemäß dem erfindungsgemäßen Verfahren präpariert wurden. Bei dem Chip 18 handelt es sich um einen anwendungsspezifischen integrierten Schaltkreis (ASIC). Bei dem Chip 20 handelt es sich um einen Sensor mit einem sensitiven Bereich 24. Auf diese Weise werden zusammengehörige Chips eines Moduls bereits im rekonfigurierten Wafer in Kombination miteinander angeordnet. Jedoch lassen sich mit dem erfindungsgemäßen Verfahren selbstverständlich auch rekonfigurierte Wafer mit nur einer Sorte von Chips herstellen.
  • Nach dem Aufkleben auf die Kupferfolie 14 werden die Chips 18 und 20 mit Moldmasse 26 übermoldet. Dies kann mittels eines Kompressions-, Sheet- oder Transfermoldverfahrens geschehen. Die Auswahl des Moldverfahrens und die Wahl des Verarbeitungsformats sind dabei flexibel aufeinander abstimmbar.
  • 4 ist eine Querschnittsansicht eines vierten Prozessstadiums des Herstellungsverfahrens gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
  • 4 zeigt den rekonfigurierten Wafer nach dem Trennen von der Trägerplatte 10. Die Chips 18 und 20 sind nun in die Moldmasse 26 eingebettet und an der Unterseite von der Kupferfolie 14 bedeckt.
  • 5 ist eine Querschnittsansicht eines fünften Prozessstadiums des Herstellungsverfahrens gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.
  • Nach Ablösen des rekonfigurierten Wafers von der Trägerplatte 10 werden die Bereiche der Kupferfolie 14, in denen eine Durchkontaktierung 28 zu den Anschlusspads 22 der Chips 18 und 20 notwendig ist, geöffnet, was bevorzugt durch Lithographie und Ätzen geschieht, und leitende Verbindungen mittels der Durchkontaktierungen 28 zu den Pads hergestellt. Anschließend erfolgt eine Strukturierung der Kupferfolie 14, um Leiterbahnverbindungen oder externe Pads zu fertigen, sowie sensitive Bereiche 24 für den Medienzugang freizustellen. Die Metallfläche wird außerdem noch mit einer geeigneten, beispielsweise lötfähigen, Oberfläche versehen und die übrigen Bereiche werden passiviert, beispielsweise mit Lötstoplack. Je nach Anwendung können die strukturierten Kupferpads mit Lotkugeln 30, auch Balls genannt, versehen oder als LGA-Anschlüsse eingesetzt werden. Abschließend wird der rekonfigurierte Wafer entlang der in 5 eingezeichneten gestrichelten Linien in einzelne Elemente zerteilt. Dies kann durch Sägen, Laseranwendung, Wasserstrahlschneiden oder ähnliche bekannte Techniken geschehen.
  • Bei dem Halbleiter-Bauelement gemäß dem bevorzugten Ausführungsbeispiel der Erfindung handelt es sich um ein Sensormodul mit einem ASIC-Chip 18 und einem Sensorchip 20, die in Moldmasse 26 eingebettet und mittels der strukturierten Kupferfolie 14 elektrisch leitend miteinander verbunden sind. Die Chips 18 und 20 sind außerdem über die strukturierte leitfähige Folie 14 mit Lotkugeln 30 verbunden.
  • Die vorliegende Erfindung lässt sich besonders vorteilhaft für Multifunktions-Sensormodule für Endverbraucher-Elektronikanwendungen beispielsweise Mobilfunkanwendungen, Personal Digital Assistent (PDA), Laptops, etc., einsetzen, bei denen eine kostengünstige Verpackung mit zugleich extrem miniaturisierter Baugröße erforderlich ist. Allerdings ist die Erfindung selbstverständlich nicht auf Sensorchips beschränkt, sondern prinzipiell auf beliebige Halbleiterchips anwendbar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102007020656 A1 [0005]

Claims (12)

  1. Verfahren zum Herstellen von Halbleiter-Bauelementen mit folgenden Schritten: Fixieren einer leitfähigen Folie (14) auf einem Träger (10); Aufkleben von Halbleiterchips (18, 20) auf die leitfähige Folie (14) unter Verwendung einer Klebeschicht (16), wobei Anschlusskontakte (22) aufweisende aktive Oberflächen der Halbleiterchips (18, 20) sich auf der der Folie (14) zugewandten Seite der Chips (18, 20) befinden; Übermolden der auf die leitfähige Folie (14) aufgeklebten Chips mit einer Moldmasse (26); und Lösen der leitfähigen Folie (14) mit den übermoldeten Chips (18, 20) vom Träger (10); dadurch gekennzeichnet, dass die Klebeschicht (16) derart strukturiert ist, dass zumindest Anschlusskontakte (22) der Halbleiterchips (18, 20) frei von der Klebeschicht (16) sind und frei von der Moldmasse (26) gehalten werden.
  2. Verfahren nach Anspruch 1, wobei es sich bei der leitfähigen Folie (14) um eine Metallfolie, insbesondere eine Kupferfolie handelt.
  3. Verfahren nach Anspruch 1 oder 2, wobei die leitfähige Folie (14) mittels einer Klebeschicht (12) auf dem Träger (10) fixiert wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die leitfähige Folie (14) mit der strukturierten Klebeschicht (16) versehen wird.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei ein die Halbleiterchips aufweisender Wafer vor einer Vereinzelung der Chips mit der strukturierten Klebeschicht (16) versehen wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Lösen vom Träger (10) Kontaktierungen (28) zur Verbindung der leitfähigen Folie (14) mit den Anschlusskontakten (22) der Halbleiterchips (18, 20) hergestellt werden.
  7. Verfahren nach Anspruch 6, wobei die leitfähige Folie (14) nach Herstellung der Kontaktierungen (22) strukturiert wird.
  8. Verfahren nach Anspruch 7, wobei die Halbleiter-Bauelemente nach dem Strukturieren der leitfähigen Folie (14) vereinzelt werden.
  9. Halbleiter-Bauelement mit: mindestens einem Halbleiterchip (18, 20) mit einer Anschlusskontakte (22) aufweisenden aktiven Oberfläche; einer Moldverpackung (26), bei der der mindestens eine Halbleiterchip (18, 20) so in Moldmasse eingebettet ist, dass zumindest die Anschlusskontakte (22) ausgespart sind; und einer Verdrahtung zur Kontaktierung der Anschlusskontakte (22) des mindestens einen Halbleiterchips (18, 20); dadurch gekennzeichnet, dass die Verdrahtung eine strukturierte leitfähige Folie (14) umfasst und mittels einer die aktive Oberfläche zumindest teilweise bedeckenden strukturierten Klebeschicht (16) an dem mindestens einen Halbleiterchip (18, 20) befestigt ist, wobei die Klebeschicht (16) so strukturiert ist, dass zumindest Anschlusskontakte (22) der Halbleiterchips (18, 20) frei von der Klebeschicht (16) sind.
  10. Halbleiter-Bauelement nach Anspruch 9, dadurch gekennzeichnet, dass es sich bei dem Halbleiterchip um einen Sensor (20) handelt.
  11. Halbleiter-Bauelement nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die strukturierte Klebeschicht (16) Aussparungen für sensitive Bereiche (24) des Sensors (20) aufweist.
  12. Halbleiter-Bauelement nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass in der Moldverpackung (26) mindestens ein weiterer Halbleiterchip (18) vorgesehen ist, der mittels der strukturierten leitfähigen Folie (14) mit dem Halbleiterchip (20) elektrisch verbunden ist.
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