DE102013111540B4 - Höckergehäuse und Verfahren zu seiner Herstellung - Google Patents

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    • H01L2224/13617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
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    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/27003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the layer preform
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
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    • H01L2224/29601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/29617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29618—Zinc [Zn] as principal constituent
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/296—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29639—Silver [Ag] as principal constituent
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    • H01L2224/29638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29644—Gold [Au] as principal constituent
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Abstract

Halbleitergehäuse, welches Folgendes umfasst:einen ersten Halbleiterchip (50) mit einer ersten Kontaktstelle (310) auf einer ersten Hauptfläche,einen ersten Höcker (110), der auf der ersten Kontaktstelle (310) angeordnet ist, undeine erste Lötschicht (120), die auf Seitenwänden des ersten Höckers (110) angeordnet ist,einen zweiten Höcker (210), der auf einer zweiten Kontaktstelle (320) des ersten Halbleiterchips (50) angeordnet ist, wobei die zweite Kontaktstelle (320) auf einer zweiten Hauptfläche entgegengesetzt zur ersten Hauptfläche angeordnet ist, undeine zweite Lötschicht (220), die auf Seitenwänden des zweiten Höckers (210) angeordnet ist;wobei der erste Höcker (110) ein ferromagnetisches Material (130) aufweist und wobei der zweite Höcker (210) ein nicht magnetisches Material (230) aufweist.

Description

  • Die vorliegende Erfindung betrifft allgemein das Verpacken von Halbleitern und insbesondere ein Höckergehäuse und Verfahren zu seiner Herstellung.
  • Halbleitervorrichtungen werden in vielen elektronischen und anderen Anwendungen verwendet. Halbleitervorrichtungen können integrierte Schaltungen umfassen, die auf Halbleiterwafern gebildet werden. Alternativ können Halbleitervorrichtungen als monolithische Vorrichtungen, beispielsweise diskrete Vorrichtungen, gebildet werden. Halbleitervorrichtungen werden durch Aufbringen vieler Typen von Dünnfilmen aus einem Material über den Halbleiterwafern, Strukturieren der Dünnfilme aus dem Material, Dotieren selektiver Gebiete der Halbleiterwafer usw. auf Halbleiterwafern gebildet.
  • In einem herkömmlichen Halbleiterherstellungsprozess wird eine große Anzahl von Halbleitervorrichtungen in einem einzigen Wafer hergestellt. Nach Abschluss von Herstellungsprozessen auf der Vorrichtungsebene und der Zwischenverbindungsebene werden die Halbleitervorrichtungen auf dem Wafer getrennt. Beispielsweise kann der Wafer vereinzelt werden. Während der Vereinzelung wird der Wafer mechanisch und/oder chemisch behandelt, und die Halbleitervorrichtungen werden physikalisch getrennt, um individuelle Einzelchips zu bilden. Die individuellen Einzelchips werden dann gemäß Gehäusespezifikationen verpackt. Beispiele von Gehäuseentwürfen umfassen dünne kleine zuleitungslose Gehäuse, eingebettete Kugelgitteranordnungsgehäuse auf der Waferebene und andere.
  • Aus Dokument JP H01 - 201 930 A dem Dokument JP H07 - 66 208 A und dem Dokument US 3 986 255 A ist jeweils ein Halbleitergehäuse bekannt, aufweisend: einen ersten Halbleiterchip mit einer ersten Kontaktstelle auf einer ersten Hauptfläche und einen ersten Höcker, der auf der ersten Kontaktstelle angeordnet ist. Der erste Höcker weist eine erste Lötschicht auf.
  • Aus Dokument US 2010 / 0 233 856 A1 und Dokument US 2011 / 0 186 982 A1 ist jeweils ein Halbleiterelement bekannt, das eine erste Kontaktstelle auf einer ersten Seite und eine zweite Kontaktstelle auf einer der ersten Seite gegenüberliegenden zweiten Seite aufweist, wobei auf der ersten Kontaktstelle und der zweiten Kontaktstelle jeweils ein Höcker angeordnet ist.
  • Aus dem Dokument JP 2004 - 14 811 A ist ein Wafer bekannt, welcher erste Kontaktstellen auf einer ersten Seiter und zweite Kontaktstelle auf einer der ersten Seite gegenüberliegenden zweiten Seite aufweist, wobei magnetischen Anschlüsse auf der ersten Kontaktstelle angeordnet sind und nicht magnetischen Anschlüsse der auf der zweiten Kontaktstelle angeordnet sind.
  • Diese und andere Probleme werden im Allgemeinen gelöst oder umgangen, und technische Vorteile werden im Allgemeinen durch der Erläuterung dienende Ausführungsformen der vorliegenden Erfindung erreicht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleitergehäuse einen Halbleiterchip mit einer Kontaktstelle auf einer Hauptfläche, einen Höcker (auch bezeichnet als Bump), der auf der Kontaktstelle angeordnet ist, und eine Lötschicht, die auf Seitenwänden des Höckers angeordnet ist, einen zweiten Höcker, der auf einer zweiten Kontaktstelle des ersten Halbleiterchips angeordnet ist, wobei die zweite Kontaktstelle auf einer zweiten Hauptfläche entgegengesetzt zur ersten Hauptfläche angeordnet ist, und eine zweite Lötschicht, die auf Seitenwänden des zweiten Höckers angeordnet ist; wobei der erste Höcker ein ferromagnetisches Material aufweist und wobei der zweite Höcker ein nicht magnetisches Material aufweist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Bilden eines Halbleitergehäuses das Bilden mehrerer Chips in einem Substrat, wobei das Substrat mehrere erste Kontakte auf einer ersten Hauptfläche und mehrere zweite Kontakte auf einer zweiten Hauptfläche aufweist, das Bereitstellen eines ersten Höckerrahmens, der mehrere erste Höcker umfasst, wobei die mehreren ersten Höcker ferromagnetische Materialien aufweisen, und wobei eine ersten Lötschicht über allen vier Seitenwänden der mehreren ersten Höcker angeordnet ist, das Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des Substrats, das Bereitstellen eines zweiten Höckerrahmens, der mehrere zweite Höcker umfasst, wobei die mehreren zweiten Höcker nicht magnetische Materialien aufweisen, und wobei eine zweite Lötschicht auf den Seitenwänden des zweiten Höckers angeordnet ist, und das Anbringen des zweiten Höckerrahmens an der zweiten Hauptfläche des Substrats.. Das Substrat wird zur Bildung individueller Einheiten vereinzelt.
  • In einer Ausgestaltung kann die erste Lötschicht auf allen vier Seitenwänden und einer oberen Fläche des ersten Höckers angeordnet sein. In noch einer Ausgestaltung kann wobei das ferromagnetische Material Nickel, Kobalt, Chrom und/oder Eisen umfassen. In noch einer Ausgestaltung kann die erste Lötschicht Gold, Silber, Platin, Zinn, Nickel, Zinn-Blei und/oder Zinklegierungen umfassen. In noch einer Ausgestaltung kann der erste Halbleiterchip einen diskreten vertikalen Transistor umfassen. In noch einer Ausgestaltung kann das Gehäuse ferner eine Verkapselung umfassen, die um den ersten Halbleiterchip herum angeordnet ist. In noch einer Ausgestaltung kann das nicht magnetische Material Kupfer, Silber und/oder Gold umfassen. In noch einer Ausgestaltung kann das Gehäuse ferner umfassen: eine Verkapselung, die um den ersten Halbleiterchip angeordnet ist, und einen zweiten Halbleiterchip, der in der Verkapselung in der Nähe des ersten Halbleiterchips angeordnet ist, wobei der zweite Halbleiterchip eine dritte Kontaktstelle auf der ersten Hauptfläche und eine vierte Kontaktstelle auf der zweiten Hauptfläche umfasst. In noch einer Ausgestaltung kann das Gehäuse ferner umfassen: einen dritten Höcker, der auf der dritten Kontaktstelle angeordnet ist, eine dritte Lötschicht, die auf Seitenwänden des dritten Höckers angeordnet ist, einen vierten Höcker, der auf der vierten Kontaktstelle angeordnet ist, und eine vierte Lötschicht, die auf Seitenwänden des vierten Höckers angeordnet ist. In noch einer Ausgestaltung kann die dritte Lötschicht auf allen vier Seitenwänden und einer oberen Fläche des dritten Höckers angeordnet sein und die vierte Lötschicht kann auf allen vier Seitenwänden und einer oberen Fläche des vierten Höckers angeordnet sein.
  • In einer Ausgestaltung kann das Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des Substrats umfassen: Bilden einer Lötverbindung zwischen den mehreren ersten Höckern und den mehreren ersten Kontakten auf der ersten Hauptfläche. In noch einer Ausgestaltung kann das Vereinzeln des Substrats das Nassätzen des Substrats umfassen. In noch einer Ausgestaltung kann das Verfahren ferner das Anbringen der individuellen Einheiten an einem Band unter Verwendung einer magnetischen Zuführvorrichtung umfassen.
  • In verschiedenen Ausführungsformen wird ein Verfahren zum Bilden eines Halbleitergehäuses bereitgestellt, welches folgende Schritte umfasst: Bilden eines rekonstituierten Wafers, der mehrere Chips umfasst, wobei der rekonstituierte Wafer mehrere erste Kontakte auf einer ersten Hauptfläche und mehrere zweite Kontakte auf einer zweiten Hauptfläche aufweist, Bereitstellen eines ersten Höckerrahmens, welcher mehrere erste Höcker umfasst, wobei eine ersten Lötschicht über allen vier Seitenwänden der mehreren ersten Höcker angeordnet ist, Bereitstellen eines zweiten Höckerrahmens, welcher mehrere zweite Höcker umfasst, wobei eine zweite Lötschicht auf Seitenwänden des zweiten Höckers angeordnet ist, Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des rekonstituierten Wafers, Anbringen des zweiten Höckerrahmens an der zweiten Hauptfläche des rekonstituierten Wafers und Vereinzeln des rekonstituierten Wafers zum Bilden individueller Einheiten.
  • In einer Ausgestaltung können die mehreren ersten Höcker ferromagnetische Materialien umfassen und die mehreren zweiten Höcker können nicht magnetische Materialien umfassen. In noch einer Ausgestaltung kann das Anbringen des ersten 1Höckerrahmens an der ersten Hauptfläche des rekonstituierten Wafers umfassen: Bilden einer Lötverbindung zwischen den mehreren ersten Höckern und den mehreren ersten Kontakten auf der ersten Hauptfläche.
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Zusammenhang mit der anliegenden Zeichnung Bezug genommen. Es zeigen:
    • 1, welche die 1A - 1C umfasst, ein Halbleitergehäuse gemäß einer Ausführungsform der Erfindung, wobei 1A eine Schnittansicht zeigt und die 1B und IC Schnitt-Draufsichten zeigen,
    • 2, welche die 2A - 2D umfasst, die Bildung eines ersten Höckerrahmens gemäß einer Ausführungsform der Erfindung,
    • 3, welche die 3A - 3D umfasst, die Bildung eines zweiten Höckerrahmens gemäß einer Ausführungsform der Erfindung,
    • 4 eine Halbleitervorrichtung nach der Herstellung gemäß Ausführungsformen der Erfindung,
    • 5 einen Positionierungsprozess während der Herstellung des Halbleitergehäuses gemäß einer Ausführungsform der Erfindung,
    • 6 eine Schnittansicht eines Halbleitergehäuses während der Anbringung der Höcker am Substrat gemäß Ausführungsformen der Erfindung,
    • 7 eine Schnittansicht eines Halbleitergehäuses nach dem Entfernen der Bandschicht von den Höckerrahmen gemäß Ausführungsformen der Erfindung,
    • 8 eine Schnittansicht eines Halbleitergehäuses nach der Vereinzelung gemäß Ausführungsformen der Erfindung,
    • 9 mehrere Halbleiterchips, die über einem Band und einer Rolle verpackt werden, gemäß einer Ausführungsform der Erfindung,
    • 10 eine Schnittansicht einer Halbleitervorrichtung nach dem Bilden eines rekonstituierten Wafers, der mehrere Chips umfasst, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung,
    • 11 eine Schnittansicht einer Halbleitervorrichtung nach dem Anbringen eines ersten Höckerrahmens und eines zweiten Höckerrahmens am rekonstituierten Wafer gemäß einer alternativen Ausführungsform der vorliegenden Erfindung,
    • 12 eine Schnittansicht einer Halbleitervorrichtung nach dem Vereinzeln des rekonstituierten Wafers mit den angebrachten Höckerrahmen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung,
    • 13 ein Halbleitergehäuse, bei dem die Höcker die Umverteilungsschicht nicht vollständig bedecken, gemäß einer weiteren alternativen Ausführungsform der vorliegenden Erfindung,
    • 14 eine weitere alternative Ausführungsform, wobei jedes Halbleitergehäuse einen in ein isolierendes Material eingebetteten Einzelchip umfasst, und
    • 15 eine weitere alternative Ausführungsform, wobei die Höcker Nuten aufweisen, um die Lötverbindungsfläche zu verbessern.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren betreffen im Allgemeinen entsprechende Teile, sofern nichts anderes angegeben wird. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sie sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • DETAILLIERTE BESCHREIBUNG DER ERLÄUTERUNG DIENENDER AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung verschiedener Ausführungsformen werden nachstehend detailliert erörtert. Es ist jedoch zu verstehen, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Zusammenhänge verwirklicht werden können. Die spezifischen erörterten Ausführungsformen sollen lediglich spezifische Arten zur Herstellung und Verwendung der Erfindung erläutern und den Schutzumfang der Erfindung nicht einschränken.
  • Eine strukturelle Ausführungsform der vorliegenden Erfindung wird unter Verwendung von 1 beschrieben. Weitere strukturelle Ausführungsformen werden unter Verwendung der 12 - 15 beschrieben. Ein Verfahren zum Bilden einer Halbleitervorrichtung wird unter Verwendung der 2 - 9 beschrieben. Alternative Ausführungsformen zum Bilden der Halbleitervorrichtung werden unter Verwendung der 10 - 12, 13, 14 und 15 beschrieben.
  • 1, welche die 1A - 1C umfasst, zeigt ein Halbleitergehäuse gemäß einer Ausführungsform der Erfindung. 1A zeigt eine Schnittansicht, und die 1B und 1C zeigen Schnitt-Draufsichten.
  • Mit Bezug auf 1A sei bemerkt, dass ein Halbleiterchip 50 eine erste Kontaktstelle 310 auf einer ersten Hauptfläche und eine zweite Kontaktstelle 320 auf einer entgegengesetzten zweiten Hauptfläche umfasst. Der Halbleiterchip 50 kann gemäß einer oder mehreren Ausführungsformen einen diskreten Halbleiterchip umfassen. Alternativ kann der Halbleiterchip 50 gemäß einigen Ausführungsformen einen integrierten Schaltungschip umfassen. Gemäß einer oder mehreren Ausführungsformen kann der Halbleiterchip 50 eine diskrete Vorrichtung in der Art einer Diode, eines Transistors, eines Thyristors, eines Kondensators, eines Induktors und anderer umfassen. Gemäß verschiedenen Ausführungsformen kann der Halbleiterchip 50 eine Leistungshalbleitervorrichtung umfassen, die gemäß einer Ausführungsform eine diskrete Vorrichtung sein kann. Gemäß einer Ausführungsform kann der Halbleiterchip 50 eine Vorrichtung mit zwei Anschlüssen in der Art einer PIN-Diode oder einer Schottky-Diode umfassen. Gemäß einer oder mehreren Ausführungsformen ist der Halbleiterchip 50 eine Vorrichtung mit drei Anschlüssen in der Art eines Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistors (MISFET), eines Sperrschicht-Feldeffekttransistors (JFET), eines Bipolar-Feldeffekttransistors (BJT), eines Bipolartransistors mit isoliertem Gate (IGBT) oder eines Thyristors.
  • Die erste Kontaktstelle 310 und die zweite Kontaktstelle 320 können Kontaktflecke umfassen, die dafür ausgelegt sind, Lötkontakte mit dem Halbleiterchip 50 zu bilden. Ein erster Höcker 110 ist über der ersten Kontaktstelle 310 des Halbleiterchips 50 angeordnet, während ein zweiter Höcker 210 über der zweiten Kontaktstelle 320 angeordnet ist. Der erste Höcker 110 und der zweite Höcker 210 können gemäß verschiedenen Ausführungsformen die gleiche Querschnittsabmessung aufweisen wie der Halbleiterchip 50. Alternativ können der erste Höcker 110 und der zweite Höcker 210 eine Querschnittsabmessung aufweisen, die kleiner ist als die Querschnittsabmessung des Halbleiterchips 50, jedoch größer als die entsprechende erste Kontaktstelle 310 oder die zweite Kontaktstelle 320.
  • Wie in den 1A und 1B dargestellt ist, umfasst der erste Höcker 110 ein erstes Höckermaterial 130 und eine erste Lötschicht 120, die um das erste Höckermaterial 130 angeordnet ist. Gemäß einer oder mehreren Ausführungsformen ist die erste Lötschicht 120 auf allen vier Seitenwänden des ersten Höckermaterials 130 angeordnet. Ferner kann die erste Lötschicht 120 gemäß einigen Ausführungsformen auf einer oberen Fläche des ersten Höckermaterials 130 angeordnet sein, so dass alle fünf Flächen des ersten Höckers 110 durch die erste Lötschicht 120 bedeckt sind.
  • Ähnlich umfasst der zweite Höcker 210 ein zweites Höckermaterial 230 mit einer zweiten Lötschicht 220, die über dem zweiten Höckermaterial 230 angeordnet ist. Die zweite Lötschicht 220 kann alle vier Seitenwände des zweiten Höckermaterials 230 bedecken. Ähnlich der ersten Lötschicht 120 kann die zweite Lötschicht 220 alle fünf Flächen des zweiten Höckermaterials 230 bedecken.
  • Wie in den 1B und 1C dargestellt ist, können gemäß einer Ausführungsform die erste Kontaktstelle 310 und die zweite Kontaktstelle 320 eine kreisförmige oder ovale Form aufweisen. Gemäß einer anderen Ausführungsform können die erste Kontaktstelle 310 und die zweite Kontaktstelle 320 eine quadratische oder rechteckige Form aufweisen. Gemäß alternativen Ausführungsformen können die erste Kontaktstelle 310 und die zweite Kontaktstelle 320 andere geeignete Formen aufweisen.
  • Gemäß verschiedenen Ausführungsformen kann das erste Höckermaterial 130 ein vom zweiten Höckermaterial 230 verschiedenes Material umfassen. Gemäß verschiedenen Ausführungsformen umfasst das erste Höckermaterial 130 ein ferromagnetisches Material, während das zweite Höckermaterial 230 ein nicht ferromagnetisches Material oder ein nicht magnetisches Material umfasst. Alternativ umfasst das erste Höckermaterial 130 ein nicht ferromagnetisches Material oder ein nicht magnetisches Material, während das zweite Höckermaterial 230 ein ferromagnetisches Material umfasst. Gemäß einer oder mehreren Ausführungsformen umfasst das ferromagnetische Material des ersten Höckermaterials 130 (oder des zweiten Höckermaterials 230) Nickel. Gemäß alternativen Ausführungsformen umfasst das ferromagnetische Material Eisen, Chrom, Kobalt und andere. Die ferromagnetischen Materialien und die anderen Materialien, die in den verschiedenen Ausführungsformen der vorliegenden Erfindung offenbart werden, können reine Metalle, Legierungen und Verbindungen sein. Reine Metalle, wie reines Kupfer, können gemäß verschiedenen Ausführungsformen Spurenverunreinigungen aufweisen.
  • Gemäß verschiedenen Ausführungsformen umfasst die erste Lötschicht 120 ein Material, das ein lötbares Material bildet oder alternativ mit einem Lot bondet. Daher kann die erste Lötschicht 120 ein Lötverbindung mit einem Lot bilden und beispielsweise an einer Leiterplatte angebracht werden. Gemäß einer oder mehreren Ausführungsformen umfasst die erste Lötschicht 120 ein Material, das mit dem ersten Höckermaterial 130 zur Bildung eines lötfähigen Materials gemischt werden kann. Ähnlich kann die zweite Lötschicht 220 ein Material umfassen, das ein lötbares Material bildet. Gemäß verschiedenen Ausführungsformen können die erste Lötschicht 120 und die zweite Lötschicht 220 Gold, Silber, Platin und andere umfassen. Gemäß verschiedenen Ausführungsformen können die erste Lötschicht 120 und die zweite Lötschicht 220 Zinn (Sn), Zinn-Blei (SnPb), Nickel und Legierungen, wie Zinnlegierungen, Zinklegierungen und andere, umfassen.
  • Ausführungsformen der vorliegenden Erfindung können viele Vorteile herkömmlicher Gehäuseentwürfe haben. Beispielsweise können Ausführungsformen der vorliegenden Erfindung eine automatische optische Inspektion ermöglichen, weil die unter Verwendung von Ausführungsformen der Erfindung gebildeten Lötverbindungen von außen sichtbar sind.
  • Ausführungsformen der Erfindung verbessern den Lötverbindungsbereich durch Bereitstellen von fünf Flächen (mindestens vier) für das Verbinden. Ferner sind alle Flächen lötbar, wodurch jegliche Anforderung beseitigt wird, die Chips in einer bestimmten Richtung auszurichten. Ferner bieten Ausführungsformen der vorliegenden Erfindung eine große Flexibilität, indem sie Flexibilität beim Auswählen der Lötmaterialien (beispielsweise des Materials der ersten Lötschicht 120 und von anderen) ermöglichen.
  • Ausführungsformen der Erfindung bieten die Möglichkeit, die Polarität des Kontaktflecks durch die Verwendung einer Farbcodierung zu identifizieren. Beispielsweise kann die Farbe der ersten Lötschicht 120 von der Farbe der zweiten Lötschicht 220 verschieden sein. Gemäß einer Ausführungsform kann die erste Lötschicht 120 eine goldene Farbe durch die Verwendung von Gold haben, während die zweite Lötschicht 220 eine Silberfarbe durch die Verwendung von Silber haben kann.
  • Ausführungsformen der Erfindung ermöglichen infolge der selektiven Verwendung ferromagnetischer Materialien auf einer Seite die Handhabung von unverpackten Chips. Zusätzlich legen Ausführungsformen der Erfindung keine Grenzen für das Skalieren auf. Daher können Gehäuse, die viel kleiner sind als aktuelle Entwürfe, ohne eine erhebliche Änderung der Kostenstruktur gebildet werden.
  • Die 2 - 9 zeigen eine Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß Ausführungsformen der Erfindung.
  • Gemäß verschiedenen Ausführungsformen können drei getrennte Komponenten, beispielsweise in parallelen oder in verschiedenen Einrichtungen, hergestellt werden. Zwei individuelle Höckerrahmen und ein Substrat, welches den Halbleiterchip umfasst, können hergestellt werden. Alternativ können die Höckerrahmen direkt über der Vorderseite und der Rückseite des Substrats aufgebracht werden.
  • 2, welche die 2A - 2D umfasst, zeigt die Bildung eines ersten Höckerrahmens gemäß einer Ausführungsform der Erfindung. 3, welche die 3A - 3D umfasst, zeigt die Bildung eines zweiten Höckerrahmens gemäß einer Ausführungsform der Erfindung.
  • Mit Bezug auf die 2A und 3A kann ein erstes Höckermaterial 130 über einem ersten Träger 10 angeordnet werden, und es kann ähnlich ein zweites Höckermaterial 230 über einem zweiten Träger 20 angeordnet werden. Als nächstes sei mit Bezug auf 2B bemerkt, dass das erste Höckermaterial 130 strukturiert werden kann, um erste Höcker 110 zu bilden. Gemäß einer Ausführungsform kann das erste Höckermaterial 130 durch Nassätzen nach einem lithographischen Prozess strukturiert werden. Alternativ können andere Techniken verwendet werden, um die strukturierte Höckerrahmenstruktur zu bilden. Ähnlich kann das zweite Höckermaterial 230 strukturiert werden, um zweite Höcker 210 zu bilden (3B).
  • Mit Bezug auf 2C sei bemerkt, dass die erste Lötschicht 120 über dem ersten Höckermaterial 130 gebildet wird. Gemäß einer oder mehreren Ausführungsformen wird die erste Lötschicht 120 aufgalvanisiert. Gemäß alternativen Ausführungsformen kann die erste Lötschicht 120 unter Verwendung anderer Techniken aufgebracht werden, wobei die erste Lötschicht 120 beispielsweise gemäß einer Ausführungsform auf das erste Höckermaterial 130 gesputtert werden kann. Ähnlich wird die zweite Lötschicht 220 über dem zweiten Höckermaterial 230 gebildet (3C).
  • Wie als nächstes in 2D dargestellt ist, wird der erste Höckerrahmen 105 vom ersten Träger 10 entfernt und auf einem ersten Band 100 angeordnet. Insbesondere wird der erste Höckerrahmen 105 umgedreht, so dass das erste Höckermaterial 130 vom ersten Band 100 weg zeigt. Ähnlich wird der zweite Höckerrahmen 205 vom zweiten Träger 20 entfernt und auf einem zweiten Band 200 angeordnet.
  • 4 zeigt eine Halbleitervorrichtung nach der Herstellung gemäß Ausführungsformen der Erfindung.
  • 4 kann ein Wafer nach Abschluss aller Verarbeitungen gemäß einer oder mehreren Ausführungsformen sein. Wie in 4 dargestellt ist, wird ein Substrat 300 gebildet, das mehrere Kontakte umfasst. Das Substrat 300 umfasst mehrere Halbleiterchips 50, wie in der Schnittansicht aus 4 dargestellt ist. Das Substrat 300 umfasst eine erste Hauptfläche mit mehreren ersten Kontaktstellen 310 und eine entgegengesetzte zweite Hauptfläche mit mehreren zweiten Kontaktstellen 320.
  • 5 zeigt einen Positionierungsprozess während der Herstellung des Halbleitergehäuses gemäß einer Ausführungsform der Erfindung.
  • Der erste Höckerrahmen 105 wird invertiert, so dass das erste Höckermaterial 130 der ersten Hauptfläche des Substrats 300 zugewandt ist. Insbesondere ist jede der mehreren ersten Kontaktstellen 310 einem ersten Höcker 110 des ersten Höckerrahmens 105 zugewandt. Ähnlich ist jede der mehreren zweiten Kontaktstellen 320 einem zweiten Höcker 210 des zweiten Höckerrahmens 205 zugewandt.
  • 6 zeigt eine Schnittansicht eines Halbleitergehäuses während der Anbringung der Höcker am Substrat gemäß Ausführungsformen der Erfindung.
  • Mit Bezug auf 6 sei bemerkt, dass die ersten Höcker 110 an einer oberen Fläche 301 des Substrats 300 angebracht werden, während die zweiten Höcker 210 an einer unteren Fläche 302 des Substrats 300 angebracht werden. Gemäß verschiedenen Ausführungsformen werden die ersten Höcker 110 durch die Anwendung von Druck und/oder Wärme am Substrat 300 angebracht. Beispielsweise kann das erste Band 100 komprimiert werden, um den Druck an der Grenzfläche zwischen dem ersten Höckermaterial 130 und den ersten Kontaktstellen 310 zu erhöhen. Die ersten Kontaktstellen 310 und das erste Höckermaterial 130 umfassen gemäß verschiedenen Ausführungsformen ein lötbares Material. Beispielsweise kann das Material der ersten Kontaktstellen 310 gemäß einer oder mehreren Ausführungsformen mit dem ersten Höckermaterial 130 kombiniert werden, um eine eutektische Festlösung zu bilden.
  • Ähnlich können gemäß einer anderen Ausführungsform das Material der zweiten Kontaktstellen 320 und das zweite Höckermaterial 230 kombiniert werden, um eine andere eutektische Festlösung zu bilden. Daher können das Substrat 300 und die ersten Höcker 110 erwärmt werden, um eine Lötverbindung zwischen den ersten Höckern 110 und den ersten Kontaktstellen 310 zu bilden. Gemäß verschiedenen Ausführungsformen können das Substrat 300 und der erste Höckerrahmen 105 auf über 100 °C erwärmt werden. Gemäß alternativen Ausführungsformen können das Substrat 300 und der erste Höckerrahmen 105 auf etwa 100 °C bis etwa 400 °C erwärmt werden. Gemäß weiteren alternativen Ausführungsformen können das Substrat 300 und der erste Höckerrahmen 105 auf etwa 250 °C bis etwa 350 °C erwärmt werden. Gemäß weiteren alternativen Ausführungsformen können das Substrat 300 und der erste Höckerrahmen 105, beispielsweise in einem Silbersinterprozess, auf etwa 150 °C bis etwa 250 °C erwärmt werden. Alternativ kann gemäß einigen Ausführungsformen ein Ultraschallverbindungsprozess verwendet werden, wobei ein Reibungsbonden verwendet werden kann.
  • Ähnlich werden die zweiten Höcker 210 durch das Anwenden von Druck und/oder Wärme am Substrat 300 angebracht. Beispielsweise kann das zweite Band 200 komprimiert werden, um den Druck an der Grenzfläche zwischen dem zweiten Höckermaterial 230 und den zweiten Kontaktstellen 320 zu erhöhen. Ferner können das Substrat 300 und die zweiten Höcker 210, beispielsweise wie vorstehend mit Bezug auf das Verbinden des ersten Höckerrahmens 105 beschrieben, erwärmt werden, um eine Lötverbindung zwischen den zweiten Höckern 210 und den zweiten Kontaktstellen 320 zu bilden. Gemäß verschiedenen Ausführungsformen kann Druck gleichzeitig auf das erste Band 100 und das zweite Band 200 ausgeübt werden.
  • Gemäß verschiedenen Ausführungsformen können der erste Höckerrahmen 105, das Substrat 300 und der zweite Höckerrahmen 205 gleichzeitig aneinander gebondet werden. Gemäß alternativen Ausführungsformen können der erste Höckerrahmen 105, das Substrat 300 und der zweite Höckerrahmen 205 sequenziell gebondet werden.
  • 7 zeigt eine Schnittansicht eines Halbleitergehäuses nach dem Entfernen der Bandschicht von den Höckerrahmen gemäß Ausführungsformen der Erfindung.
  • Mit Bezug auf 7 sei bemerkt, dass die erste Bandschicht 100 und die zweite Bandschicht 200 entfernt werden. Auf diese Weise werden die erste Lötschicht 120 und die zweite Lötschicht 220 auf den oberen Flächen des ersten Höckers 110 und des zweiten Höckers 210 freigelegt.
  • 8 zeigt eine Schnittansicht eines Halbleitergehäuses nach der Vereinzelung gemäß Ausführungsformen der Erfindung.
  • Das Substrat 300 kann durch die Vereinzelungskanäle vereinzelt werden, welche durch die unterbrochenen Linien dargestellt sind. Vor dem Vereinzeln kann das Substrat 300 mit den Halbleitergehäusen gemäß einer oder mehreren Ausführungsformen auf einer Folie angeordnet werden. Alternativ können die Halbleitergehäuse nach dem Vereinzeln auf einer Folie angeordnet werden, wie in 9 beschrieben ist. Gemäß einer Ausführungsform kann die Vereinzelung mechanisch, beispielsweise unter Verwendung eines Schleifrads, ausgeführt werden. Gemäß einer alternativen Ausführungsform kann die Vereinzelung chemisch, beispielsweise unter Verwendung eines anisotropen Ätzprozesses, ausgeführt werden. Gemäß einer weiteren Ausführungsform kann die Vereinzelung unter Verwendung eines Laserprozesses ausgeführt werden. Gemäß verschiedenen Ausführungsformen kann die Vereinzelung unter Verwendung einer Kombination eines mechanischen, eines chemischen und/oder eines Laserprozesses ausgeführt werden. Der erste Höcker 110 und der zweite Höcker 210 verhalten sich als Ätzmaske, welche das darunter liegende Substrat 300 schützt. Auf diese Weise werden nach der Vereinzelung Chips 50 erzeugt, die auch als unverpackte Chips bezeichnet werden, wenn sie in loser Form vorliegen. Die unverpackten Chips 50 können, falls sie erzeugt wurden, anschließend auf verschiedene Arten verpackt werden. Alternativ können die individuellen Chips 50 an dem Band angebracht bleiben, auf dem sie verarbeitet werden.
  • 9 zeigt mehrere Halbleiterchips, die über einem Band und einer Rolle verpackt werden, gemäß einer Ausführungsform der Erfindung.
  • Die vereinzelten Chips 50 können in einen Sortierer in der Art eines Vibrationsschöpfer-Behandlers eingegeben werden. Herkömmlich kann der Vibrationsschöpfer-Behandler weitere Tests ausführen (typischerweise Grundfunktionalitätstests) und die Chips 50 sequenziell an einem Band anbringen.
  • Herkömmlich werden die getrennten Chips einzeln gegriffen und getestet, und die guten (nicht fehlerhaften) Einheiten werden während des Verpackens auf ein Trägerband (oder ein anderes geeignetes Substrat) gesetzt. Allerdings ist ein solcher Prozess zeitaufwendig und kann zum Engpass für die Gesamtproduktion werden.
  • Vorteilhaft kann der Sortierer unter Verwendung von Ausführungsformen der vorliegenden Erfindung wegen der Unterschiede der magnetischen Eigenschaften des ersten Höckers 110 und des zweiten Höckers 210 leicht die Oberseite und die Unterseite des Chips 50 unterscheiden. Ähnlich können gemäß einer anderen Ausführungsform die optischen Unterschiede zwischen dem ersten Höcker 110 und dem zweiten Höcker 210 verwendet werden, um die verschiedenen Kontakte des Chips 50 zu unterscheiden. Demgemäß werden die Chips 50 mit Bezug auf 9 über einer Band- und Rollenschicht 400 angeordnet.
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung kann das Testen vorteilhaft als ein Stapelprozess ausgeführt werden. Falls der Chip 50 vor dem Vereinzeln auf einer Vereinzelungsfolie angeordnet wird, kann das Stapeltesten direkt ausgeführt werden. Alternativ kann das Testen gemäß einer Ausführungsform unter Verwendung eines Stapelprozesses ausgeführt werden, nachdem die Chips 50 am Band angebracht wurden. Mit anderen Worten kann gemäß verschiedenen Ausführungsformen ein Wafertestprozess verwendet werden, statt jeden Chip 50 sequenziell zu testen.
  • Gemäß verschiedenen Ausführungsformen werden die Chips 50 so angeordnet, dass alle ersten Höcker 110 nach oben weisen. Gemäß einer alternativen Ausführungsform können die Chips 50 so angeordnet werden, dass alle zweiten Höcker 210 von der Band- und Rollenschicht 400 fort nach oben weisen. Gemäß verschiedenen Ausführungsformen kann die Anordnung der Chips 50 unter Verwendung eines magnetischen Sortierprozesses erleichtert werden. Gemäß verschiedenen Ausführungsformen sind entweder alle ersten Höcker 110 oder alle zweiten Höcker 210 magnetisch. Gemäß einer Ausführungsform können alle ersten Höcker 110 durch die Verwendung der magnetischen Eigenschaft des ersten Höckers 110 in einer Richtung orientiert werden. Daher kann ein magnetischer Sortierer die Chips 50 unter Verwendung des magnetischen Höckers anheben.
  • Die 10 - 13 zeigen Schnittansichten einer Halbleitervorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Ausführungsformen der vorliegenden Erfindung können auch auf Halbleitergehäuse angewendet werden, die mehr als einen Halbleiterchip umfassen.
  • 10 zeigt eine Schnittansicht einer Halbleitervorrichtung nach der Bildung eines rekonstituierten Wafers mit mehreren Chips gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Mit Bezug auf 10 sei bemerkt, dass ein rekonstituierter Wafer 500, der einen ersten Chip 51, einen zweiten Chip 52 und einen dritten Chip 53 umfasst, gebildet wird. Gemäß verschiedenen Ausführungsformen können der erste Chip 51, der zweite Chip 52 und der dritte Chip 53 unterschiedliche oder gleiche Chiptypen sein und in verschiedenen Prozessen und Einrichtungen hergestellt werden. Beispielsweise können gemäß einer Ausführungsform der erste Chip 51 und der dritte Chip 53 diskrete Leistungshalbleiterchips umfassen, während der zweite Chip 52 einen integrierten Schaltungschip umfassen kann. Gemäß anderen Ausführungsformen umfassen der erste Chip 51, der zweite Chip 52 und der dritte Chip 53 diskrete vertikale Halbleiterchips. Der erste Chip 51, der zweite Chip 52 und der dritte Chip 53 sind in eine Verkapselung 510 eingekapselt, um den rekonstituierten Wafer 500 zu bilden. Gemäß verschiedenen Ausführungsformen sind innerhalb der Verkapselung 510 mehrere erste Chips 51, mehrere zweite Chips 52 und mehrere dritte Chips 53 ausgebildet.
  • 11 zeigt eine Schnittansicht einer Halbleitervorrichtung nach dem Anbringen eines ersten Höckerrahmens und eines zweiten Höckerrahmens am rekonstituierten Wafer gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Gemäß einer oder mehreren Ausführungsformen können vorderseitige und rückseitige Umverteilungsschichten über und unter dem rekonstituierten Wafer 500 gebildet werden. Eine erste Umverteilungsschicht 505 wird über dem rekonstituierten Wafer 500 gebildet. Die ersten Kontaktstellen 310 können durch erste Umverteilungsmetallleitungen 520 gekoppelt werden. Beispielsweise kann ein Kontaktfleck der ersten Kontaktstellen 310 am ersten Chip 51 mit einem anderen Kontaktfleck der ersten Kontaktstellen 310 am zweiten Chip 52 gekoppelt werden. Ähnlich werden die zweiten Kontaktstellen 320 auf der entgegengesetzten Seite des rekonstituierten Wafers 500 durch zweite Umverteilungsmetallleitungen 540 in der zweiten Umverteilungsschicht 515 gekoppelt.
  • Wie zuvor mit Bezug auf 6 beschrieben wurde, wird der erste Höckerrahmen 105 an den ersten Kontaktstellen 310 angebracht, während ein zweiter Höckerrahmen 205 an den zweiten Kontaktstellen 320 angebracht wird. Die ersten Höcker 110 können gemäß verschiedenen Ausführungsformen durch eine Lötverbindung an den ersten Kontaktstellen 310 angebracht werden. Ähnlich können die zweiten Höcker 210 durch eine Lötverbindung an den zweiten Kontaktstellen 320 angebracht werden. Der erste Höckerrahmen 105 und der zweite Höckerrahmen 205 können unter Verwendung von Druck und/oder Wärmeenergie angebracht werden, wie zuvor beschrieben wurde.
  • Femer können die ersten Höcker 110 an mehr als eine der ersten Kontaktstellen 310 gelötet werden. Beispielsweise kann als eine Folge ein Kontaktfleck auf dem ersten Chip 51 durch einen gemeinsamen ersten Höcker 110 mit einem Kontaktfleck auf dem zweiten Chip 52 gekoppelt werden. Ähnlich kann ein Kontaktfleck auf dem dritten Chip 53 mit einem Kontaktfleck auf dem zweiten Chip 52 gekoppelt werden. Demgemäß können der zweite Chip 52 und der dritte Chip 53 durch einen anderen gemeinsamen ersten Höcker 110 gekoppelt werden. Ähnlich können die zweiten Höcker 210 an mehr als eine der zweiten Kontaktstellen 320 gelötet werden.
  • Gemäß verschiedenen Ausführungsformen gewährleistet eine korrekte Positionierung des ersten Höckerrahmens 105 (des zweiten Höckerrahmens 205) über dem rekonstituierten Wafer 500 vorteilhaft die geeignete Positionierung der ersten Höcker 110 (der zweiten Höcker 210).
  • 12 zeigt eine Schnittansicht einer Halbleitervorrichtung nach dem Vereinzeln des rekonstituierten Wafers mit den angebrachten Höckerrahmen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Der rekonstituierte Wafer 500 wird vereinzelt, um ein Halbleitergehäuse zu bilden, das mehrere Chips umfasst. Gemäß verschiedenen Ausführungsformen kann die Vereinzelung unter Verwendung einer Kombination mechanischer, chemischer und/oder Laserprozesse ausgeführt werden. Wie gemäß früheren Ausführungsformen können die ersten Höcker 110 und die zweiten Höcker 210 eine Ätzmaske für den Vereinzelungsprozess bereitstellen, falls er unter Verwendung eines Nassätzens ausgeführt wird. Alternativ kann der rekonstituierte Wafer 500 gemäß einigen Ausführungsformen mechanisch vereinzelt werden. Gemäß weiteren Ausführungsformen kann der rekonstituierte Wafer 500 unter Verwendung eines Laserprozesses in der Art eines Kohlendioxidlaserprozesses oder gemäß einigen Ausführungsformen sogar eines verborgenen Laserprozesses vereinzelt werden.
  • 13 zeigt eine weitere alternative Ausführungsform, bei der die Höcker die Umverteilungsschicht nicht vollständig bedecken.
  • Gemäß dieser Ausführungsform kann der erste Höcker 110 nicht sowohl die erste Kontaktstelle 310 auf dem ersten Chip 51 als auch die erste Kontaktstelle 310 auf dem zweiten Chip 52 bedecken. Vielmehr sind diese Kontaktstellen durch die erste Umverteilungsschicht 505 gekoppelt, welche erste Umverteilungsmetallleitungen 520 aufweist. Ähnlich sind die zweiten Kontaktstellen 320 auf der entgegengesetzten Seite des rekonstituierten Wafers 500 durch zweite Umverteilungsmetallleitungen 540 in der zweiten Umverteilungsschicht 515 gekoppelt.
  • 14 zeigt eine weitere alternative Ausführungsform, gemäß der jedes Halbleitergehäuse anders als die vorstehend mit Bezug auf die 10 - 12 beschriebenen Ausführungsformen einen Einzelchip aufweist. Demgemäß ist der Chip 50 in 14 durch die Verkapselung 510 eingekapselt, während der erste Höcker 110 und der zweite Höcker 210 über und unter dem eingekapselten Chip 50 gebildet sind.
  • 15 zeigt eine weitere alternative Ausführungsform, gemäß der die Höcker Nuten aufweisen, um die Lötverbindungsfläche zu verbessern.
  • Gemäß verschiedenen Ausführungsformen können der erste Höcker 110 und der zweite Höcker 210 Muster in der Art der ersten Nuten 125 oder einer zweiten Nut 225 aufweisen. Gemäß verschiedenen Ausführungsformen können die Nuten oder Muster auf dem ersten Höckermaterial 130 oder dem zweiten Höckermaterial 230 infolge der konformen Natur des für das Aufbringen dieser Lötschichten verwendeten Galvanisierprozesses auf die erste Lötschicht 120 oder die zweite Lötschicht 220 übertragen werden. Diese Muster können verwendet werden, um die Oberfläche des ersten Höckers 110 und/oder des zweiten Höckers 210 zu vergrößern. Als Folge kann das Halbleitergehäuse mit einer besseren Haftung infolge der größeren Lötverbindungsfläche auf eine Leiterplatte gelötet werden.

Claims (15)

  1. Halbleitergehäuse, welches Folgendes umfasst: einen ersten Halbleiterchip (50) mit einer ersten Kontaktstelle (310) auf einer ersten Hauptfläche, einen ersten Höcker (110), der auf der ersten Kontaktstelle (310) angeordnet ist, und eine erste Lötschicht (120), die auf Seitenwänden des ersten Höckers (110) angeordnet ist, einen zweiten Höcker (210), der auf einer zweiten Kontaktstelle (320) des ersten Halbleiterchips (50) angeordnet ist, wobei die zweite Kontaktstelle (320) auf einer zweiten Hauptfläche entgegengesetzt zur ersten Hauptfläche angeordnet ist, und eine zweite Lötschicht (220), die auf Seitenwänden des zweiten Höckers (210) angeordnet ist; wobei der erste Höcker (110) ein ferromagnetisches Material (130) aufweist und wobei der zweite Höcker (210) ein nicht magnetisches Material (230) aufweist.
  2. Gehäuse nach Anspruch 1, wobei die erste Lötschicht (120) auf allen vier Seitenwänden und einer oberen Fläche des ersten Höckers (110) angeordnet ist, und wobei die zweite Lötschicht (220) auf allen vier Seitenwänden und einer oberen Fläche des zweiten Höckers (210) angeordnet ist.
  3. Gehäuse nach Anspruch 1 oder 2, wobei das ferromagnetische Material (130) des ersten Höckers (110) Nickel, Kobalt, Chrom und/oder Eisen umfasst.
  4. Gehäuse nach einem der Ansprüche 1 bis 3, wobei die erste Lötschicht (120) Gold, Silber, Platin, Zinn, Nickel, Zinn-Blei und/oder Zinklegierungen umfasst.
  5. Gehäuse nach einem der Ansprüche 1 bis 4, wobei der erste Halbleiterchip (50) einen diskreten vertikalen Transistor umfasst.
  6. Gehäuse nach einem der Ansprüche 1 bis 5, welches ferner eine Verkapselung umfasst, die um den ersten Halbleiterchip (50) herum angeordnet ist.
  7. Gehäuse nach einem der Ansprüche 1 bis 6, wobei das nicht magnetische Material (230) des zweiten Höckers (210) Kupfer, Silber und/oder Gold umfasst.
  8. Gehäuse nach einem der Ansprüche 6 oder 7, welches ferner umfasst: die Verkapselung, die um den ersten Halbleiterchip (50) angeordnet ist, und einen zweiten Halbleiterchip, der in der Verkapselung in der Nähe des ersten Halbleiterchips (50) angeordnet ist, wobei der zweite Halbleiterchip eine dritte Kontaktstelle auf der ersten Hauptfläche und eine vierte Kontaktstelle auf der zweiten Hauptfläche umfasst.
  9. Gehäuse nach Anspruch 8, welches ferner umfasst: einen dritten Höcker, der auf der dritten Kontaktstelle angeordnet ist, eine dritte Lötschicht, die auf Seitenwänden des dritten Höckers angeordnet ist, einen vierten Höcker, der auf der vierten Kontaktstelle angeordnet ist, und eine vierte Lötschicht, die auf Seitenwänden des vierten Höckers angeordnet ist wobei vorzugsweise die dritte Lötschicht auf allen vier Seitenwänden und einer oberen Fläche des dritten Höckers angeordnet ist und wobei die vierte Lötschicht auf allen vier Seitenwänden und einer oberen Fläche des vierten Höckers angeordnet ist.
  10. Verfahren zur Bildung eines Halbleitergehäuses, wobei das Verfahren folgende Schritte umfasst: Bilden mehrerer Chips (50) in einem Substrat, wobei das Substrat mehrere erste Kontakte auf einer ersten Hauptfläche und mehrere zweite Kontakte auf einer zweiten Hauptfläche aufweist, Bereitstellen eines ersten Höckerrahmens, der mehrere erste Höcker (110) umfasst, wobei die mehreren ersten Höcker (110) ferromagnetische Materialien (130) aufweisen, und wobei eine ersten Lötschicht (120) über allen vier Seitenwänden der mehreren ersten Höcker (110) angeordnet ist, Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des Substrats, Bereitstellen eines zweiten Höckerrahmens, der mehrere zweite Höcker (210) umfasst, wobei die mehreren zweiten Höcker (210) nicht magnetische Materialien (230) aufweisen, und wobei eine zweite Lötschicht (220) auf den Seitenwänden des zweiten Höckers (210) angeordnet ist, Anbringen des zweiten Höckerrahmens an der zweiten Hauptfläche des Substrats, und Vereinzeln des Substrats zum Bilden individueller Einheiten.
  11. Verfahren nach Anspruch 10, wobei das Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des Substrats umfasst: Bilden einer Lötverbindung zwischen den mehreren ersten Höckern (110) und den mehreren ersten Kontakten auf der ersten Hauptfläche.
  12. Verfahren nach einem der Ansprüche 10 oder 11, wobei das Vereinzeln des Substrats das Nassätzen des Substrats umfasst.
  13. Verfahren nach einem der Ansprüche 10 bis 12, welches ferner das Anbringen der individuellen Einheiten an einem Band unter Verwendung einer magnetischen Zuführvorrichtung umfasst.
  14. Verfahren zum Bilden eines Halbleitergehäuses, welches folgende Schritte umfasst: Bilden eines rekonstituierten Wafers, der mehrere Chips (50) umfasst, wobei der rekonstituierte Wafer mehrere erste Kontakte auf einer ersten Hauptfläche und mehrere zweite Kontakte auf einer zweiten Hauptfläche aufweist, Bereitstellen eines ersten Höckerrahmens, welcher mehrere erste Höcker (110) umfasst, wobei eine ersten Lötschicht (120) über allen vier Seitenwänden der mehreren ersten Höcker (110) angeordnet ist, Bereitstellen eines zweiten Höckerrahmens, welcher mehrere zweite Höcker (210) umfasst, wobei eine zweite Lötschicht (220) auf Seitenwänden des zweiten Höckers (210) angeordnet ist, Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des rekonstituierten Wafers, Anbringen des zweiten Höckerrahmens an der zweiten Hauptfläche des rekonstituierten Wafers und Vereinzeln des rekonstituierten Wafers zum Bilden individueller Einheiten, wobei die mehreren ersten Höcker (110) ferromagnetische Materialien (130) umfassen und wobei die mehreren zweiten Höcker (210) nicht magnetische Materialien (230) umfassen.
  15. Verfahren nach Anspruch 14, wobei das Anbringen des ersten Höckerrahmens an der ersten Hauptfläche des rekonstituierten Wafers umfasst: Bilden einer Lötverbindung zwischen den mehreren ersten Höckern (110) und den mehreren ersten Kontakten auf der ersten Hauptfläche.
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