DE102006033701B4 - Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise - Google Patents

Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise Download PDF

Info

Publication number
DE102006033701B4
DE102006033701B4 DE102006033701A DE102006033701A DE102006033701B4 DE 102006033701 B4 DE102006033701 B4 DE 102006033701B4 DE 102006033701 A DE102006033701 A DE 102006033701A DE 102006033701 A DE102006033701 A DE 102006033701A DE 102006033701 B4 DE102006033701 B4 DE 102006033701B4
Authority
DE
Germany
Prior art keywords
sacrificial substrate
semiconductor element
manufacturing
bonding
encapsulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006033701A
Other languages
English (en)
Other versions
DE102006033701A1 (de
Inventor
Dipl.-Ing. Michael (FH) Bauer
Christian Stümpfl
Dipl.-Ing. Ludwig (FH) Heitzer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102006033701A priority Critical patent/DE102006033701B4/de
Priority to US11/780,827 priority patent/US8330260B2/en
Publication of DE102006033701A1 publication Critical patent/DE102006033701A1/de
Application granted granted Critical
Publication of DE102006033701B4 publication Critical patent/DE102006033701B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Abstract

Herstellungsverfahren für ein elektronisches Bauelement, mit den Schritten: – Bereitstellen eines Opfersubstrates (20), – Verankern eines Halbleiterelementes auf dem Opfersubstrat, – Kontaktieren des Halbleiterelementes mit dem Opfersubstrat mit einem Ausbilden von Kontaktierungspunkten (30) auf dem Opfersubstrat, – Ausbilden einer Verkapselung (40) auf der mit dem Halbleiterelement bestückten Oberseite des Opfersubstrates, – Abtragen des Opfersubstrates mit einer Freilegung der Kontaktierungspunkte auf der Unterseite der Verkapselung, wobei als Opfersubstrat (20) ein auf der Oberseite metallisiertes ätz- und ablösbares Papier verwendet wird und das Abtragen des Opfersubstrats mittels eines kombinierten Ätz- und Abweichprozesses erfolgt.

Description

  • Die Erfindung betrifft ein Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise.
  • Elektronische Bauelemente in VQFN- oder QFN-Bauweise sind Bauteile mit einem reduzierten oder fehlenden Leadframe. Die Bezeichnung QFN steht dabei als eine Abkürzung für die englische Bezeichnung „quad flat pack no-lead”. Statt der von herkömmlichen Bauelementgehäusen bekannten Pins (”Beinchen”) weisen derartige Bauelemente kurze Anschlussflächen auf, während das Gehäuse des Bauelementes eine nur oberhalb des Verdrahtungsträgers vorgesehene Verkapselung umfasst.
  • Derartige Bauelemente werden dort eingesetzt, wo eine möglichst platzsparende Gestaltung einer Leiterplatte oder einer vergleichbaren Schaltungsanordnung erforderlich ist. Sie können auch unter gewissen Umständen als ein Ersatz für elektronische Bauteile mit einer so genannten BGA-Konfiguration dienen. Die Bezeichnung BGA ist eine Abkürzung für „ball grid array” und beschreibt eine mit Lötbällen oder Lötkugeln besetzte Kontaktfläche, die auf der Unterseite eines derart gestalteten elektronischen Bauelementes ausgebildet ist.
  • Bauelemente der genannten Art werden durch Aufbringen eines Halbleiterelementes, beispielsweise eines Halbleiterchips, auf einen metallischen Träger hergestellt. Derartige Träger müssen strukturiert sein und verursachen durch ihre Herstellung hohe Kosten. Beim Aufbringen, insbesondere einem Kleben, größerer Chips bilden sich mitunter schlecht leitende Wärmebrücken aus, wodurch derartige Bauelemente sehr anfällig für Überhitzungen sind. Schließlich zeigt das elektronische Bauelement häufig eine schlechte MSL-Performanz mit einem MSL-Wert größer als 2 oder 3 durch eine ungenügende Haftung von Pressmasse und Klebstoff auf der Oberfläche des Leadframes.
  • US 5 869 905 A offenbart ein elektronisches Bauelement, das auf einer Platte gefertigt wird, die nach der Fertigung entfernt wird.
  • Die DE 197 442 66 A1 beschreibt ein Drahtbondierungsverfahren.
  • Die EP 1 328 023 A2 stellt ein Leadframe dar.
  • Die US 2004/0 222 503 A1 offenbart ein Packet mit mehreren Chips.
  • Die US 2005/0 253 286 A1 beschäftigt sich mit einer Harzzusammensetzung zum Einschließen von Halbleitern.
  • Es besteht somit die Aufgabe, ein Herstellungsverfahren für eine kostengünstige Fertigung derartiger VQFN-Bauelemente anzugeben, das insbesondere in einer Großserienfertigung einsetzbar ist.
  • Diese Aufgabe wird mit einem Herstellungsverfahren mit den Merkmalen des Anspruchs 1 gelöst, wobei die nachfolgenden Unteransprüche zweckmäßige bzw. vorteilhafte Ausführungsformen und Varianten des Herstellungsverfahrens umfassen. Das Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise umfasst folgende Verfahrensschritte:
    Als erstes wird ein Opfersubstrat bereitgestellt. Im Anschluss daran wird ein Halbleiterelement, insbesondere ein Halbleiterchip, auf dem Opfersubstrat verankert. Das Halbleiterelement wird mit dem Opfersubstrat kontaktiert, wobei Kontaktierungspunkte auf dem Opfersubstrat ausgebildet werden. Als nächstes wird eine Verkapselung auf der mit dem Halbleiterelement bestückten Oberseite des Opfersubstrates ausgebildet. Das Opfersubstrat wird nach dem Ausbilden der Verkapselung abgetragen, wobei dabei die Kontaktierungspunkte auf der Unterseite der Verkapselung freigelegt werden.
  • Das erfindungsgemäße Herstellungsverfahren beruht somit darauf, die Halbleiterelemente auf einem Opfersubstrat anzuordnen, das nur zeitweilig als Unterlage bzw. Gegenfläche zur Herstellung von Kontaktierungen am Halbleiterelement gebraucht wird und nach der Fertigstellung der Kontaktierungen und der Verkapselung vollständig entfernt (geopfert) wird. Dadurch wird die Unterseite der Verkapselung mit dem nunmehr in der Verkapselung eingeschlossenen Halbleiterelement und den in der Verkapselung eingebetteten Kontaktierungspunkten vollständig freigelegt.
  • Es entfallen somit die aus den bekannten Herstellungsverfahren notwendigen kostenintensiven und kompliziert strukturierten Träger vollkommen, während bei den erfindungsgemäß hergestellten Bauelemente allein schon durch das komplette Fehlen eines konventionellen Trägers die erwähnten Performanzprobleme nicht mehr auftreten. Die so gefertigten Bauelemente weisen darüber hinaus auch einen besonders einfachen Aufbau auf.
  • Zum mechanischen Verankern der Halbleiterelemente auf dem Opfersubstrat wird ein Auflöten bzw. Auflegieren des Halbleiterelementes mit einer vorhergehenden Metallisierung des Opfersubstrates angewandt. Die Verankerung erfüllt dabei im wesentlichen nur den Zweck, das Halbleiterelement genau und gegen Verschiebungen gesichert auf dem Opfersubstrat zu platzieren.
  • Das Opfersubstrat ist ein auf seiner Oberfläche metallisiertes Papier. Ein solcher Werkstoff ist leicht, kostengünstig und besonders gut abtragbar.
  • Zum Kontaktieren des Halbleiterelementes auf dem Opfersubstrat wird zweckmäßigerweise ein Drahtbonden angewendet. Hierzu werden bei einer zweckmäßigen Gestaltung des Bondens auf dem Opfersubstrat außerhalb der Peripherie des Halbleiterelementes eine Reihe von Bondbumps gesetzt und das Bonden zwischen den Bondbumps und Bondpads auf dem Halbleiterelement ausgeführt.
  • Alternativ zur Ausbildung der Bondbumps kann auch ein Reverse-Bonding zwischen Halbleiterelement und Opfersubstrat ausgeführt werden, wobei Nailheads auf dem Opfersubstrat ausgebildet werden. Die Bondbumps bzw. Nailheads dienen dazu, die Kontaktierungspunkte der entstehenden Drahtbondverbindungen auf dem Opfersubstrat hinreichend groß auszubilden, damit diese später auf der freiliegenden Unterseite der Verkapselung eine ausreichende Größe und Ausdehnung aufweisen.
  • Die Bondbumps stellen dabei kleine Erhebungen oder erhabene Punkte mit einer verbreiterten Grundfläche auf der Oberfläche des Opfersubstrates dar. Die Nailheads wiederum entstehen automatisch beim Reverse-Bonding-Prozess, bei dem ein Wedge einen Bond-Zyklus nicht auf dem Substrat, sondern auf dem Halbleiterelement abschließt.
  • Die Verkapselung wird zweckmäßigerweise mittels eines großflächigen Moldprozesses in Form einer Bedeckung mehrerer auf dem Opfersubstrat verankerter und kontaktierter Halbleiterelemente ausgeführt, wobei sich eine zusammenhängende, mehrere Halbleiterelemente überdeckende Pressmasseschicht herausbildet. Ein derartiger Verkapselungsschritt ist unter Bedingungen einer Großserienfertigung besonders zweckmäßig.
  • Das Abtragen des erfindungsgemäßen Opfersubstrates, nämlich metallisiertes ätz- und ablösbares Papier, erfolgt mittels eines kombinierten Ätz- und Abweichprozesses. Der jeweils zweckmäßigste, zum Abtragen des Opfersubstrates verwendete Prozess richtet sich nach den chemisch-physikalischen Eigenschaften des das Opfersubstrat bildenden Materials.
  • Zweckmäßigerweise erfolgt nach dem Abtragen des Opfersubstrates ein Vereinzeln der zusammenhängenden Pressmasseschicht in eine Menge einzelner Bauelemente. Das Vereinzeln kann bei einer ersten Ausführungsform durch Schneiden, insbesondere ein Laserschneiden erfolgen. Bei einer zweiten Ausführungsform erfolgt das Vereinzeln durch Sägen und/oder Trennschleifen. Der jeweils zweckmäßigste Vereinzelungsprozess hängt von der Art des Verkapselungsmaterials bzw. der zu erreichenden Güte der Trennkanten der einzelnen Bauelemente ab.
  • Ein durch das erfindungsgemäße Verfahren hergestelltes elektronisches Bauelement zeichnet sich durch eine substratlose Anordnung aus einem Halbleiterelement, insbesondere einem Halbleiterchip, und einer das Halbleiterelement mindestens auf dessen Oberseite überdeckenden Verkapselung mit einer Reihe von dem Halbleiterelement zur Unterseite der Verkapselung führenden Bonddrähten mit auf der Unterseite der Verkapselung eingebetten Kontaktierungspunkten aus.
  • Das Bauelement besteht demnach ausschließlich aus dem Halbleiterelement und der Verkapselung mit der eingebetten Kontaktierung. Aufwändige Trägermaterialien und Trägergestaltungen entfallen vollkommen. Das Bauteil ist durch den nachhaltig vereinfachten Aufbau besonders flach und platzsparend in Schaltungen einfügbar.
  • Die Kontaktierungspunkte sind bei einer ersten Ausführungsform als in die Verkapselung eingebettete Bonddrahtkugeln ausgebildet. Bei einer zweiten Ausführungsform sind die Kontaktierungspunkte als in die Verkapselung eingebettete Nailheads mit einem in der Verkapselung verborgenen Bonddrahtrest ausgebildet. Beide Ausführunsgformen weisen hinreichend große Kontaktierungspunkte auf.
  • Bei einer zweckmäßigen Erweiterung des elektronischen Bauelementes ist die Unterseite der Verkapselung als ein Ball Grid Array mit auf den Kontaktierungspunkten aufgebrachten Lötbällen ausgebildet. Das elektronische Bauelement kann damit wie ein BGA-Substrat oder ein Bauelement nach BGA-Bauweise verarbeitet und mit einem Leiterplatte kontaktiert werden.
  • Das Herstellungsverfahren und das elektronische Bauelement sollen nachfolgend anhand von Ausführungsbeispielen und Figuren näher erläutert werden. Es werden für gleiche oder gleich wirkende Teile in allen Figuren dieselben Bezugszeichen verwendet.
  • Es zeigt
  • 1 eine beispielhafte Schichtstruktur des elektronischen Bauelementes mit Opfersubstrat und abgetragenem Opfersubstrat in einer Schnittdarstellung,
  • 2 das in 1 gezeigte elektronische Bauelement in einer Ansicht von unten,
  • 3 bis 8 eine Reihe beispielhafter Schritte des erfindungsgemäßen Herstellungsverfahrens in einer Großserienproduktion.
  • 1 zeigt in der oberen Darstellung eine beispielhafte Schichtstruktur des elektronischen Bauelementes vor und nach dem Abtragen des Opfersubstrats. Ein Halbleiterelement 10, beispielsweise ein Halbleiterchip, ist auf dem Opfersubstrat 20 verankert und über eine Reihe von Kontaktierungspunkten 30 mit dessen Oberfläche kontaktiert. Die mit dem Halbleiterelement besetzte Oberfläche des Opfersubstrates sowie die Kontaktierungspunkte liegen unter einer Verkapselung 40.
  • Das Opfersubstrat 20 ist in der unteren Darstellung abgetragen. Die Kontaktierungspunkte 30 liegen nun auf der Unterseite der Verkapselung 40 frei und bilden nun die äußeren Kontaktierungsstellen des fertigen elektronischen Bauelementes in der VQFN-Bauweise.
  • Die Kontaktierungspunkte 30 sind für eine komplikationslose Kontaktierung des elektronischen Bauelementes als Bonddrahtkugeln oder Ballbumps 50 ausgebildet, von denen jeweils ein Bonddraht 51 zum Halbleiterelement 10 verläuft. Die Bonddrahtkugeln bilden dabei eine vergrößerte Grundfläche auf dem Opfersubstrat 20 und somit eine vergrößerte Kontaktfläche auf dem schließlich fertigen Bauelement nach dem Abtragen des Opfersubstrates aus.
  • Die Bonddrähte und Ballbumps bestehen aus dem für Halbleiterkontaktierungen üblichen Material, insbesondere Aluminium, Kupfer, Gold oder den entsprechenden Legierungen. Das Halbleiterelement 10 ist mit den üblichen Mitteln auf dem Opfersubstrat verankert, insbesondere aufgelötet oder auflegiert. Das Opfersubstrat und/oder das Halbleiterelement weisen zu diesem Zweck eine Metallisierung 52 auf.
  • 2 zeigt beispielhaft eine Untersicht des Bauelementes. Zu erkennen ist die Unterseite der Verkapselung 40 mit dem darin eingebetteten Halbleiterelement 10 und den sich auf der Fläche der Verkapselung abzeichnenden Kontaktierungspunkten 30, insbesondere den nun freigelegten Unterseiten der Ballbumps 50. Wie aus der Figur zu ersehen ist, weisen die Kontaktierungspunkte eine zueinander definierte geometrische Lage auf und sind in diesem Beispiel entlang einer im wesentlichen quadratisch verlaufenden Linie angeordnet.
  • Die Unterseite des elektronischen Bauelementes ist bei einer solchen Ausführungsform als ein Ball-Grid-Array (BGA) ausgebildet und kann wie ein BGA-Substrat auf einer Leiterplatte oder einem sonstigen Elementeträger kontaktiert werden.
  • Die 3 bis 8 zeigen beispielhafte Herstellungsschritte des Bauelementes, die insbesondere für eine Großserienfertigung geeignet sind.
  • 3 zeigt einen nicht zur Erfindung gehörenden, beispielhaften Bestückungsprozess des Opfersubstrates 20. In dem hier dargestellten Vergleichsbeispiel handelt es sich um einen Siliziumwafer, der mindestens im Bereich der Verankerungsplätze des Halbleitersubstrates metallisierte Bereiche 52 aufweist. Bei dem Siliziumwafer handelt es sich beispielsweise um einen sogenannten „Dummy”-Wafer, der zur Auffüllung von Beschickungschargen in den Bearbeitungsprozessen zur Erzeugung von Halbleiterchips mitläuft, auf dem aber keine Halbleiterchips erzeugt werden, und der aus dem Produktionsprozess der Chipherstellung als Nebenprodukt anfällt.
  • Ebenso können Wafer zum Einsatz kommen, die als Ausschuss aus anderen Produktionsprozessen ausgesondert wurden bzw. nach einem gewissen Recycling-Prozess wieder in den Produktionsprozess überführt werden. Derartige Opfersubstrate in Form von Silizium-Wafern sind also im Prinzip ohne größeren Kosten- und Herstellungsaufwand verfügbar.
  • Die Metallisierung 52 weist eine Dicke im Bereich von bis zu 3 μm auf und wird zweckmäßigerweise in einem Gasphasenabscheidungsverfahren, insbesondere durch ein Sputtern oder Vakuumaufdampfen unter Verwendung der dazu üblichen Beschichtungsanlagen und -technologien aufgebracht.
  • Bei der Darstellung in 3 läuft ein größeres Opfersubstrat 20 in einer Produktionsanlage durch und wird in regelmäßigen Abständen mit den Halbleiterelementen 10 besetzt. Die Besetzung kann in eindimensionaler Richtung, d. h. entlang eines Streifens, erfolgen. Bevorzugt werden aber zweidimensionale Anordnungen von Halbleiterelementen auf einem einzigen größeren Opfersubstrat verankert werden. Das Besetzen und Verankern erfolgt durch Auflöten oder Auflegieren. Ein Aufkleben ist ebenso möglich.
  • Die auf dem Opfersubstrat 20 verankerten Halbleiterelemente werden nunmehr auf dem Opfersubstrat kontaktiert. Ein Beispiel hierfür zeigt 4. Bei diesem Beispiel werden zunächst in der Umgebung jedes verankerten Halbleiterelementes eine Reihe von Ballbumps oder Bonddrahtkugeln auf dem Opfersubstrat in der für das spätere Bauelement erforderlichen Kontaktgeometrie abgesetzt. Hierzu kann auf ein herkömmliches Wedge- oder Ballbonden zurückgegriffen werden. Die abgesetzten Ballbumps bilden dabei auf dem Opfersubstrat eine Reihe von Kontaktierungspunkten mit vergrößerten Kontaktflächen aus.
  • Anschließend erfolgt ein Bonden zwischen den Ballbumps und dem Halbleiterelement unter Verwendung eines herkömmlichen Wedge- oder Ballbondverfahrens.
  • Anstelle des Setzens der Ballbumps und des danach folgenden Bondens kann auch ein Reverse-Bonden zwischen dem Halbleiterelement und dem Opfersubstrat ausgeführt werden. Bei diesem Bondverfahren werden Nailheads mit Bonddrahtresten auf dem Opfersubstrat erzeugt und gleichzeitig das Halbleiterelement kontaktiert. Unter Hinweis auf die Darstellung in 4 ist anzumerken, dass mehr als zwei Kontaktierungspunkte je Halbleiterelement auf dem Opfersubstrat mit mehr als zwei Bonddrähten erzeugt werden können, wobei die Kontaktierungspunkte beispielsweise gemäß der Darstellung in 2 um die Halbleiterelemente herum verteilt sein können. Die konkrete Anordnung der Halbleiterelemente auf dem Opfersubstrat sowie die effektivste Raumaufteilung und Konzeption der Bondgeometrie wird in Abhängigkeit von dem zu erzeugenden Bauelement geplant.
  • Eine besondere Strukturierung des Opfersubstrates ist dabei nicht notwendig. Die Halbleiterelemente können in einer sehr hohen Dichte auf dem Opfersubstrat platziert werden. Die Pitchabstände können sehr fein realisiert werden und sind frei programmierbar.
  • Der Kontaktierung schließt sich ein Verkapselungsschritt an. Ein erster Teilschritt ist beispielhaft in 5 dargestellt. Im Folgenden wird ein Verkapseln unter Verwendung eines so genannten Moldprozesses, d. h. unter Auftragen einer Pressmasse beschrieben.
  • Die Anordnung der auf dem Opfersubstrat kontaktierten Halbleiterelemente wird mit einer Pressmatrize 61 überdeckt. Die Pressmatrize weist bei einer zweckmäßigen Ausgestaltung eine innere Formgebung auf, die ein späteres Vereinzeln der elektronischen Bauelemente erleichtert. Sie wird nachfolgend mit Pressmasse gefüllt.
  • Nach dem Einfüllen der Pressmasse und dem Entfernen der Pressmatritze ist die Anordnung der kontaktierten Halbleiterelemente auf dem Opfersubstrat flächig mit Pressmasse überdeckt. Diese bildet eine flächige Pressmasseschicht 60 aus, die gegebenenfalls eine Reihe von Sollbruchstellen 62 zum späteren Vereinzeln aufweist.
  • Das Opfersubstrat 10 wird im Anschluss daran abgetragen. Opfersubstrate aus Faserverbundwerkstoffen, insbesondere Papier oder verwandten Werkstoffen, werden in einem kombinierten Ätz- und Abweichprozess abgetragen. Hierzu ist insbesondere die Einwirkung von Heißdampf unter Hinzugabe zellulosezersetzender Chemikalien möglich.
  • Nicht zur Erfindung gehörende Opfersubstrate aus Glaswerkstoffen können unter der Einwirkung von Flusssäure oder dergleichen Verbindungen abgeätzt werden. Wegen den umweltgefährdenden Eigenschaften bzw. der Gefährlichkeit derartiger Chemikalien kann auch ein Abschleifen des Opfersubstrates erfolgen. Das Abschleifen wird entweder durch eine auf dem Opfersubstrat rotierende Schleiffläche oder durch einen Pulverstrahlprozess erreicht. Letzterer bietet den Vorteil einer hohen Abtragungsgeschwindigkeit und einer verschleißarmen und genauen Schleiftechnologie. Opfersubstrate aus Silizium oder Metallen können ebenso abgeschliffen oder abgeätzt werden. Hierzu werden die entsprechenden Chemikalien bzw. Schleiftechniken verwendet.
  • Die genaue Planung und technologische Gestaltung des Abtragens hängt vom Material und der Dicke des Opfersubstrats ab.
  • Als Ergebnis liegt die in 7 dargestellte Pressmasseschicht 60 mit den im Innern eingebetteten Halbleiterelementen und den auf der Unterseite freigelegten Ballbumps 50 vor. Das Gehäuse weist eine Reihe von Sollbruchstellen 62 auf, an denen die Bauelemente anschließend vereinzelt werden.
  • Hierzu wird die Pressmasseschicht zweckmäßigerweise auf eine Sägefolie, dem so genannten Dicing Tape, überführt und entlang der Sollbruchstellen getrennt. Der Trennvorgang kann durch ein Sägen, ein Laserschneiden oder ein Trennschleifen erfolgen. Durch die Keilwirkung der Sollbruchstellen wird der Trennvorgang vereinfacht. Alternativ dazu ist auch ein Brechen entlang der Sollbruchstellen unter Einwirkung eines auf die Sollbruchstellen aufgesetzten Keil- oder Stanzwerkzeuges möglich.
  • 8 zeigt den Trennvorgang schematisch. Das auf das Dicing Tape aufgesetzte Gehäuse 60 wird entlang der Sollbruchstellen 62 getrennt. Das vereinzelte Bauelement 70 haftet auf dem Dicing Tape und fällt dadurch nicht unkontrolliert ab. Nach dem Trennen der einzelnen elektronischen Bauelemente wird das Dicing Tape mit den nun einzeln vorliegenden Bauelementen zu einer Entnahmestation bewegt, von der die nun einzeln vorliegenden Bauelemente entnommen und weiter verarbeitet werden können.
  • Das beschriebene Herstellungsverfahren ist durch die große Bauteilmenge, die auf einem Opfersubstrat angeordnet und quasi gleichzeitig erzeugt wird, sehr produktiv. Auf der Unterseite der elektronischen VQFN-Packages sind lötbare Oberflächen, d. h. die Kontaktierungen 30, unmittelbar vorhanden und ein zusätzliches Metallbeschichten (Plating) kann daher bei nachfolgenden Verarbeitungsschritten entfallen. Die Gehäuse selbst können extrem dünn, insbesondere in einer Dicke von weniger als 500 μm realisiert werden.
  • Die entstehenden Bauelemente weisen eine niedrige Feuchtigkeitssensitivität, d. h. einen MSL von 1 oder 2 auf.

Claims (8)

  1. Herstellungsverfahren für ein elektronisches Bauelement, mit den Schritten: – Bereitstellen eines Opfersubstrates (20), – Verankern eines Halbleiterelementes auf dem Opfersubstrat, – Kontaktieren des Halbleiterelementes mit dem Opfersubstrat mit einem Ausbilden von Kontaktierungspunkten (30) auf dem Opfersubstrat, – Ausbilden einer Verkapselung (40) auf der mit dem Halbleiterelement bestückten Oberseite des Opfersubstrates, – Abtragen des Opfersubstrates mit einer Freilegung der Kontaktierungspunkte auf der Unterseite der Verkapselung, wobei als Opfersubstrat (20) ein auf der Oberseite metallisiertes ätz- und ablösbares Papier verwendet wird und das Abtragen des Opfersubstrats mittels eines kombinierten Ätz- und Abweichprozesses erfolgt.
  2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Kontaktieren des Halbleiterelementes auf dem Opfersubstrat ein Drahtbonden angewendet wird.
  3. Herstellungsverfahren nach Anspruch 2, dadurch gekennzeichnet, dass vor dem Ausführen des Bondens auf dem Obersubstrat eine Anordnung von Bondbumps (50) gesetzt wird und das Bonden zwischen den Bondbumps und Bondpads auf dem Halbleiterelement (10) ausgeführt wird.
  4. Herstellungsverfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Bonden als ein Reverse-Bonding mit einem Ausbilden von Nailheads auf dem Opfersubstrat (20) ausgeführt wird.
  5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Ausbilden der Verkapselung mit einem flächigen Moldprozess mit einer Bedeckung mehrerer auf dem Opfersubstrat verankerter und kontaktierter Halbleiterelemente mit einer Herausbildung einer zusammenhängenden, mehrere Halbleiterelemente überdeckenden Pressmasseschicht (60) erfolgt und nach dem Abtragen des Opfersubstrates ein Vereinzeln der zusammenhängenden Pressmasseschicht in eine Menge einzelner Bauelemente ausgeführt wird.
  6. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass des Vereinzeln der zusammenhängenden Pressmasseschicht (60) durch Schneiden erfolgt.
  7. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Vereinzeln der zusammenhängenden Pressmasseschicht durch Sägen und/oder Trennschleifen erfolgt.
  8. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Verankern des Halbleiterelementes (10) auf dem Opfersubstrat (20) ein Auflöten oder Auflegieren mit einer vorhergehenden Metallisierung des Opfersubstratoberfläche angewendet wird.
DE102006033701A 2006-07-20 2006-07-20 Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise Expired - Fee Related DE102006033701B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102006033701A DE102006033701B4 (de) 2006-07-20 2006-07-20 Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise
US11/780,827 US8330260B2 (en) 2006-07-20 2007-07-20 Electronic component of VQFN design and method for producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006033701A DE102006033701B4 (de) 2006-07-20 2006-07-20 Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise

Publications (2)

Publication Number Publication Date
DE102006033701A1 DE102006033701A1 (de) 2008-01-31
DE102006033701B4 true DE102006033701B4 (de) 2012-02-23

Family

ID=38859168

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006033701A Expired - Fee Related DE102006033701B4 (de) 2006-07-20 2006-07-20 Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise

Country Status (2)

Country Link
US (1) US8330260B2 (de)
DE (1) DE102006033701B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103236486B (zh) * 2013-04-22 2017-04-26 厦门立达信绿色照明集团有限公司 Led封装方法、封装结构及使用该封装结构的led灯
US9461009B1 (en) * 2015-05-27 2016-10-04 Freescale Semiconductor, Inc. Method and apparatus for assembling a semiconductor package
DE102022109053A1 (de) 2022-04-13 2023-10-19 Infineon Technologies Ag Herstellen eines Packages mittels einer lötbaren oder sinterbaren metallischen Verbindungsstruktur, welche auf einem Opferträger aufgebracht ist

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19744266A1 (de) * 1996-10-07 1998-04-16 Denso Corp Drahtbondierungsverfahren
US5869905A (en) * 1996-01-15 1999-02-09 Kabushiki Kaisha Toshiba Molded packaging for semiconductor device and method of manufacturing the same
EP1328023A2 (de) * 2002-01-09 2003-07-16 Matsushita Electric Industrial Co., Ltd. Leiterrahmen, Herstellungsverfahren dafür, in Kunststoff eingekapselte Halbleiteranordnung und Herstellungsverfahren dafür
US20040222503A1 (en) * 2003-05-08 2004-11-11 Advanced Semiconductor Engineering Inc. Multi-chip package with electrical interconnection
US20050253286A1 (en) * 2004-04-30 2005-11-17 Nitto Denko Corporation Epoxy resin composition for semiconductor encapsulation, semiconductor device using the same, and process for producing semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552345A (en) * 1993-09-22 1996-09-03 Harris Corporation Die separation method for silicon on diamond circuit structures
US5950312A (en) * 1997-06-18 1999-09-14 William Zinsser & Co., Incorporated Wallpaper scarifying device
JP3450236B2 (ja) * 1999-09-22 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
US6734571B2 (en) * 2001-01-23 2004-05-11 Micron Technology, Inc. Semiconductor assembly encapsulation mold
US6827128B2 (en) * 2002-05-20 2004-12-07 The Board Of Trustees Of The University Of Illinois Flexible microchannel heat exchanger
TWI236113B (en) * 2003-08-28 2005-07-11 Advanced Semiconductor Eng Semiconductor chip package and method for making the same
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
US7309622B2 (en) * 2005-02-14 2007-12-18 Stats Chippac Ltd. Integrated circuit package system with heat sink

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869905A (en) * 1996-01-15 1999-02-09 Kabushiki Kaisha Toshiba Molded packaging for semiconductor device and method of manufacturing the same
DE19744266A1 (de) * 1996-10-07 1998-04-16 Denso Corp Drahtbondierungsverfahren
EP1328023A2 (de) * 2002-01-09 2003-07-16 Matsushita Electric Industrial Co., Ltd. Leiterrahmen, Herstellungsverfahren dafür, in Kunststoff eingekapselte Halbleiteranordnung und Herstellungsverfahren dafür
US20040222503A1 (en) * 2003-05-08 2004-11-11 Advanced Semiconductor Engineering Inc. Multi-chip package with electrical interconnection
US20050253286A1 (en) * 2004-04-30 2005-11-17 Nitto Denko Corporation Epoxy resin composition for semiconductor encapsulation, semiconductor device using the same, and process for producing semiconductor device

Also Published As

Publication number Publication date
US8330260B2 (en) 2012-12-11
DE102006033701A1 (de) 2008-01-31
US20080017986A1 (en) 2008-01-24

Similar Documents

Publication Publication Date Title
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE10229182B4 (de) Verfahren zur Herstellung einer gestapelten Chip-Packung
DE102015106576B4 (de) Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE10333841B4 (de) Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE102006037538B4 (de) Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
DE102007014389B4 (de) Ein Verfahren zum Erzeugen einer Mehrzahl von Halbleiterbauteilen
DE10392228T5 (de) Halbleiterplättchenpackung mit Halbleiterplättchen mit seitlichem elektrischen Anschluss
DE102005046737B4 (de) Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
DE102011053871A1 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
WO2007137568A1 (de) Flip-chip-bauelement und verfahren zur herstellung
EP0860876A2 (de) Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
DE19818824B4 (de) Elektronisches Bauelement und Verfahren zu dessen Herstellung
EP1649412B1 (de) Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls
DE102006000724A1 (de) Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
DE10356885B4 (de) Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
DE102015111492B4 (de) Bauelemente und Verfahren zur Herstellung von Bauelementen
DE69722661T2 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102010029550B4 (de) Verfahren zur Herstellung von Halbleiter-Bauelementen
DE19820319A1 (de) Halbleiterbaustein und Verfahren zu seiner Herstellung
DE102006033701B4 (de) Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise
DE102009050743A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102005036646B4 (de) Halbleiterchip und Herstellungsverfahren
DE102004010956B9 (de) Halbleiterbauteil mit einem dünnen Halbleiterchip und einem steifen Verdrahtungssubstrat sowie Verfahren zur Herstellung und Weiterverarbeitung von dünnen Halbleiterchips
DE102017215797A1 (de) Verfahren zur Herstellung von gehäusten Halbleitervorrichtungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20120524

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee