DE102005036646B4

DE102005036646B4 - Halbleiterchip und Herstellungsverfahren

Info

Publication number: DE102005036646B4
Application number: DE102005036646A
Authority: DE
Inventors: In-Young Yongin Lee; Sung-Min Seongnam Sim; Dong-hyeon Suwon Jang; Hyun-Soo Hwaseong Chung; Young-Hee Seongnam Song; Myeong-Soon Suwon Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-07-27
Filing date: 2005-07-27
Publication date: 2008-04-10
Anticipated expiration: 2025-07-28
Also published as: JP2006041512A; DE102005036646A1

Abstract

Halbleiterchip mit
– einem Halbleitersubstrat (32) mit einer Oberseite (35) und einer Unterseite (39) und wenigstens einer ersten Kontaktstelle (31), die auf der Oberseite benachbart zu einem Seitenrand des Halbleitersubstrats angeordnet ist,
– einem Durchgangsloch (41), das durch einen seitlich am Halbleitersubstrat (32) vorgesehenen elektrischen Isolationsbereich hindurch an einer Stelle lateral zwischen der ersten Kontaktstelle und dem betreffenden Seitenrand eingebracht ist, und
– einer Verbindungselektrode (43a, 43b), die elektrisch mit der ersten Kontaktstelle verbunden ist und sich einteilig von der ersten Kontaktstelle zu dem Durchgangsloch (41) und durch dieses hindurch zur Unterseite des Isolationsbereichs erstreckt, wobei der elektrische Isolationsbereich mit einer Unterseite koplanar zur Unterseite des Halbleitersubstrats abschließt.

Description

Die Erfindung bezieht sich auf einen Halbleiterchip und auf zugehörige Verfahren zur Herstellung integrierter Schaltkreischips und zur Halbleiterwaferverarbeitung.
Mehrchippackungs(MCP)-Technologien beinhalten typischerweise Verfahren zur Herstellung integrierter Schaltkreischips, die innerhalb einer einzigen integrierten Schaltkreispackung oder eines einzigen integrierten Schaltkreismoduls Seite an Seite oder übereinandergestapelt kombiniert sind. Die Verwendung von MCP-Technologien kann die Integrationsdichte von integrierten Schaltkreisen deutlich erhöhen, einschließlich solchen, die in tragbaren und anderen kleinen Geräten eingesetzt werden, wie Mobiltelefonen. In der Patentschrift US 6 429 096 B1 ist ein Beispiel einer MCP-Technologie offenbart, bei der Verdrahtungsstifte in Durchgangslöchern benutzt werden, die sich durch einen integrierten Schaltkreischip hindurch erstrecken. Diese Verdrahtungsstifte unterstützen die elektrische Verbindung mehrerer Chips, die innerhalb einer einzigen integrierten Schaltkreispackung übereinandergestapelt sind. Ein weiteres Beispiel einer MCP-Technologie, die Durchgangslöcher verwendet, ist in der Patentschrift US 6 566 232 B1 offenbart.
Weitere Beispiele von Packungstechnologien, die versuchen, die Integrationsdichten integrierter Schaltkreise auf einem Substrat, wie einer gedruckten Leiterplatte (PCB), zu erhöhen, umfassen Chip-Scale-Packungs(CSP)-Technologien. Die CSP-Technologien streben eine Steigerung des Integrationsgrades unter Verwendung von Packungen an, die sehr kleine Formfaktoren haben und annähernd von der gleichen Abmessung sind wie der oder die integrierten Schaltkreischips, die in ihnen enthalten sind. Eine allgemein akzeptierte Anforderung an eine CSP-Packung besteht darin, dass ihre laterale Abmessung um nicht mehr als etwa den Faktor 1,2 größer als die Abmessung des Halbleitereinzelchips ist, der in ihr enthalten ist.
Die Patentschrift US 6 774 475 B2 offenbart ein Beispiel einer CSP-Packungstechnologie. Ein spezieller Typ der CSP-Technologie ist die Waferlevel-Chip-Scale-Packung (WLCSP), die es ermöglicht, einen integrierten Schaltkreischip mit der Vorderseite nach unten auf einer gedruckten Leiterplatte zu montieren, wobei Kontaktstellen des Chips mit Kontaktstellen der Leiterplatte über individuelle Lotkugeln verbunden werden, ohne dass irgendein Unterfüllmaterial benötigt wird. Diese Technologie unterscheidet sich von anderen Lotkugelgitter- bzw. Ball-Grid-Array (BGA)-Technologien darin, dass normalerweise keine Bonddrähte oder Zwischenlagenverbindungen vorhanden sind. Der grundsätzliche Vorteil der WLCSP besteht darin, dass die Induktanz zwischen integriertem Schaltkreis und Leiterplatte minimiert wird. Weitere Vorteile sind eine Reduktion der Packungsabmessung und der Herstellungszykluszeit sowie verbesserte thermische Leitfähigkeitseigenschaften. Ein weiterer Typ von CSP-Technologie, wie er in der Offenlegungsschrift KR 10 2003 0 023 040 A offenbart ist, beinhaltet ein anfängliches Bilden partieller, d.h. nicht durchgehender Öffnungen, auch Sacklöcher genannt, in ei nem Halbleitersubstrat, gefolgt von einem Entfernen eines unterseitigen Teils der Dicke des Substrats, um die Sacklöcher freizulegen und dadurch aus ihnen Durchgangslöcher zu machen.
1 veranschaulicht im Querschnitt einen herkömmlichen Stapel 20 aus einem ersten und einem zweiten integrierten Schaltkreischip 10a, 10b, die elektrisch miteinander verbunden sind. Dieser vertikale Stapel 20 ähnelt demjenigen, wie er in 12 der besagten Offenlegungsschrift KR 10 2003 0 023 040 A gezeigt ist. Der erste Chip 10a beinhaltet ein erstes Halbleitersubstrat 12a mit einem ersten darin eingebrachten Durchgangsloch 17a. Das erste Durchgangsloch 17a erstreckt sich von einer Oberseite des Substrats 12a bis zu einer Unterseite des Substrats 12a. Eine erste Passivierungsschicht 13a ist auf der Oberseite des Substrats 12a vorgesehen und weist eine darin eingebrachte Öffnung auf, die eine erste Chipkontaktstelle 11a freilegt. Eine erste Isolationsschicht 18a erstreckt sich auf der ersten Passivierungsschicht 13a und an Seitenwänden des ersten Durchgangslochs 17a. Zur elektrischen Kontaktierung der ersten Chipkontaktstelle 11a befindet sich auf dieser eine erste Metallschicht 21a, die sich außerdem über der ersten Isolationsschicht 18a und in das erste Durchgangsloch 17a erstreckt. Das erste Durchgangsloch 17a ist mit einer ersten Elektrodenmetallschicht 22a gefüllt, die über die erste Metallschicht 21a mit der ersten Chipkontaktstelle 11a elektrisch verbunden ist.
In analoger Weise beinhaltet der zweite Chip 10b ein zweites Halbleitersubstrat 12b mit einem darin eingebrachten zweiten Durchgangsloch 17b. Das zweite Durchgangsloch 17b erstreckt sich von einer Oberseite des Substrats 12b zu einer Unterseite des Substrats 12b. Eine zweite Passivierungsschicht 13b befindet sich auf der Oberseite des Substrats 12b und weist eine darin eingebrachte Öffnung auf, die eine zweite Chipkontaktstelle 11b freilegt. Eine zweite Isolationsschicht 18b erstreckt sich auf der zweiten Passivierungsschicht 13b und an Seitenwänden des zweiten Durchgangslochs 17b. Eine zweite Metallschicht 21b ist auf der zweiten Chipkontaktstelle 11b vorgesehen und erstreckt sich außerdem auf der zweiten Isolationsschicht 18b und in das zweite Durchgangsloch 17b. Das zweite Durchgangsloch 17b ist mit einer zweiten Elektrodenmetallschicht 22b gefüllt, die über die zweite Metallschicht 21b elektrisch mit der zweiten Chipkontaktstelle 11b verbunden ist.
Zwischen dem ersten und zweiten integrierten Schaltkreischip 10a, 10b und speziell zwischen der ersten und der zweiten Chipkontaktstelle 11a, 11b ist eine elektrische Zwischenverbindung vorgesehen, die einen ersten Metallhügel 24a, z.B. eine Lotkugel, beinhaltet, der die erste Elektrodenmetallschicht 22a elektrisch mit der zweiten Elektrodenmetallschicht 22b verbindet. Ein zweiter Metallhügel 24b dient zur elektrischen Kontaktierung der zweiten Elektrodenmetallschicht 22b mit einem nicht gezeigten, darunterliegenden Element, wie einem Chip, einer Packung oder einer Leiterplatte.
Wie sich für den Fachmann versteht, können der erste und zweite integrierten Schaltkreischip 10a, 10b aus einem gemeinsamen, nicht gezeigten Halbleiterwafer gebildet sein, der integrierte Schaltkreise und eine Mehrzahl von Chipkontaktstellen darauf enthält, die partiell durch eine Passivierungsschicht bedeckt sind, wie z.B. durch die Schichten 13a und 13b von 1. Das erste und das zweite Durchgangsloch 17a, 17b werden z.B. durch Laserbohren in dem Halbleiterwafer gebildet. Nach Erzeugung der Durchgangslöcher wird auf der Passivierungsschicht und entlang von Seitenwänden der Durchgangslöcher eine Isolationsschicht gebildet, wie die Isolationsschichten 18a und 18b von 1. Diese Isolationsschicht kann dann zwecks Freilegung der Chipkontaktstellen strukturiert werden. Anschließend werden nacheinander auf die Isolationsschicht eine Metallschicht, wie die Metallschichten 21a und 21b von 1, und eine Elektrodenmetallschicht, wie die Elektrodenmetallschichten 22a und 22b von 1, aufgebracht. Die Elektrodenme tallschicht wird in einer Dicke gebildet, die zum Füllen der Durchgangslöcher ausreicht. Nach diesen Schritten kann der Halbleiterwafer durch Entfernen eines unterseitigen Teils desselben in einer gewissen Dicke dünner gemacht werden. Dieser Dickenreduktionsvorgang kann z.B. herkömmliche Schleif-, Polier- und Nassätztechniken beinhalten und resultiert in einer Freilegung der Elektrodenmetallschicht in den Durchgangslöchern.
Der herkömmliche Schritt zum Laserbohren der Durchgangslöcher in einen Halbleiterwafer ist allerdings ein relativ langwieriger Prozess, bei dem die Durchgangslöcher einzeln nacheinander gebildet werden. Dieses Löcherbohren kann zudem zu Schädigungen des Halbleiterwafers führen und in Durchgangslöchern mit sich verjüngenden Seitenwandprofilen resultieren. Die Bildung solcher sich verjüngender Seitenwandprofile kann dazu führen, dass die gebildeten Elektrodenmetallschichten anfällig für Defekte sind, insbesondere für eine elektrische Unterbrechung.
In der Offenlegungsschrift DE 102 50 621 A1 ist ein Verfahren zum Erzeugen verkapselter Chips offenbart, bei dem ein Wafer mit Kontakten vorbereitet wird, die von einer Oberfläche des Wafers vorstehen, der Wafer anschließend auf einem Zerteilungssubstrat angeordnet und dann vereinzelt wird, um eine Mehrzahl von über Gräben voneinander beabstandeter Chips auf dem Zerteilungssubstrat zu erzeugen. Zwischen die Kontakte und die Gräben wird mittels Spritzgießen ein Verkapselungsmaterial eingebracht, wodurch die auf dem Zerteilungssubstrat angeordneten Chips verkapselt werden. Auf einem durch das Verkapselungsmaterial gebildeten Abschnitt wird eine Umverdrahtungsstruktur aus elektrisch leitfähigem Material erzeugt. Das Verkapselungsmaterial umgibt den Chip auch seitlich, und in diesem Seitenbereich kann ein sich zwischen den beiden Hauptoberflächen des Verkapselungsmaterials erstreckender Durchkontakt vorgesehen sein, dessen zugehöriges Durchgangsloch im Spritzgießvorgang durch ein geeignetes Freihalteformelement oder alternativ nach dem Spritzgießen durch mechanische oder chemische Materialentfernung erzeugt wird. Weiter alternativ kann der Durchkontakt auch durch Umspritzen von Stiften oder Drähten beim Spritzgießvorgang hergestellt werden. Anschließend wird dann die Umverdrah tungsstruktur gebildet, wobei sie sich auch mit elektrischem Kontakt zum Durchkontakt erstreckt und andererseits wenigstens einen der z.B. als Kontakthöcker ausgebildeten Chipkontakte kontaktiert, der seinerseits eine Anschlussfläche auf der zugehörigen Chiphauptseite kontaktiert.
Bei einem in der Offenlegungsschrift EP 1 154 474 A1 offenbarten Herstellungsverfahren werden mehrere Chips mittels Bondhügeln an einem vorbereiteten Substrat mit Abstand nebeneinander montiert, und zwar je ein Chip in einem Bereich zwischen zwei säulenförmig vorstehenden Elektroden, die zuvor auf dem Substrat gebildet wurden. Diese Elektroden stehen mit einer auf dem Substrat gebildeten Verdrahtung in elektrischer Verbindung, mit der andererseits die Chips über die Bondhügel kontaktiert sind. Anschließend werden die montierten Chips und die vorstehenden Elektroden verkapselt, wonach ein Rückschleifvorgang zum Zurückschleifen des Verkapselungsmaterials sowie der vorstehenden Elektroden und der Rückseite der Chips durchgeführt wird. Daraufhin erfolgt ein Vereinzeln der Chips mittels Durchtrennen des verbliebenen Verkapselungsmaterials und des Substrats in Bereichen zwischen je zwei vorstehenden Elektroden für benachbarte Chips. Soweit erforderlich, werden danach im Substrat Durchgangslöcher fluchtend zum verbliebenen Teil der vorstehenden Elektroden erzeugt und mit Lotmaterial zur Bildung von Lothügeln gefüllt, die mit dem sich durch das verbliebene Verkapselungsmaterial hindurch erstreckenden, verbliebenen Teil der vorstehenden Elektroden in Kontakt stehen.
Bei einem in der Patentschrift US 6 338 980 B1 offenbarten Verfahren zur Herstellung einer Chip-Scale-Packung werden zunächst auf einem IC-Wafer vorstehende Elektroden in Form von Lothügeln auf entsprechenden Kontaktstellenelektroden gebildet, die sich an vorgegebenen Stellen auf einer aktiven Oberfläche des IC-Wafers befinden. Auf der gegenüberliegenden, inaktiven Waferhauptoberfläche wird ein Klebestreifen angebracht, und von der aktiven Oberfläche her werden Gräben in den Wafer eingebracht und mit verkapselndem Harz so weit gefüllt, dass auch die aktive Waferoberfläche bedeckt ist, die vorstehenden Lothügel aber teilweise frei bleiben. Danach wird der Klebestreifen auf der inaktiven Waferseite entfernt, und es wird ein zweiter Klebestreifen auf der aktiven Waferseite aufgebracht. Die inaktive Waferseite wird so weit zurückgeschliffen, dass das in den Gräben befindliche Verkapselungsharz freigelegt ist. Der zweite Klebestreifen wird entfernt und ein dritter Klebestreifen wird auf der inaktiven Waferseite angebracht. Dann wird die Chipvereinzelung längs von Trennlinien ausgeführt, die im Verkapselungsharz längs der Grabenbereiche verlaufen.
In den Patentschriften US 6 590 291 B2 und US 6 506 632 B1 sind Anordnungen offenbart, bei denen ein Halbleiterchip auf einer Trägerschicht montiert ist, bei der es sich z.B. um ein Halbleitersubstrat oder eine elektrisch leitfähige Schicht handeln kann, wobei auf der Trägerschicht eine den Chip einbettende Isolationsschicht aufgebracht ist und Verbindungselektroden vorgesehen sind, die elektrisch mit Kontaktstellen an einer Oberseite des Chips verbunden sind und sich als durchgehende Schicht von der Kontaktstelle zu einem jeweiligen Durchgangsloch, das seitlich neben dem Chip durch die Isolationsschicht und die Trägerschicht hindurch eingebracht ist, und durch dieses hindurch bis zur Unterseite der Trägerschicht erstrecken.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterchips sowie eines Verfahrens zur Herstellung integrierter Schaltkreischips und eines Verfahrens zur Halbleiterwaferverarbeitung zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik ganz oder teilweise vermeiden lassen und die insbesondere die Bildung zuverlässiger Durchkontakte für Chips in gestapelten Mehrchippackungsanwendungen mit relativ geringem Aufwand ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterchips mit den Merkmalen des Anspruchs 1, eines Verfahrens zur Herstellung integrierter Schaltkreischips mit den Merkmalen des Anspruchs 9 oder 11 und eines Verfahrens zur Halbleiterwaferverarbeitung mit den Merkmalen des Anspruchs 16.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 eine Querschnittansicht eines herkömmlichen Stapels integrierter Schaltkreischips, der mit CSP-Technologien kompatibel ist,
2 eine Draufsicht auf einen Halbleiterwafer,
3 eine detaillierte Draufsicht auf einen Teil des Halbleiterwafers von 2,
4 bis 14 Querschnittansichten längs einer Linie 4-4' von 3 in aufeinanderfolgenden Stufen eines erfindungsgemäßen Verfahrens zur Herstellung integrierter Schaltkreischips und
15 eine Querschnittansicht eines Stapels von mit der Vorgehensweise gemäß den 3 bis 14 gebildeten, erfindungsgemäßen integrierten Schaltkreischips.
Ein in 2 gezeigter Halbleiterwafer 30 beinhaltet ein Halbleitersubstrat 32, z.B. ein Siliziumsubstrat, mit einer Hauptoberfläche 35, die nachfolgend auch als Oberseite des Substrats 32 bezeichnet wird. Wie unten unter Bezugnahme auf die 3 bis 14 näher erläutert, wird aus dem Halbleiterwafer 30 eine Mehrzahl von Halbleiterchips 34 durch Zerteilen entlang von kreuzweisen Ritzlinien 36, sogenannte a/k/a-Vereinzelungslinien, gebildet.
3 zeigt einen peripheren Bereich benachbarter integrierter Schaltkreisbauelemente, die voneinander durch eine Ritzlinie 36 getrennt sind. Jedes integrierte Schaltkreisbauelement beinhaltet zugehörige Kontaktstellen 31 auf seiner Hauptoberfläche 35. Diese Kontaktstellen 31 erstrecken sich im Beispiel von 3 entlang einer Seite jedes integrierten Schaltkreisbauelements benachbart zum zugehörigen Seitenrand. Je nach Bedarf können nicht gezeigte weitere Kontaktstellen an anderen Seitenbereichen der integrierten Schaltkreisbauelemente vorgesehen sein.
Wie aus der Schnittansicht von 4 ersichtlich ist, erstreckt sich eine Oberflächenpassivierungsschicht 33 über die Hauptoberfläche 35 des Halbleiterwafers 30 hinweg. Die Kontaktstellen 31 können z.B. aus Aluminium oder Kupfer bestehen, und die Passivierungsschicht 33 kann aus einem elektrisch isolierenden Material wie Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid bestehen. Die Passivierungsschicht 33 kann als relativ dicke elektrische Isolationsschicht gebildet sein, die z.B. mehrere darunterliegende Metallisierungsschichten, Zwischenverbindungen, Zwischenisolationsschichten und aktive Bauelemente in nicht gezeigter Weise bedeckt. In 4 ist auch die Lage einer der Ritzlinien 36 zu erkennen, die sich zwischen zwei Bereichen des Substrats 32 erstreckt, die später die separaten Halbleiterchips 34 bilden, wenn der letzte Schritt zur Chipvereinzelung des Wafers ausgeführt worden ist.
Im Verfahrensstadium der 5 und 6 wird eine Serie tiefer kreuzweiser Vertiefungen bzw. Gräben 37 entlang der Ritzlinien 36 erzeugt. Diese Gräben 37 können eine Breite aufweisen, die in etwa der Breite der Ritzlinien 36 entspricht. Wie aus 12 deutlicher wird, kann die Tiefe dieser Gräben 37 davon abhängen, in welcher Dicke der Halbleiterwafer 30 unterseitig vor dem Chipvereinzelungsschritt dünner gemacht wird. In entsprechenden Ausführungsformen der Erfindung liegt die Tiefe der Gräben 37 z.B. im Bereich zwischen etwa 30 μm und etwa 300 μm. Die Gräben 37 können z.B. unter Verwendung einer Wafersägetechnik und/oder einer Waferätztechnik erzeugt werden. Anschließend wird eine relativ dicke elektrische Isolationsschicht 38 ganzflächig auf die Hauptoberfläche des Halbleiterwafers 30 aufgebracht. Diese elektrische Isolationsschicht 38 weist eine Dicke auf, die zum vollständigen Füllen der Gräben 37 ausreicht, und bedeckt benachbarte Teile des Substrats 32, wie aus 6 ersichtlich. Die elektrische Isolationsschicht 38 kann z.B. eine Siliziumoxidschicht oder eine Polyimidschicht sein.
Im Verfahrensstadium von 7 wird die elektrische Isolationsschicht 38 selektiv entfernt, um in den Ritzlinien eine Mehrzahl von Durchgangslöchern 41 zu erzeugen, die sich bis zum Boden der Gräben 37 erstrecken. Außerdem werden die Kontaktstellen 31 freigelegt. Dieser Materialentfernungsschritt kann z.B. als ein durch Photolithografie definierter Ätzschritt ausgeführt werden, was in Durchgangslöchern 41 resultiert, die im Wesentlichen vertikale Seitenwände und somit einen entlang der Tiefenrichtung gleichmäßigen Durchmesser aufweisen. Der Durchmesser der Durchgangslöcher 41 liegt z.B. im Bereich zwischen etwa 10 μm und etwa 50 μm. Die elektrische Isolationsschicht 38 besteht aus einem Material, das ein gutes Haftvermögen am Substrat 32 aufweist, so dass Ablöse- oder Delaminationseffekte der Isolationsschicht 38 während nachfolgender Verarbeitungs- und Packungsschritte vermieden werden.
Durch die Verwendung eines selektiven Ätzschrittes, in welchem der gesamte Wafer 30 gleichzeitig verarbeitet wird, lässt sich signifikant Prozesszeit einsparen, da alle Durchgangslöcher 41 gleichzeitig gebildet und alle Kontaktstellen 31 gleichzeitig freigelegt werden können.
Nach Erzeugung der Durchgangslöcher 41 wird eine ganzflächige Basismetallschicht 42 auf dem Wafer 30 abgeschieden. Wie in 8 ge zeigt, kontaktiert diese Basismetallschicht 42 die Oberseite der freigelegten Kontaktstellen 31 und überzieht den Boden und die Seitenwände der Durchgangslöcher 41. Die Basismetallschicht 42 wird hinsichtlich ihres Materials so gewählt, dass sie gute Haftfähigkeit zur darunterliegenden elektrischen Isolationsschicht 38 aufweist, wobei sie z.B. unter Verwendung einer Sputtertechnik gebildet wird und eine Dicke im Bereich zwischen etwa 0,05 μm und etwa 1 μm haben kann. In entsprechenden Ausführungsformen der Erfindung besteht die Basismetallschicht 42 aus mehreren Metallschichtlagen. Eine erste Schichtlage kann z.B. aus Chrom, Titan oder einem anderen Metallmaterial mit gutem Haftvermögen an der elektrischen Isolationsschicht 38 bestehen, während eine zweite Metallschichtlage z.B. aus Silber, Gold, Kupfer, Nickel, Palladium, Platin oder einem anderen Metallmaterial mit guten Haftfähigkeitseigenschaften zu einer nachfolgend gebildeten Verbindungselektrode bestehen kann.
Wie aus den 9 bis 11 ersichtlich, wird dann eine ganzflächige Fotoresistmaterialschicht aufgebracht und strukturiert, um eine Fotoresistmaske 51 mit einer Mehrzahl von darin eingebrachten Öffnungen 52 zu definieren. Diese Öffnungen 52 lassen die Basismetallschicht 42 im Bereich über einer jeweiligen Kontaktstelle 31 und einem zugehörigen Durchgangsloch 41 und im diese verbindenden Bereich frei. Dann werden, wie insbesondere aus 10 ersichtlich, Elektrodenmetallschichten 43 gebildet, welche die Öffnungen 52 in der Fotoresistmaske 51 vollständig füllen. Die Elektrodenmetallschichten 43 können z.B. unter Verwendung einer Elektroplattiertechnik mit der Basismetallschicht 42 als Plattierelektrode oder unter Verwendung einer anderen selektiven Depositionstechnik aufgebracht werden. Die Elektrodenmetallschichten 43 repräsentieren jeweilige Verbindungselektroden und können z.B. aus Silber, Gold, Kupfer, Nickel, Palladium, Platin oder einer Legierung hiervon oder aus einem anderen geeigneten, hoch leitfähigen Material bestehen. Wie speziell aus 11 ersichtlich, wird dann die Fotore sistmaske 51 entfernt, so dass der davon zuvor abgedeckte Teil der Basismetallschicht 42 freiliegt. Dieser freiliegende Teil der Basismetallschicht 42 wird anschließend unter Verwendung eines Ätzschritts mit den Elektrodenmetallschichten 43 als Ätzmasken selektiv entfernt. Dies führt dazu, dass darunter liegende Teile der elektrischen Isolationsschicht 38 freigelegt werden und die Elektrodenmetallschichten 43 elektrisch voneinander getrennt werden.
Im Verfahrensstadium von 12 wird ein Dickenverringerungsschritt für den Wafer 30 ausgeführt, um die Elektrodenmetallschichten 43 unterseitig freizulegen, wo sie sich bis zum Boden der Durchgangslöcher 41 erstrecken. Dieser Waferdickenreduktionsschritt wird im gezeigten Beispiel unter Verwendung eines Schleifrades 53 ausgeführt, mit dem ein unterseitiger Teil der Dicke des Halbleiterwafers 30 entfernt wird. Zusätzlich oder anstelle des Schleifprozesses kann zum Entfernen eines entsprechenden Teils der Dicke des Halbleiterwafers 30 ein Nassätzprozess ausgeführt werden. Es kann sein, dass bei dem Waferdickenreduktionsprozess ein größerer Teil der Dicke des Halbleiterwafers 30 unterseitig entfernt wird. Wenn beispielsweise der Halbleiterwafer 30 eine Dicke von etwa 700 μm vor dem Dickenreduktionsprozess aufweist, kann es sein, dass er danach nur noch eine Dicke von etwa 100 μm oder weniger hat. Die Tiefe der Durchgangslöcher 41 und der Gräben 37 ist jeweils so gewählt, z.B. größer als etwa 100 μm, dass durch den Waferdickenreduktionsprozess die Elektrodenmetallschichten 43 unterseitig freigelegt werden. Jede Elektrodenmetallschicht 43 stellt dann mit der korrespondierenden Basismetallschicht 42 einen hoch leitfähigen elektrischen Pfad von einer zugehörigen Kontaktstelle 31 zur Unterseite 39 des Halbleiterwafers 30 zur Verfügung.
Im Verfahrensstadium der 13 und 14 schließt sich an den Waferdickenreduktionsschritt ein Schritt zum Anbringen eines Klebestreifens 54, z.B. eines Ultraviolett-Klebestreifens, an der gesamten Unterseite 39 des dünner gemachten Halbleiterwafers 30 an. Dieser Klebesteifen 54 schützt den Halbleiterwafer 30 während nachfolgender Prozessschritte, z.B. während der Chipvereinzelung des Wafers 30. Der Halbleiterwafer 30 wird dann in eine Mehrzahl Von separaten integrierten Schaltkreischips 60 aufgeteilt, indem er entlang des Mittenbereich jeder Ritzlinie 36 unter Verwendung eines Schneidwerkzeugs 55 zerteilt bzw. zersägt wird.
15 veranschaulicht einen Stapel 70 integrierter Schaltkreischips 60a, 60b, die unter Verwendung der zu den 3 bis 14 oben geschilderten Vorgehensweise gefertigt worden sind. Der Chipstapel 70 benutzt einen ersten Metallhügel 45a, z.B. eine Lotkugel, um eine obere Verbindungselektrode 43a des oberen Chips 60a elektrisch mit einer unteren Verbindungselektrode 43b des unteren Chips 60b zu verbinden. Des weiteren ist im gezeigten Beispiel ein zweiter Metallhügel 45b vorgesehen, um das Montieren und elektrische Verbinden des Stapels 70 mit einer nicht gezeigten, gedruckten Leiterplatte zu ermöglichen. Auf diese Weise fungiert der zweite Metallhügel 45b als Anschluss für den Stapel 70. Der erste und der zweite Metallhügel 45a, 45b werden durch eine Elektroplattiertechnik oder eine andere herkömmliche Technik zur Metallhügelbildung erzeugt.

Claims

Halbleiterchip mit – einem Halbleitersubstrat (32) mit einer Oberseite (35) und einer Unterseite (39) und wenigstens einer ersten Kontaktstelle (31), die auf der Oberseite benachbart zu einem Seitenrand des Halbleitersubstrats angeordnet ist, – einem Durchgangsloch (41), das durch einen seitlich am Halbleitersubstrat (32) vorgesehenen elektrischen Isolationsbereich hindurch an einer Stelle lateral zwischen der ersten Kontaktstelle und dem betreffenden Seitenrand eingebracht ist, und – einer Verbindungselektrode (43a, 43b), die elektrisch mit der ersten Kontaktstelle verbunden ist und sich einteilig von der ersten Kontaktstelle zu dem Durchgangsloch (41) und durch dieses hindurch zur Unterseite des Isolationsbereichs erstreckt, wobei der elektrische Isolationsbereich mit einer Unterseite koplanar zur Unterseite des Halbleitersubstrats abschließt.
Halbleiterchip nach Anspruch 1, weiter gekennzeichnet durch einen elektrisch mit der Verbindungselektrode verbundenen Metallhügel (45a, 45b) an der Unterseite des Durchgangslochs.
Halbleiterchip nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Verbindungselektrode eine Basismetallschicht (42) und eine auf diese aufgebrachte Elektrodenmetallschicht (43) beinhaltet.
Halbleiterchip nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass sich der elektrische Isolationsbereich mit einer Oberseite über die Oberseite des Halbleitersubstrats hinaus erstreckt und die Länge des Durchgangslochs größer als die Dicke des Halbleitersubstrats ist.
Halbleiterchip nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Durchgangsloch mit zur Außenkante des Halbleitersubstrats im Wesentlichen paralleler Längsachse angeordnet ist.
Halbleiterchip nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch eine Passivierungsschicht, die sich auf der Oberseite des Halbleitersubstrats erstreckt und eine Öffnung zur Freilegung der wenigstens einen ersten Kontaktstelle aufweist, wobei sich der elektrische Isolationsbereich mit einem lateralen Teil über wenigstens einen Teil der Passivierungsschicht erstreckt.
Halbleiterchip nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass sich der elektrische Isolationsbereich zwischen der Oberseite des Halbleitersubstrats und der Verbindungselektrode erstreckt.
Halbleiterchip nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass der Seitenrand des elektrischen Isolationsbereichs einen Seitenrand des Halbleiterchips bildet.
Verfahren zur Herstellung integrierter Schaltkreischips, gekennzeichnet durch die Schrittfolge: – Bilden einer Mehrzahl von kreuzweisen Gräben (37) in einem Halbleiterwafer (30) mit mehreren auf einer Oberseite (35) desselben vorgesehenen Kontaktstellen (31), wobei sich die Gräben mit einer Tiefe kleiner als die Dicke des Halbleiterwafers von der Oberseite in den Halbleiterwafer erstrecken, – Füllen der kreuzweise verlaufenden Gräben mit einer elektrischen Isolationsschicht (38), – Strukturieren der elektrischen Isolationsschicht zur Erzeugung wenigstens eines ersten und eines zweiten Durchgangslochs (41), die sich in einem ersten der kreuzweisen Gräben durch die elektrische Isolationsschicht hindurch erstrecken, – Füllen des ersten und zweiten Durchgangslochs mit einem Verbindungselektrodenmaterial zur Bildung einer jeweiligen Durchkontakt-Verbindungselektrode (43), – Entfernen eines unterseitigen Teils der Dicke des Halbleiterwafers, um die elektrische Isolationsschicht mit einem kreuzweisen Muster sowie die Verbindungselektroden freizulegen, – Anbringen eines Klebestreifens (54) auf einer Unterseite (39) des dünner gemachten Halbleiterwafers und – Zerteilen des durch die vorhergehenden Schritte bearbeiteten Halbleiterwafers in eine Mehrzahl integrierter Schaltkreischips (34) mittels Durchtrennens durch die elektrische Isolationsschicht hindurch in einem kreuzweisen Trennmuster, das mit der Lage der kreuzweisen Gräben überlappt.
Verfahren nach Anspruch 9, weiter dadurch gekennzeichnet, dass das Entfernen eines unterseitigen Teils der Dicke des Halbleiterwafers bis über eine unterseitige Freilegung der Verbindungselektroden hinaus ausgeführt wird.
Verfahren zur Herstellung integrierter Schaltkreischips, gekennzeichnet durch die Schrittfolge: – Erzeugen eines Grabens (37) in einem Halbleitersubstrat (32), – Füllen des Grabens mit einem elektrischen Isolationsmaterial zur Bildung eines elektrischen Isolationsbereichs (38), – Erzeugen eines ersten und eines zweiten Durchgangslochs (41) im elektrischen Isolationsbereich, – Füllen des ersten und des zweiten Durchgangslochs mit einem Verbindungselektrodenmaterial zur Bildung einer jeweiligen Verbindungselektrode (43), – Entfernen eines unterseitigen Teils der Dicke des Halbleitersubstrats, um den elektrischen Isolationsbereich und die Verbindungselektroden unterseitig freizulegen, und – Zerteilen des durch die vorhergehenden Schritte bearbeiteten Halbleitersubstrats in einen ersten und einen zweiten Halbleiterchip (34) mittels Durchtrennen durch den elektrischen Isolationsbereich hindurch an einer Stelle zwischen den Verbindungselektroden.
Verfahren nach einem der Ansprüche 9 bis 11, weiter dadurch gekennzeichnet, dass das Füllen der Durchgangslöcher ein Elektroplattieren der Verbindungselektroden in den Durchgangslöchern umfasst.
Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass vor dem Elektroplattieren eine Basismetallschicht abgeschieden wird, die sich auf der elektrischen Isolationsschicht erstreckt und die Durchgangslöcher überzieht, und nach dem Elektroplattieren die Basismetallschicht unter Verwendung der Verbindungselektroden als Ätzmaske zurückgeätzt wird.
Verfahren nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, dass das Elektroplattieren unter Verwendung der Basismetallschicht als Elektroplattierelektrode durchgeführt wird.
Verfahren nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass vor dem Elektroplattieren eine Elektroplattiermaske auf der Basismetallschicht strukturiert wird.
Verfahren zur Verarbeitung eines Halbleiterwafers, gekennzeichnet durch die Schrittfolge: – Erzeugen einer Mehrzahl von kreuzweise verlaufenden Gräben (37) im Halbleiterwafer (30), – Füllen der kreuzweisen Gräben mit einer elektrischen Isolationsschicht, – Erzeugen einer Mehrzahl von Durchgangslöchern (41) in der elektrischen Isolationsschicht und Füllen der Durchgangslöcher mit einem Verbindungselektrodenmaterial zur Bildung von entsprechenden Verbindungselektroden, – Entfernen eines unterseitigen Teils der Dicke des Halbleiterwafers, um die elektrische Isolationsschicht mit einem kreuzweisen Muster sowie die Verbindungselektroden freizulegen, und – Zerteilen des durch die vorhergehenden Schritte bearbeiteten Halbleiterwafers in eine Mehrzahl integrierter Schaltkreischips mit Seitenkanten aus der elektrischen Isolationsschicht mittels Auftrennens durch die elektrische Isolationsschicht hindurch an durch deren kreuzweises Muster definierten Stellen.
Verfahren nach Anspruch 16, weiter dadurch gekennzeichnet, dass das Entfernen eines unterseitigen Teils des Halbleiterwafers mindestens bis zu einer unterseitigen Freilegung der elektrischen Isolationsschicht und der Verbindungselektroden ausgeführt wird.