DE102014108992B4 - Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen - Google Patents

Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen Download PDF

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Abstract

Eine Halbleitervorrichtung (400), umfassend:
eine erste (402) und zweite (404) Halbleiter-Chiplage, wobei jede Halbleiter-Chiplage (402, 404) eine Fläche mit einer sich darauf befindlichen integrierten Schaltung besitzt, die mit den Kontaktpads einer obersten Metallisierungsschicht eines gemeinsamen Halbleiterpaketsubstrats (406) über eine Vielzahl leitender Kontakte verbunden ist, wobei die erste und die zweite Halbleiter-Chiplage (402, 404) durch einen lateralen Abstand voneinander getrennt sind;
eine Barrierestruktur (418), zwischen der ersten Halbleiter-Chiplage (402) und einer obersten Schicht des gemeinsamen Halbleiterpaketsubstrats (406) und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage (402) und;
eine Unterfüllmaterialschicht (409) in Kontakt mit der zweiten Halbleiter-Chiplage (404) und der Barrierestruktur (406), jedoch nicht mit der ersten Halbleiter-Chiplage (402).

Description

  • TECHNISCHES GEBIET
  • Die Ausführungsformen der Erfindung liegen auf dem Gebiet der Halbleiterpakete und insbesondere dem Fließverhalten des Unterfüllmaterials für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen und den resultieren Halbleiterpaketen.
  • HINTERGRUND
  • Der heutige Unterhaltungselektronikmarkt erfordert häufig komplexe Funktionen, die sehr komplizierte Schaltungen erfordern. Das Skalieren auf immer kleinere Fundamentalbausteine, wie beispielsweise Transistoren, hat die Einbindung von noch komplizierteren Schaltungen auf einer einzelnen Chiplage mit jeder fortschreitenden Generation ermöglicht. Halbleiterpakete werden verwendet, um einen integrierte Schaltungs- (IC) -Chip oder eine -Chiplage zu schützen und auch um die Chiplage mit einer elektrischen Schnittstelle zu externen Schaltungen auszustatten. Mit der steigenden Nachfrage nach kleineren elektronischen Geräten werden Halbleiterpakete noch kompakter ausgelegt und müssen größere Schaltungsdichten unterstützen. Des Weiteren resultiert die Nachfrage nach Geräten mit höherer Leistung in einer Notwendigkeit für ein verbessertes Halbleiterpaket, das ein dünnes Paketprofil und einen niedrigen gesamten Verzug aufweist, der mit der nachfolgenden Montageabwicklung kompatibel ist. C4-Lötkugel-Verbindungen sind viele Jahre lang verwendet worden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip-Verbindung (C4) ist eine Montageart, die für Halbleiterbauelemente wie IC-Chips, MEMS oder Komponenten verwendet wird, die Lötkontakthügel anstatt Drahtanschlüssen verwenden. Die Lötkontakthügel sind auf den C4-Pads angeordnet, die sich an der Oberseite des Substratpakets befinden. Um das Halbleiterbauelement am Substrat zu befestigen, wird es umgedreht - die aktive Seite weist nach unten zur Befestigungsfläche. Die Lötkontakthügel werden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden.
  • Die Verarbeitung eines Flip-Chips ist der konventionellen IC-Herstellung ähnlich, es sind lediglich einige zusätzliche Schritte erforderlich. Zum Ende des Herstellungsprozesses werden die Befestigungspads metallisiert, um sie für Lötmetall aufnahmefähiger zu machen. Dies besteht normalerweise aus mehreren Behandlungsschritten. Ein kleiner Punkt Lötmetall wird auf allen metallisierten Pads aufgebracht. Die Chips werden anschließend wie gewohnt aus dem Wafer ausgeschnitten Um den Flip-Chip in eine Schaltung einzubauen, wird der Chip umgedreht, so dass die Lötmetallpunkte nach unten zeigen und auf den Anschlüssen auf der darunter liegenden Elektronikplatine oder Leiterplatte liegen. Das Lötmetall wird dann erneut geschmolzen, um eine elektrische Verbindung herzustellen, im Normalfall wird dazu ein Ultraschall- oder alternativ ein Rückfließprozess beim Löten verwendet. Dies hinterlässt einen schmalen Abstand zwischen der Schaltung des Chips und der darunter liegenden Halterung. In den meisten Fällen wird anschließend ein elektrisch isolierendes Klebemittel „unterfüllt“, um eine stärkere mechanische Verbindung herzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötverbindungen nicht aufgrund der differentiellen Erwärmung des Chips und des übrigens Systems belastet werden. Es sind jedoch Verbesserungen der zur Unterfüllung in solchen Flip-Chip-Aufbauten verwendeten Materialien erforderlich.
  • Neuere Packaging-Herangehensweisen, wie Through Silicon Via (TSV) und Silikoninterposer, gewinnen viel Aufmerksamkeit von Entwicklern für die Ausführung von Hochleistungs-Multi-Chip-Modul (MCM) und System-In-Chip (SiP). Jedoch werden auch zusätzliche Verbesserungen der Unterfülltechnologien für solche neueren Packaging-Systeme benötigt.
  • US 2012 / 0 113 608 A1 offenbart eine Leiterplattenanordnung, bei dem eine Unterfüllung zwischen einem Chip und einem Substrat angeordnet wird, um den Chip zu stützen. Ein Graben wird in der oberen Schicht der Leiterplatte gebildet, um den Fluss des Underfills zu begrenzen und insbesondere den Kontakt des Underfills mit benachbarten Komponenten zu verhindern, so dass das Underfill nicht mit benachbarten Komponenten auf der Leiterplattenanordnung interferiert. US 2006 / 0 226 527 A1 offenbart ein Halbleiterbauelement bei dem eine Hauptoberfläche jedes der Halbleiterchips mit Chip-Verbindungspads über einen ersten Verbinder verbunden ist, so dass die Vielzahl von Halbleiterchips auf dem Halbleitersubstrat montiert ist, und ein externes Verbindungspad auf der Hauptoberfläche ausgebildet ist, die von einem dem Halbleitersubstrat zugewandten Bereich verschieden ist, und mit dem Steg auf der Verdrahtungsplatte über einen zweiten Verbinder verbunden ist.
  • Die Erfindung ist in den unabhängigen Patentansprüchen 1 und 10 angegeben, Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
    • 1 zeigt eine Schnittdarstellung eines Halbleiterpakets mit einer Embedded Interconnection Bridge (EmIB), die, gemäß einer Ausführungsform der vorliegenden Erfindung, Chiplage 1 (Speicher) mit Chiplage 2 (CPU/SoC) verbindet.
    • 2 zeigt eine Draufsicht einer Paket-Anordnung für co-gepackte High-Performance-Computing (HPC) Chiplagen und High Bandwith Memory (HBM)-Anordnung, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 zeigt eine Schnittdarstellung eines Halbleiterpakets einschließlich einer Speicherchiplage und einer CPU/SoC -Chiplage auf einem gemeinsamen Substrat, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 zeigt eine Schnittdarstellung eines Halbleiterpakets einschließlich einer Speicherchiplage und einer CPU/SoC-Chiplage auf einem üblichen Substrat, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5 ist eine schematische Darstellung der Kupfer-(CU)-Fläche und der Unterfüll-(UF)-Bereiche, wie sie durch die Abstände der Chiplagen (Die-to-Die - D2D) getrennt werden, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 ist eine schematische Darstellung der Kupfer-(CU)-Fläche und der Unterfüll-(UF)-Bereiche, wie sie durch die Abstände der Chiplagen (Die-to-Die - D2D) getrennt werden, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 7 zeigt eine beispielhafte Draufsicht einer Anordnung für Leiterbahnen für kleine Unterfüllungen zwischen den Chiplagen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8 zeigt eine repräsentative Schnittdarstellung eines Teils der Anordnung der in 7 dargestellten Leiterbahnen gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 9 ist eine Darstellung, die die Nutzung der Leiterbahnen/Vertiefungen zur Begrenzung der Eposxidunterfüllung, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt eine Draufsicht auf eine Anordnung von Leiterbahnen/Vertiefungen zur Nutzung als Ablaufbahnen für überschüssiges Epoxid, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 11 beinhaltet eine Vielzahl Simulationsaufnahmen der Simulationsergebnisse, die, gemäß einer Ausführungsform der vorliegenden Erfindung, ein Ablaufgrabenkonzept aufzeigen.
    • 12 ist eine schematische Darstellung einer Tintenbarriere und der Unterfüll-(UF)-Bereiche, wie sie durch die Abstände der Chiplagen (Die-to-Die - D2D) getrennt werden, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 13A zeigt eine Schnittdarstellung eines Halbleiterpakets, das mehrere Chiplagen, die mit einer Embedded Interconnect Bridge (EmIB) gekoppelt sind, umfasst und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials beinhaltet, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 13B zeigt eine Schnittdarstellung eines Halbleiterpakets, das mehrere Chiplagen, die mit einer Embedded Interconnect Bridge (EmIB) gekoppelt sind, umfasst und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials beinhaltet, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 14 zeigt eine Schnittdarstellung eines Halbleiterpakets, das mehrere Chiplagen, die mit einem Interposer gekoppelt sind, umfasst und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials beinhaltet, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 15 veranschaulicht eine Schnittdarstellung eines 3D-integrierten Schaltungspaketes mit Through-Mold-Kopplungsstrukturen der ersten Ebene und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 16 veranschaulicht eine Schnittdarstellung eines 3D-integrierten Schaltungspaketes mit Through-Mold-Kopplungsstrukturen der ersten Ebene und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 17 veranschaulicht eine Schnittdarstellung eines kernlosen Substrats mit eingebetteter gestapelter Through-Silicon-Via-Chiplage und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials.
    • 18 ist ein Schema eines Computersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es wird das Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie Packaging-Architekturen und Kopplungsstruktur-Architekturen angeführt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie der Herstellungsprozess für Halbleiter, nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötigerweise zu verkomplizieren. Des Weiteren ist es selbstverständlich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Repräsentationen und nicht zwangsläufig maßstäblich gezeichnet sind.
  • Eine oder mehr hierin beschriebene Ausführungsformen verweisen auf Verfahren und Prozesse zur Kontrolle des Fließverhaltens des Unterfüllmaterials (UF) zur Reduzierung des D2D-Abstands in auf Embedded Interconnection Bridge (EmIB)-basierten Halbleiterpaketen und Produkten. Die Aspekte können eine oder mehrere Kapillarunterfüllungen, EmIB-basierte Strukturen, auf Silicon-Interposer basierende Strukturen, enge Zwischenräume zwischen den Chiplagen und allgemeine Produkte mit engen Abstandsspezifikationen der Chiplagen enthalten.
  • Embedded Interconnection Bridge (EmIB)-Technologie wird für High Performance Computing (HPC) mit High Bandwith Memory (HBM) eingesetzt und/oder beurteilt, Beispiele hierfür werden nachstehend in Zusammenhang mit den 1 und 2 beschrieben. Allgemein ist die Ermöglichung eines kleinen (z.B. ungefähr 100 Mikron) Chiplagen- (D2D)-Abstand zwischen dem Hauptprozessor/der System-on-Chip-Lage (CPU/SoC) eine Herausforderung, ein Beispiel hierfür wird in Verbindung mit 3 beschrieben.
  • 1 zeigt eine Schnittdarstellung eines Halbleiterpakets 100 mit einer Embedded Interconnection Bridge (EmIB), die, gemäß einer Ausführungsform der vorliegenden Erfindung, Chiplage 1 (Speicher) mit Chiplage 2 (CPU/SoC) verbindet. Gemäß 1 umfasst das Halbleiterpaket 100 eine erste Chiplage 102 (z.B. die Speicherchiplage) und eine zweite Chiplage 104 (z.B. eine CPU- oder SoC-Chiplage). Die erste Chiplage 102 und die zweite Chiplage 104 werden über die über die Kontakthügel 108 und 110 der ersten Chiplage 102 und der zweiten Chiplage 104 an EmIB 106 und die Bondpads 112 des EmIB, z.B. durch Thermokompressionbondtechnik (TCB) gekoppelt. Die erste Chiplage 102, die zweite Chiplage 104 und EmIB 106 werden mit zusätzlichen Routing-Schichten 114 umfasst, wie in 1 dargestellt. Die zusätzlichen Routing-Schichten können einfach oder komplex sein und können zur Kopplung an andere Pakete dienen oder einen Teil oder die Gesamtheit eines organischen Pakets oder einer Leiterplatte (PCB) etc. sein.
  • 2 zeigt eine Draufsicht einer Paket-Anordnung 200 für co-gepackte High-Performance-Computing (HPC) Chiplagen und High Bandwith Memory (HBM)-Anordnung, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 2 umfasst die Paket-Anordnung 200 ein gemeinsames Substrat 202. Eine CPU/SoC-Chiplage 204 wird zusammen mit 8 Speicherchiplagen 206 vom Substrat 202 gestützt. Eine Vielzahl EmIBs 208 brückt die Speicherchiplagen 206 über die C4-Verbindungen 210 an die CPU/SoC-Chiplage 204. Der Chiplagen-Abstand 212 beträgt etwa 100 - 200 Mikron. Es ist selbstverständlich, dass aus der Ansicht von oben die Chiplagen 204 und 206 über den C4-Verbindungen 210 angeordnet sind, die über den EmIBs 208 angeordnet sind, die im Substrat 202 enthalten sind.
  • 3 zeigt eine Schnittdarstellung eines Halbleiterpakets 300 einschließlich einer Speicherchiplage 302 und einer CPU/SoC-Chiplage 304, die auf einem gemeinsamen Substrat 306, gemäß einer Ausführungsform der vorliegenden Erfindung, angeordnet ist. Gemäß 3 beträgt der D2D-Abstand 308 zwischen der Speicherchiplage 302 und der CPU/SoC-Chiplage 304 etwa 100 - 200 Mikron. Ein Unterfüll-(UF)-Unterfüllungsmaterial 309 wird über die Lücke 308 aufgebracht. Die Kontakthügel 310 der Speicherchiplage 302 befinden sich etwa 1 Millimeter von der Kante 312 der Speicherchiplage 302 entfernt. Gemäß einer Ausführungsform der vorliegenden Erfindung kann der resultierende Bereich 314 zur Aufbringung eines strukturierten Barrierematerials, wie nachstehend in Verbindung mit 4 detaillierter beschrieben wird, genutzt werden. Außerdem können die Slots in solchen Barrierematerilien (z.B. eine Kupfer-(CU)-Fläche) die Stärke der Epoxidfüllung/Femhaltezone (Keep Out Zone - KOZ) im Bereich 316 genutzt werden.
  • Genauer und unter allgemeiner Bezugnahme auf die 1 - 3, können die mit HBM-Chiplagen verbundenen hohen Kosten das Testen der CPU-Chiplage vor der Anbringung der Speicherchiplage erfordern. Die aktuellen CPU-Unterfüllprozesse führen zu einer Stärke der Expoxidfüllung, die verhindern kann, dass die Speicherchiplage weniger als 200 Mikron von der CPU-Chiplage entfernt angebracht werden kann. Erste Beurteilungen der Verwendung einer Barriere oder von Dämmen an der Seitenwand der CPU-Schicht waren nicht erfolgreich. Außerdem können Herausforderungen in Bezug auf die Füllung aller Chiplagen ohne Hohlraumbildung entstehen, wenn alle Chiplagen vor der Unterfüllung verbunden werden. Das Hauptrisiko tritt auf, wenn von der Verschmelzung der Fließfront und auch der sehr schnellen Kantenflüssen entlang der kleinen Chiplagen zu Chiplagen-Distanzen abgeleitet wird.
  • Ein allgemeiner Ansatz gemäß einer oder mehr Ausführungsformen der vorliegenden Erfindung, kann die Geometrie der UF-Unterfüllung (z.B. Höhe, Breite und Ausbreitung) für ein bestimmtes Unterfüll-(UF)-Epoxidmaterial und Prozessbedingungen durch die Kontrolle des Flusses überschüssigen Epoxidmaterials mit Hilfe von strukturierten (z.B. mit Slots) Barrieren (z.B. die Verwendung von Cu-Flächen) zur Kanalisierung des Epoxidmaterials moduliert werden, wodurch eine geringe Unterfüllungsbreite erzielt wird. In einer solchen Ausführungsform werden Barrieren wie Leiterbahnen oder Vertiefungen mit verschiedenen Breiten und Längen gebildet, und ihre Position und Ausrichtung wird in Abhängigkeit der Epoxidfließfront, die bei Fehlen der Barriere baobachtet wurde, entwickelt. Solche Slots können für verschiedene Größen der Chiplagen und der erforderlichen Abstände zwischen den Chiplagen angepasst werden. In spezifischen alternativen Ausführungsformen können andere Barrieren wie Oberflächenenergiebarrieren wirksamer gemacht werden, wenn die Slots und/oder Vertiefungen entlang der Länge der Tintenbarriere hergestellt werden. Die Strukturierung des Substrats und die Laserablation sind als geeignete Verfahren zur Herstellung von Tintenbarrieren-Slots eingeschlossen.
  • Genauer, gemäß einer oder mehr Ausführungsformen der vorliegenden Erfindung, wird der D2D-Abstand von 100 bis 200 Mikron erzielt, indem die Geometrie der UF-Unterfüllungen auf einer CPU-Chiplage an der Beeinträchtigung der Platzierung der Speicherchiplage gehindert wird. Die Ausbreitung/das Ausströmen des UF erstreckt sich nicht auf die Oberflächen der Speicherpads (z.B. für eine Distanz von etwa 1,1 Millimetern für die Kante einer CPU-Chiplage). In einer bestimmten Ausführungsform ist der Bereich auf der Substratoberfläche zwischen den Feinabstand-Kontakthügeln auf der CPU- und der Speicherchiplage (z.B. etwa 1,3 Millimeter) der Bereich, in dem ein Barrierematerial aufgebracht wird.
  • 4 ist ein Beispiel für das oben Beschriebene, sie zeigt eine Schnittdarstellung eines Halbleiterpakets 400 einschließlich einer Speicherchiplage 402 und einer CPU/SoC-Chiplage 404, die auf einem gemeinsamen Substrat 406, gemäß einer Ausführungsform der vorliegenden Erfindung, angeordnet ist. Gemäß 4 ist eine EmIB-Struktur 405 im Substrat 406 enthalten und koppelt die Speicherchiplage 402 mit der CPU/SoC-Chiplage 404. Der D2D-Abstand 408 zwischen der Speicherchiplage 402 und der CPU/SoC-Chiplage 404 beträgt etwa 100 - 200 Mikron. Ein Unterfüll-(UF)-Unterfüllungsmaterial 409 wird über die Lücke 408 aufgebracht. Die Feinabstand-Kontakthügel 410 der Speicherchiplage 402 befinden sich etwa 1 Millimeter von der Kante 412 der Speicherchiplage 402 entfernt. Gemäß einer Ausführungsform der vorliegenden Erfindung beinhaltet der entstehende Bereich 414 eine Schicht 418 aus strukturiertem Barrierematerial (z.B. eine strukturierte Kupferschicht), die darauf angebracht ist. In einer spezifischen Ausführungsform, die nachstehend detaillierter beschrieben wird, können die in der Barrierematerialschicht 418 gebildeten Slots zur Reduzierung der Breite der Epoxidverrrundungen/der Fernhaltezone (KOZ), z.B. im Bereich A in 4, verwendet werden. Dementsprechend stellt 4 die Kontrolle der Nähe einer CPU-UF-Eposxidunterfüllung zu einer Kante der Speicherchiplage beispielhaft dar. Die Kontrolle kann erzielt werden, indem die Geometrie der UF-Unterfüllung auf einer CPU-Chiplage gehindert wird, die Platzierung der Speicherchiplage (z.B. in Bereich A) zu beeinträchtigen.
  • Es wird erwartet, dass der Fluss des UF-Epoxids entlang der Kante einer CPU-Chiplage ist in den Feinabstands-Kopplungsstruktur-Bereichen (z.B. 55 oder 65 Mikron) zum EmIB schneller ist, wodurch dieser Bereich normalerweise eine größere Unterfüllungsbreite aufweist. 5 ist ein Beispiel für eine schematische Darstellung 500 der Kupfer-(CU)-Fläche 502 und der Unterfüll-(UF)-Bereiche 504 , wie sie durch die Abstände (z.B. 100 - 200 Mirkron) der Chiplagen (Die-to-Die - D2D) 506 getrennt werden, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß wurden Slots 508 in der Cu-Fläche 502 gebildet und der UF-Fluss besitzt die Struktur 510. Die linke Seite von 5 zeigt die Platzierung des Barrierematerials (z.B. eine Cu-Fläche). Die Cu-Fläche 502 erstreckt sich zwischen zwei angrenzenden Chiplagen z.B. über die gesamte Länge einer CPU-Chiplage 505 und, möglicherweise, auch unter einen Teil einer angrenzenden Speicherchiplage.
  • Es ist selbstverständlich, dass Länge und Breite angepasst werden können, um die Höhe und Breite der Epoxidunterfüllung zu minimieren, wie in 5 dargestellt. Es können auch andere Strukturen als Slots im Barrierematerial (z.B. Kupferfläche) gebildet werden. Solche Slots oder Strukturen, die in Kupfer oder andere Barrierematerialien geschnitten werden, können die Kontrolle der US-Ausbreitung und/oder der Form der Unterfüllung oder deren Höhe in verschiedenen Bereichen entlang einer Kante einer Chiplage ermöglichen. In einer Ausführungsform werden die Slots oder Strukturen mit einer Laserablation hergestellt, um eine Unterfüll-Ferhaltezone (KOZ) zu reduzieren. Es ist selbstverständlich, dass die Slots oder Strukturen in verschiedenen Formen, Größen und/oder Ausrichtungen, abhängig von der spezifischen Anwendung, hergestellt werden können.
  • In einer Ausführungsform agiert die Kante der Kupferfläche 502 als Barriere zum UF-Epoxid und es können zusätzlich Slots in der Kupferfläche angebracht werden, um überschüssiges Epoxidmaterial, das über den Bereich hinausragt, abfließen zu lassen. In 5 wird die Abflussrichtung durch den Pfeil 512 angezeigt. In einer bestimmten Ausführungsform fließt das UF in den Feinabstand-Interconnet-Bereichen an EmIB 550 stärker, wie in 5 dargestellt.
  • In einer anderen Hinsicht, falls zwei CPU-Schichten über einem gemeinsamen Substrat angeordnet werden, können die Slots im Barrierematerial in einem Winkelmuster und Winkelausrichtung, abhängig von der Richtung des UF-Abflusses, angebracht werden. 6 ist ein Beispiel für eine schematische Darstellung 600 der Kupfer-(CU)-Fläche 602 und der Unterfüll-(UF)-Bereiche 604 , wie sie durch die Abstände (z.B. 100 - 200 Mirkron) der Chiplagen (Die-to-Die - D2D) 606 getrennt werden, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 6 besitzt die Cu-Fläche 602 eine erste Vielzahl Slots 608 mit einer ersten Ausrichtung und eine zweite Vielzahl Slots 609 mit einer zweiten, unterschiedlichen darin gebildeten Ausrichtung. Der UF-Fluss besitzt die Struktur 610. Die linke Seite von 6 zeigt die Platzierung des Barrierematerials (z.B. eine Cu-Fläche). Die Cu-Fläche 602 wird von zwei CPU-Chiplagen, 605A und 605B, und möglicherweise teilweise durch eine angrenzende Speicherchiplage genutzt. Die UF-Abflussrichtungen werden durch die Pfeile 612 und 613 angezeigt. In einer bestimmten Ausführungsform fließt das UF in den Feinabstand-Interconnet-Bereichen an EmIB 650 stärker, wie in 6 dargestellt. In einer bestimmten Ausführungsform werden, wie abgebildet, Winkelslots (608 und 609) in der Cu-Fläche angeordnet und in der entsprechenden Richtung 612 oder 613 des UF-Epoxidflusses ausgerichtet.
  • Gemäß den 5 und 6 können Slots wie die Slots 508, 608 und 609 oder andere geometrische Strukturen mit einem Ultraviolett-Laserablationsprozess (UV-Laserablation), der das zugrunde liegende dielektrische Material nicht beschädigt, gebildet werden. In einer beispielhaften Ausführungsform umfasst ein geeigneter Laserparametersatz die Verwendung gepulster UV-Laserablation mit Laserwellenlängen von etwa 355 Nanometern, einer Leistung von etwa 18 mJ, einer Frequenz (z.B. Wiederholungsrate) von etwa 32 kHz, einer Galvonic-Geschwindigkeit von etwa 210 mm/s, einer Spotgröße von etwa 8 Mikron, einer Strahlausbreitung von etwa 10X (z.B. für einen Strahldurchmesser von etwa 40 Mikron.) In einer Ausführungsform wird zur Durchführung der Laserablation der Import einer DXF-Datei der Slotstruktur in das Lasersystem benötigt, der Galvo leitet den Laserstrahl so, dass nur das Kupfer in den Slot-Bereichen abgedampft wird.
  • 7 zeigt eine beispielhafte Draufsicht einer Anordnung 700 für Leiterbahnen für kleine Unterfüllungen zwischen den Chiplagen gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 7 wird eine Vielzahl Leiterbahnen 702 mit einem oder mehr bereitgestellten Pads 704, 706, 708, 710 gekoppelt, um ein Anheben zu vermeiden. Eine CPU-Chiplage 712, eine erste Speicherchiplage 714 und eine zweite Speicherchiplage 716 liegen über der Anordnung 700. Die dargestellte Anordnung kann einen zweistufigen Prozessfluss ermöglichen, wobei die CPU vor der Verbindung der Speicherchiplagen unterfüllt wird. In einer anderen Ausführungsform ermöglicht die Anordnung außerdem einen Prozessfluss, wobei alle Chiplagen vor der Unterfüllung verbunden werden, soweit jede Chiplage mindestens eine freie Seite besitzt, die nicht an eine benachbarte Chiplage angrenzt, um den Abfluss des UF-Materials zu ermöglichen.
  • 8 zeigt eine repräsentative Schnittdarstellung eines Teils der Anordnung der in 7 dargestellten Leiterbahnen gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 8 umfasst ein Halbleiterpaket 800 eine erste Chiplage 802 mit einem ersten Überhang 804 angrenzend an Kontakthügel 806 und umfasst eine zweite Chiplage 808 mit einem zweiten Überhang 810 angrenzend an Kontakthügel 812. Die erste und die zweite Chiplage werden über einem Paketsubstrat 814 und einer intervenierenden dielektrischen Schicht 816 angeordnet. In einer Ausführungsform ist die dielektrische Schicht 816 eine dielektrische Aginomoto-Buil-Up-Film (ABF)-Schicht. Die Leiterbahnen 818 werden auf der dielektrischen Schicht 816 zwischen den Chiplagen 802 und 808 angeordnet. In einer Ausführungsform weisen die Charakteristika der Lieterbahnen 818, wie abgebildet, einen Abstand von etwa 20 Mikron auf. Kleinere Abmaße dieses Charakteristikums sind etwa 20 Mikron, wohingegen größere Abmaße etwa 50 Mikron, wie abgebildet, betragen. In einer Ausführungsform ist die Stepping-Chiplage etwa 25 Mikron größer als die tatsächlichen Abmaße der Chiplage auf beiden Seiten. Es ist selbstverständlich, dass die Vertiefungen zwischen den Leiterbahnen mit verschiedenen Breiten, Tiefen und/oder Abständen hergestellt werden können. 9 ist eine Darstellung 900, die die Nutzung der Leiterbahnen/Vertiefungen zur Begrenzung der Eposxidunterfullung, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß Darstellung 900 ist die Eposxidunterfüllung auf etwa 60 Mikron begrenzt. Der Umfang der Begrenzung ist ausreichend, um einen Abstand von 100 Mikron zwischen den Chiplagen zu ermöglichen. Das heißt, dass eine Fernhaltezone (KOZ) von weniger als 100 Mikron durch die Verwendung von Kuper-(Cu)-Leiterbahnen erzielt wird.
  • 10 zeigt eine Draufsicht auf eine Anordnung 1000 von Leiterbahnen/Vertiefungen zur Nutzung als Ablaufbahnen für überschüssiges Epoxid, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 10 umfasst die Anordnung 1000 eine Vielzahl Leiterbahnen 1002 (es ist zu beachten, dass die Leiterbahnen alternativ als in Kupfer gebildete Vertiefungen gesehen werden können. Die Kupferleiterbahnen 1002 bilden Ablaufbahnen für überschüssiges Epoxid bei dessen Auftragung auf die Chiplage 1004, die sich auf der rechten Seite der Anordnung 1000 befindet In einer Ausführungsform ist der Abstand zwischen den Leiterbahnen 1002 so festgelegt, dass der Kapillardruck (Zug) höher ist, als der Kontakthügelbereich 1006. Dies führt dazu, dass das Epoxid von den Ablaufbahnen aufgesogen wird und von der Kante weggeleitet wird, und die Unterfüllung klein hält. Gemäß 7 werden solche Bahnen zwischen den Chiplagen implementiert. 11 beinhaltet eine Vielzahl Simulationsaufnahmen 1100 der Simulationsergebnisse, die, gemäß einer Ausführungsform der vorliegenden Erfindung, ein Ablaufgrabenkonzept aufzeigen. Gemäß den Simulationsaufnahmen 1100 wird ein Epoxid 1102 an A auf die rechte Seite einer Chiplage 1104 aufgebracht. Gemäß den Aufnahmen (A) - (H) wird das Epoxid 1102 unter einen C4-Bereich 1106 der Chiplage 1104 gezogen. Während ihrer Enstehung berührt die Unterfüllung die Vertiefung auf der linken Seite. Die Vertiefung zieht das überschüssige Epoxid mit einer höheren Kapillarkraft, bis die Unterfüllung an der linken Seite gebrochen wird. Dadurch wird die Breite der Unterfüllung kleiner als der Abstand zwischen der Chiplage und den Vertiefungen.
  • In einer anderen Ausführungsform wird eine Tintenbarriere anstatt Kupfer verwendet. In einer solchen Ausführungsform sind die von der Tintenbarriere gebildeten Strukturen breiter als etwa 150 Mikron. Dagegen können Charakteristika mit oder weniger als 150 Mikron während eines Epoxidfließprozesses gebrochen werden. In einer Ausführungsform wird eine breitere Tintenbarriere (z.B. mit einer Breite größer als 150 Mikron) zusammen mit in einem metallischen Barrierematerial (z.B. einer Kupferbarriereschicht) gebildeten Slots verwendet, um eine zusätzliche Aufnahme eines Epoxidflusses bereitzustellen. In einer anderen Ausführungsform sind die Slots in Bereichen, in denen der Epoxidfluss größer ist (z.B. in Bereichen mit Feinabstand-Kopplungsstrukturen) mit relativ breiten Hohlräumen strukturiert.
  • Als Beispiel für eine Implementierung mit einer Tintenbarriere beinhaltet 12 eine schmatische Anordnung 1200 einer Tintenbarriere 1202 und Unterfüllbereichen (UF-Bereichen) 1204, wie durch den D2D-Abstand 1206 (z.B. 100 - 200 Mikron) getrennt, gemäß einer Ausführungsform der vorliegenden Erfindung. Das UF-Material 1204 kann an den feinen Kontakthügelstrukturen, wie in 12 gezeigt, in größerem Umfang abfließen. Außerdem befindet sich eine zweite Tintenbarriere 1203 auf derselben Seite des Abstands 1206 wie UF 1204. 12 enthält außerdem vergrößerte Ansichten der Tintenbarriere 1202 (als Draufsicht 1202A und Schnittdarstellung 1202B) und der Tintenbarriere 1203 (als Draufsicht 1203A und Schnittdarstellung 1203B). Wie aus den vergrößerten Ansichten ersichtlich, können in einer Ausführungsform die Slots 1250 und 1252 in den Tintenbarrieren 1202 und 1203 enthalten sein. In einer solchen Ausführungsform werden die Slots und Strukturen in den Tintenbarrieren 1202 und 1203 in die Tinte geschnitten, um UF-Material, das die Höhe der Tintenbarriere überschreitet, aufzunehmen. In einer spezifischen Ausführungsform, wie in 12 dargestellt, unterstützen die Slots auf der linken Seite der Anordnung 1200 und die verbundenen Slots auf der rechten Seite der Anordnung 1200 den Abfluss des überschüssigen UF-Materials und die Reduzierung der Unterfüllungsbreiten.
  • Die hierin beschriebenen Ausführungsformen können weitreichende Umsetzungen finden, z.B. zur Verbesserung der Zuverlässigkeit. Die Anwendung können unter anderem CPUs/Prozessoren, Multi-Cip-3D-Packaging einschließlich CPU in Kombination mit anderen Bauelementen, Speicher (z.B. Flash/DRAM/SRAM etc.) umfassen. Nachstehend werden verschiedene Beispiele gegeben. Die Anwendungsmöglichkeiten beinhalten Anwendungen in Hochleistungsmikroprozessoren (z.B. Server)-Paketen, Multi-Chip-Packges, organischen Paketsubstraten, Übertragungsleitungen, 2,5D (Si-Charakterisk zwischen Chiplage und Platine), Einbettungen, Einbettungen in Pakete und andere Architekturen. Allgemeiner gesagt, gibt es für die hierin beschriebenen Ausführungsformen weitreichende Umsetzungsmöglichkeiten für CPUs/Prozessoren, Multi-Cip-3D-Packaging einschließlich CPU in Kombination mit anderen Bauelementen, Speicher (z.B. Flash/DRAM/SRAM etc.) umfassen. Nachstehend werden verschiedene, nicht darauf beschränkte, Beispiele gegeben. Die Anwendungen können für Flip-Chips, C4-Montagetechniken und/oder Kugelgitteranordnung (BGA)-Anwendungen besonders nützlich sein.
  • In einem ersten allgemeinen Beispiel, ein in 4 dargestelltem Beispiel, gemäß einer Ausführungsform der vorliegenden Erfindung, ist eine Chiplage abhängig von der spezifischen Anwendung mit einem flexiblen Substrat oder starrem Substrat gekoppelt. Das Substrat weist eine Vielzahl von darin angeordneten elektrischen Leiterbahnen auf. Bei einer Ausführungsform ist auch eine äußere Kontaktschicht gebildet. Bei einer Ausführungsform schließt die äußere Kontaktschicht eine Kugelgitteranordnung (BGA) ein. Bei anderen Ausführungsformen schließt die äußere Kontaktschicht ein Array wie z. B., aber nicht beschränkt auf, ein Land Grid Array (LGA) oder ein Array von Pins (PGA) ein. Die Bereiche 414 zur Inklusion der Barrieren 418 zur Kontrolle des Fließverhaltens des Unterfüllmaterials werden im Substrat des Paket bereitgestellt.
  • In einem anderen Umsetzungsbeispiel zeigt 13A die Schnittdarstellung des Halbleiterpakets 1300A einschließlich mehrerer mit einem EmIB gekoppelter Chiplagen, die alle Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials enthalten, gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Gemäß 13A beinhaltet das Halbleiterpaket 1300A eine erste Chiplage 1302 (wie ein CPU, Speicherchipset etc.) und eine zweite Chiplage 1304 (wie ein CPU, Speicherchipset etc.). Die erste Chiplage 1302 und die zweite Chiplage 1304 sind über die Kontakthügel 1308 und 1310 der ersten Chiplage 1302 und der zweiten Chiplage 1304 an ein EmIB 1306 und die Bondpads 1312 der Siliziumbrücke, z.B. durch Thermokompressionsbonding (TCB) gekoppelt. Die erste Chiplage 1302, die zweite Chiplage 1304 und das EmIB 1306 werden durch zusätzlichen Routingschichten 1314 eingeschlossen, wie in 13A dargestellt. Die zusätzlcihen Routingschichten können einfach oder komplex sein und können zur Kopplung an andere Pakete oder als Teil oder Gesamtheit eines organischen Pakets oder einer Leiterplatte (PCB) dienen. Ein Epoxid-Unterfüllmaterial 1349 wird zwischen der ersten Chiplage 1302 und dem EmIB 1312/der Strukturschnittstelle 1314 und zwischen der zweiten Chiplage 1304 und dem EmIB 1312/der Strukturschnittstelle 1314 eingeschlossen. In einer Ausführungsform werden die Bereiche 1301 zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials in der Struktur 1314 bereitgestellt. In einer anderen Ausführungsform wird eine Siliziumbrücke verwendet, die nicht im Paket eingebettet ist, sondern in einem offenen Hohlraum liegt. In einem anderen Umsetzungsbeispiel zeigt 13B die Schnittdarstellung des Halbleiterpakets 400B einschließlich mehrerer mit einem EmIB gekoppelter Chiplagen-Stapel, die alle Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials enthalten, gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Gemäß 13B umfasst das Halbleiterpaket 1300B eine erste Chiplage 1352 (wie einen Haupprozessor, CPU) und eine zweite Chiplage 1354 (wie ein zusätzliches CPU oder eine Speicherchiplage oder einen Speicherchipstapel, der Speicherchipstapel wird in 13B illustriert). Die erste Chiplage 1352 und die zweite Chiplage 1354 sind über die Kontakthügel 1358 und 1360 der ersten Chiplage 1352 und der zweiten Chiplage 1354 an ein EmIB 1356 durch Thermokompressionsbonding (TCB) gekoppelt. Das EmIb 1356 ist, wie in 13B dargestellt, in ein Substrat eingebettet (z.B. ein flexibles organisches Substrat) oder eine Plattenmaterial 1370 (z.B. Epoxid-PCB-Material). Ein Epoxid-Verrrundungsmaterial 1399 ist zwischen der ersten Chiplage 1352 und dem EmIB 1356/der Substratschnittstelle 1370 und zwischen der zweiten Chiplage 1354 und dem EmIb 1356/der Substratschnittstelle 1370 eingeschlossen. In einer Ausführungsform werden die Bereiche 1351 zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials in der Struktur 1370 bereitgestellt.
  • Die Ausführungsformen der vorliegenden Erfindung können auch auf eine InterposerStruktur angewendet werden, entweder in einer Interposer/Substratschnittstelle oder in einer Chiplage/Interposerschnittstelle, oder beiden. 14 zeigt zum Beispiel eine Schnittdarstellung eines Halbleiterpakets 1400, das mehrere Chiplagen, die mit einem Interposer gekoppelt sind, umfasst und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials beinhaltet, gemäß einer Ausführungsform der vorliegenden Erfindung. Gemäß 14 beinhaltet das Hableiterpaket 1400 eine erste Chiplage 1402 und eine zweite Chiplage 1404. Die erste Chiplage 1402 und die zweite Chiplage 1404 sind mit einem Interposer 1406, wie beispielsweise einem Silizium-Interposer, gekoppelt. Die erste Chiplage 1402 und die zweite Chiplage 1404 sind über die Kontakthügel 1408 und 1410 der ersten Chiplage 1402 und der zweiten Chiplage 1404 an den Interposer 1406 und die Bondpads 1412 des Interposers 1406, z.B. durch Thermokompressionsbonding (TCB) gekoppelt. Der Interposer koppelt die erste Chiplage 1402 und die zweite Chiplage 1404 mit einem organischen Paket 1420. Das organische Paekt 1420 kann seine eigenen Routingschichten, wie in 14 dargestellt, beinhalten. Die Kopplung über den Interposer 1406 kann durch die verwendung von Through-Silicon-Vias (TSVs) 1430, wie auch in 14 dargestellt, erreicht werden. Die Abbildung einer Ausführungsform zeigt mögliche Platzierungen zur Inklusion eines Unterfüllmaterials 1497, 1498 oder die Inklusion von 1498 zwischen der ersten Chiplage 1402 und Interposer 1406, zwischen der zweiten Chiplage 1404 und Interposer 1406 und zwischen Interposer 1406 und Paket 1420. In einer Ausführungsform werden die Bereiche 1401A zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials zwischen einer Chiplage und einem Interposer im Interposer 1406 bereitgestellt. In einer Ausführungsform werden die Bereiche 1401B zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials zwischen einem Interposer und einem Substrat im organischen Paket 1420 bereitgestellt.
  • In anderer Hinsicht werden verschiedene 3D-Integrated-Circuit-Packages mit Through-Mold-Kopplungsstrukturen der ersten Ebene und einschließlich eines Epoxid-Unterfüllmaterials gemäß Ausführungsformen der vorliegenden Erfindung beschrieben. In einem ersten Beispiel unter Bezugnahme auf 15 schließt ein Halbleiterpaket 1500 ein Substrat 1502 ein. Eine untere Halbleiter-Chiplage 1504 weist eine aktive Seite 1506 mit einer Fläche auf. Die untere Halbleiter-Chiplage 1504 ist mit dem Substrat 1502 mit der aktiven Seite 1506 distal vom Substrat 1502 gekoppelt. Eine obere Halbleiter-Chiplage 1508 weist eine aktive Seite 1510 mit einer Fläche auf, die größer ist als die Fläche der unteren Halbleiter-Chiplage 1504. Die obere Halbleiter-Chiplage 1508 ist mit dem Substrat 1502 mit der aktiven Seite 1510 nahe am Substrat 1502 gekoppelt. Die aktive Seite 1506 der unteren Halbleiter-Chiplage 1504 steht der aktiven Seite 1510 der oberen Halbleiter-Chiplage 1508 gegenüber und ist durch die Chiplage-zu-Chiplage-Kopplungsstrukturen 1512 leitend damit gekoppelt (z.B. aus Lötkontakthügeln auf jeder Seite der Chiplage). Die obere Halbleiter-Chiplage 1508 ist mit dem Substrat 1502 durch Kopplungsstrukturen der ersten Ebene 1514 leitend gekoppelt, welche die untere Halbleiter-Chiplage 1504 umgehen. Die obere Halbleiter-Chiplage 1508 ist weiter mit dem Substrat 1502 durch eine Vielzahl von Kontakthügeln (z.B. hohen Kupferkontakthügeln) 1520 leitend gekoppelt, die sich von der aktiven Seite 1510 der oberen Halbleiter-Chiplage 1508 und neben der unteren Halbleiter-Chiplage 1504 erstrecken. Die Vielzahl von Kontakthügeln 1520 ist mit den Kopplungsstrukturen der ersten Ebene 1514 gekoppelt. Bei einer Ausführungsform sind die untere Halbleiter-Chiplage 1504, die Vielzahl von Kontakthügeln 1520 in einer Formschicht 1516 untergebracht, wie dargestellt in 15. Bei einer Ausführungsform sind die obere Halbleiter-Chiplage 1508 und die untere Halbleiter-Chiplage 1504 weiter mit dem Substrat 1502 durch eine Epoxid-Unterfüllmaterialschicht 1518 gekoppelt, wie es auch in 15 dargestellt ist. In einer Ausführungsform werden die Bereiche 1501 zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterialsim Substrat 1502 bereitgestellt.
  • Bei einer Ausführungsform ist die obere Halbleiter-Chiplage 1508 konfiguriert, Strom an die untere Halbleiter-Chiplage 1504 bereitzustellen. Bei einer Ausführungsform ist die obere Halbleiter-Chiplage 1508 konfiguriert, die Kommunikation zwischen der unteren Halbleiter-Chiplage 1504 und dem Substrat 1504 beispielsweise durch das Routen im Substrat 1508 zu erleichtern. Bei einer Ausführungsform weist die untere Halbleiter-Chiplage 1504 keine Through Silicon Vias (TSVs) auf. Deshalb wird die Verbindung zwischen der unteren Chiplage 1504 und dem Substrat 1502 indirekt durch Kopplungsstrukturleitungen auf der oberen Chiplage 1508 sowie die FLI-Kontakthügel 1514 erreicht. Es ist jedoch selbstverständlich, dass bei einer alternativen Ausführungsform eine untere Chiplage direkt unter Verwendung einer TSV auf der unteren Chiplage verbunden werden kann.
  • Deshalb sind unter Bezugnahme auf 15 bei einem 3D-IC mit Through-Mold-FLI die untere und obere aktive Chiplage in Gegenüberanordnung gestapelt. Keine TSV kann erforderlich sein, um eine solche 3D-IC-Stapelung zu erreichen. FLI-Kupferkontakthügel sind in einer Formschicht eingebettet. Die obere und untere Chiplage weisen eine durch die Formmasse unterfüllte gemeinsame Schnittstelle auf. Von der Art und Weise der Fertigung wird die endgültige 3D-gestapelte IC-Chiplage mit Through-Mold-FLI an einem Paketsubstrat befestigt, unterfüllt und zusammengefügt.
  • Eine oder beide Halbleiter-Chiplagen 1504 oder 1508 können aus einem Halbleitersubstrat wie einem einkristallinen Siliziumsubstrat gebildet werden. Andere Materialien wie z. B., aber nicht beschränkt auf, Gruppe-III-V-Material und Germanium oder Silizium-Germanium-Materialsubstrate können auch berücksichtigt werden. Die aktive Seite (1506 oder 1510) der Halbleiter-Chiplage 1504 oder 1508 kann die Seite sein, auf der Halbleiterbauelemente gebildet werden. Bei einer Ausführungsform schließt die aktive Seite 1506 oder 1510 der Halbleiter-Chiplage 1504 oder 1508 jeweils eine Vielzahl von Halbleiterbauelementen ein, wie z. B., aber nicht beschränkt auf, Transistoren, Kondensatoren und Widerstände, die durch eine Chiplagen-Verbindungsstruktur in Funktionsschaltungen verbunden sind, um dadurch eine integrierte Schaltung zu bilden. Für den Fachmann ist es offensichtlich, dass die Geräteseite der Halbleiter-Chiplage einen aktiven Teil mit integrierten Schaltungen und Verbindungen einschließt. Die Halbleiter-Chiplage kann gemäß mehreren unterschiedlichen Ausführungsformen jedes geeignete integrierte Schaltungs-Bauelement sein, einschließlich, aber nicht beschränkt auf, ein Mikroprozessor (Ein- oder Mehrkern), ein Speichergerät, ein Chipsatz, eine Grafikbaugruppe, eine anwendungsspezifische integrierte Schaltung.
  • Die gestapelte Chiplagen-Vorrichtung 1500 kann insbesondere für das Packaging einer Speicherchiplage mit einer Logikchiplage geeignet sein. Beispielsweise ist bei einer Ausführungsform eine Chiplage 1504 oder 1508 eine Speicherchiplage. Die andere Chiplage ist eine Logikchiplage. Bei einer Ausführungsform der vorliegenden Erfindung ist die Speicherchiplage ein Speichergerät, wie z. B., aber nicht beschränkt auf, ein Static Random Access Memory (SRAM), ein dynamischer Zugriffsspeicher (DRAM), ein Permanentspeicher (NVM), und die Logikchiplage ist eine Logikbaugruppe, wie z. B., aber nicht beschränkt auf, ein Mikroprozessor und ein Digitalsignal-Prozessor.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung bestehen eine oder mehrere der Chiplagen-Kopplungsstrukturen 1512, der Vielzahl von Kontakthügeln 1520 oder der Kopplungsstrukturen der ersten Ebene 1514 aus einem Array von metallischen Kontakthügeln. Bei einer Ausführungsform besteht jeder metallische Kontakthügel aus einem Metall wie z. B., aber nicht beschränkt auf, Kupfer, Gold oder Nickel. Das Substrat 1502 kann abhängig von der speziellen Anwendung ein flexibles Substrat oder ein starres Substrat sein. Bei einer Ausführungsform weist Substrat 1502 eine Vielzahl von darin angeordneten elektrischen Leiterbahnen auf. Bei einer Ausführungsform ist auch eine äußere Kontaktschicht gebildet. Bei einer Ausführungsform schließt die äußere Kontaktschicht eine Kugelgitteranordnung (BGA) ein. Bei anderen Ausführungsformen schließt die äußere Kontaktschicht ein Array wie z. B., aber nicht beschränkt auf, ein Land Grid Array (LGA) oder ein Array von Pins (PGA) ein.
  • In Bezug auf die Formschicht 1516 können mehrere Optionen verwendet werden, um die Schicht herzustellen. Bei einer Ausführungsform wird eine FLI-Kontakthügel- und untere Chiplage-Umspritzungs-Herangehensweise verwendet. Bei einer Ausführungsform wird die Umspritzungsschicht anschließend zurückgeschliffen, um die FLI-Kontakthügel freizulegen. Bei einer Ausführungsform erfolgt das Zurückschleifen in der Nähe vom Kontakthügel (z. B. Kupferkontakthügel) und dann wird Laserablation eingesetzt, um die Kupferkontakthügel zu öffnen. Anschließend erfolgt Lötpastendruck oder Mikrokugelbefestigung an den Kupferkontakthügeln. Bei einer Ausführungsform erfolgt direktes Laseröffnen der Kupferkontakthügel ohne irgendein Zurückschleifen. Ein Lötvorgang kann in ähnlicher Weise wie oben ausgeführt werden. Bei einer weiteren Ausführungsform sind die Kontakthügel und untere Chiplagen-Form mit einer Polymerfolie über den FLI-Kontakthügeln und der unteren Chiplage freigelegt. Es ist keine Freilegung der Kontakthügel erforderlich; jedoch kann die Reinigung der FLI-Cu-Kontakthügel durch Plasma oder Laser usw. erforderlich sein. Bei einer weiteren Ausführungsform wird Spritz- oder Formpressen verwendet. Bei einer weiteren Ausführungsform wird kapillare Unterfüllschichtbildung erweitert, um die FLI-Kontakthügel abzudecken anstatt konventionellem Formen. Die Formschicht 1516 kann aus einem nicht leitenden Material bestehen. Bei einer Ausführungsform besteht die Formschicht 1516 aus einem Material wie z. B., aber nicht beschränkt auf, Kunststoff oder einem Epoxidharz, der aus Silica-Füllstoffen besteht.
  • Bei einem zweiten Beispiel unter Bezugnahme auf 16 schließt ein Halbleiterpaket 1600 ein Substrat 1602 ein. Eine untere Halbleiter-Chiplage 1604 weist eine aktive Seite 1606 mit einer Fläche auf. Die obere Halbleiter-Chiplage 1604 ist mit dem Substrat 1602 mit der aktiven Seite 1606 distal vom Substrat 1602 gekoppelt. Eine obere Halbleiter-Chiplage 1608 weist eine aktive Seite 1610 mit einer Fläche auf, die größer ist als die Fläche der unteren Halbleiter-Chiplage 1604. Die obere Halbleiter-Chiplage 1608 ist mit dem Substrat 1602 mit der aktiven Seite 1610 nahe am Substrat 1602 gekoppelt. Die aktive Seite 1606 der unteren Halbleiter-Chiplage 1604 steht der aktiven Seite 1610 der oberen Halbleiter-Chiplage 1608 gegenüber und ist durch die Chiplage-zu-Chiplage-Kopplungsstrukturen 1612 leitend damit gekoppelt. Die obere Halbleiter-Chiplage 1608 ist mit dem Substrat 1602 durch Kopplungsstrukturen der ersten Ebene 1614 leitend gekoppelt, welche die untere Halbleiter-Chiplage 1604 umgehen. Die obere Halbleiter-Chiplage 1608 ist weiter mit dem Substrat 1602 durch eine Vielzahl von Kontakthügeln 1620 leitend gekoppelt, die sich von der aktiven Seite 1610 der oberen Halbleiter-Chiplage 1608 und wenigstens teilweise neben der unteren Halbleiter-Chiplage 1604 zu einer Vielzahl von Lötkugeln 1622 erstrecken. Die Vielzahl von Lötkugeln 1622 ist mit den Kopplungsstrukturen der ersten Ebene 1614 gekoppelt. Bei einer Ausführungsform sind die untere Halbleiter-Chiplage 1604, die Vielzahl von Kontakthügeln 1620 und die Vielzahl von Lötkugeln 1622 in einer Formschicht 1616 untergebracht, wie dargestellt in 16. Bei einer Ausführungsform sind die obere Halbleiter-Chiplage 1608 und die untere Halbleiter-Chiplage 1604 weiter mit dem Substrat 1602 durch eine Unterfüllmaterialschicht 1618 gekoppelt, wie es auch in 16 dargestellt ist. In einer Ausführungsform werden die Bereiche 1601 zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials in der Struktur 1602 bereitgestellt.
  • Deshalb schließt unter Bezugnahme auf 16 eine andere Herangehensweise für einen 3D-IC mit Through-Mold-FLI das Platzieren von Lötzinn innerhalb einer Formschicht ein. Das Lötzinn kann vor dem Formen platziert und dann durch Zurückschleifen oder Laseröffnen freigelegt werden. Alternativ kann Lötpaste nach dem Laseröffnen durch Kupferkontakthügel platziert werden. Die Eigenschaften und Konfigurationen der gepackten Chiplage und die Materialien von Paket 1600 können gleich oder ähnlich denjenigen sein, die für das Paket 1500 oben beschrieben sind. Bei einer Ausführungsform bestehen die Lötkugeln 1622 aus Blei oder sie sind bleifrei, wie Legierungen aus Gold und Lötzinn oder Silber und Lötzinn.
  • Unter Bezugnahme auf die 15 und 16 können gemischte FLI-Kontakthügelhöhen für eine obere Halbleiter-Chiplage verwendet werden. Beispielsweise wird bei einer Ausführungsform eine gemischte FLI-Kontakthügelhöhe unter Verwendung eines Top-Hat- oder eines schlanke Kupfersäule-Kontakthügelherstellungsverfahrens geschaffen. Hier stellen der erste Kontakthügel-Masken- und Plattierungsvorgang kurze Kontakthügelhöhen für FLI und LMI bereit. Der zweite Kontakthügel-Masken und Plattierungsvorgang stellt nur die FLI-Kontakthügel als höhere bereit. Es ist selbstverständlich, dass verschiedene Kombinationen aus Kupfer- und Lötzinn-Kontakthügelherstellung für FLI wie gezeigt in den 15 und 16 ausgeführt werden können.
  • Ferner werden kernlose Substrate mit eingebetteten gestapelten Through Silicon Via-Chiplagen offengelegt. Eine Halbleiter-Chiplage mit C4-Lötkugelverbindungen kann beispielsweise in ein Bumpless Build-UP Layer oder BBUL-Prozessor-Packaging-technologie gepackt sein. Ein solcher Prozess ist kontakhügelfrei, da die üblichen winzigen Lötkontakthügel zur Befestigung der Silizium-Chiplage an die Drähte des Prozessorpakets nicht verwendet. Es besitzt aufgebaute Schichten, da wächst oder um die Silizium-Chiplage herum gebildet wird. Zudem wird in einigen Halbleiterpaketen heute ein kernloses Substrat verwendet, das die dicke Harzkernschicht, die üblicherweise in herkömmlichen Substraten anzutreffen ist, nicht verwendet. In einer Ausführungsform werden die elektrisch leitenden Vias und die Routing-Schichten als Teil des BBUL-Prozesses über der aktiven Seite einer Halbleiter-Chiplage mittel eines Semi-Additiv-Prozesses (SAP) zur Vervollständigung der übrigen Schichten gebildet. Bei einer Ausführungsform wird eine äußere Kontaktschicht gebildet. In einer Ausführungsform ist ein Array aus externen leitenden Kontakten eine Kugelgitteranordnung (BGA). Bei anderen Ausführungsformen schließt das Array äußerer leitender Kontakte ein Array wie z. B., aber nicht beschränkt auf, ein Land Grid Array (LGA) oder ein Array von Pins (PGA) ein. Ein speizfisches Beispiel mit einer gestapelten Chiplage, das in der Schnittdarstellung in 17 veranschaulicht wird, ist das eines kernlosen Substrats mit eingebetteter gestapelter Through-Silicon-Via-Chiplage und Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Gemäß 17 beinhaltet eine gestapelte Chiplagen-Vorrichtung 1700 eine erste Chiplage 1702 eingebettet in ein kernloses Substrat 1704. Das kernlose Substrat 1704 beinhaltet eines Landseite 1706 und eine Chiplagenseite 1708. Die erste Chiplage 1702 umfasst ebenfalls eine aktive Fläche oder Geräteseite 1710 oder eine Backend-Seite 1712, und verdeutlicht, dass die aktive Fläche 1710 der ersten Chiplage 1702 auf die Landseite 1706 ausgerichtet ist, während die Backend-Seite 1712 in dieselbe Richtung wie die Seite 1708 des kernlosen Substrats 1704 ausgerichtet ist. Die aktive Seite kann eine Vielzahl von Halbleiterbauelementen einschließen, wie z. B., aber nicht beschränkt auf, Transistoren, Kondensatoren und Widerstände, die durch eine Kopplungsverbindungsstruktur in Funktionsschaltungen verbunden sind, um dadurch eine integrierte Schaltung zu bilden.
  • Für den Fachmann ist es offensichtlich, dass die Geräteseite 1710 der ersten Chiplage 1702 einen aktiven Teil mit integrierten Schaltungen und Kopplungsstrukturen (nicht dargestellt) einschließt. Die erste Chiplage 1702 kann jedes geeignete integrierte Schaltungs-Bauelement sein, einschließlich, aber nicht beschränkt auf, ein Mikroprozessor (Ein- oder Mehrkern), ein Speichergerät, ein Chipsatz, eine Grafikbaugruppe, eine anwendungsspezifische integrierte Schaltung gemäß mehrerer verschiedener Ausführungsformen. In einer Ausführungsform beinhaltet die gestapelte Chiplagen-Vorrichtung 1700 auch einen Chiplagen-Bonding-Film 1730, der auf der Rückseite 1712 der ersten Chiplage 1702 aufgetragen ist.
  • In einer Ausführungsform ist die erste Chiplage 1702 Teil einer größeren Vorrichtung, die eine zweite Chiplage 1714 enthält, die unter der Chiplagen-Seite 1708 angeordnet ist und die mit ersten Chiplage 1702 gekoppelt ist. Die zweite Chiplage 1714 ist ebenfalls mit einer aktiven Fläche oder Geräteseite 1716 in vereinfachter Darstellung abgebildet, sie kann jedoch auch eine Metallisierung M1 bis M11 oder jede Anzahl und Stärke der Obeflächenmetallisierung aufweisen. Die zweite Chiplage 1714 besitzt ebenfalls eine rückseitige Fläche oder Rückseite 1718.
  • Die zweite Chiplage 1714 ist ebenfallls in das kernlose Substrat 1704 eingebettet. In einer Ausführungsform besitzt die zweite Chiplage 1714 mindestens ein Through-Silicon-Via 1720. Es sind zwei Through-Silicon-Vias abgebildet, eines davon ist numeriert, jedoch werden aus Gründen der Vereinfachung zwei Through-Silicon-Vias dargestellt. In einer Ausführungsform kann die zweite Chiplage 1714 bis zu 1000 Through-Silicon-Vias enthalten. Die zweite Chiplage 1714 kann daher als eine Chiplage, die eine darin untergebrachte Though-Silicon-Via (TSV-Chiplage 1714) besitzt, bezeichnet werden. Die Geräteseite 1716 der TSV-Chiplage 1714 liegt gegenüber der Landseite 1706, während die Rückseite 1718 gegenüber der Chiplagenseite 1708 des kernlosen Substrats 1704 liegt. Für den Fachmann ist es offensichtlich, dass die Geräteseite 1716 der ersten TSV-Chiplage 1714 einen aktiven Teil mit integrierten Schaltungen und Kopplungsstrukturen (nicht dargestellt) einschließt. Die erste TSV-Chiplage 1714 kann jedes geeignete integrierte Schaltungs-Bauelement sein, einschließlich, aber nicht beschränkt auf, ein Mikroprozessor (Ein- oder Mehrkern), ein Speichergerät, ein Chipsatz, eine Grafikbaugruppe, eine anwendungsspezifische integrierte Schaltung gemäß mehrerer verschiedener Ausführungsformen.
  • Wie abgebildet, ist die erste Chiplage 1702 an die TSV-Chiplage 1714 über mindestens eine Through-Silicon-Via 1720 gekoppelt. In einer Ausführungsform ist die erste Chiplage 1702 über eine oder mehrere Through-Silicon-Vias elektrisch an die TSV-Chiplage 1714 gekoppelt. In einer Ausführungsform ist die erste Chiplage 1702 über eine oder mehrere Through-Silicon-Vias 1720 durch einen oder mehrere entsprechende leitende Kontakthügel 1726, die auf der ersten Chiplage 1702 angeordnet sind, und durch einen oder mehrere Bondpads (nicht dargestellt), die auf der TSV-Chiplage 1714 angeordnet sind, an die TSV-Chiplage 1714 gekoppelt. Die Bondpads sind auf der Rückseite 1718 der TSV-Chiplage 1714 und entsprechend der einen oder mehreren Through-Silicon-Vias 1720 untergebrocht. In einer Ausführungsform ist eine Schicht Epoxidflussmaterial 1728 zwischen der ersten Chiplage 1702 und der TSV-Chiplage 1714 aufgebracht. In einer Ausführungsform sind im kernlosen Substrat 1704 keine zusätzlichen Routing-Schichten zwischen der ersten Chiplage 1702 und der TSV-Chiplage 1714 untergebracht. Das heißt, dass in einer Ausfühungsform die erste Chiplage 1702 und die TSV-Chiplage 1714 allein über die die leitenden Kontakthügel auf der Geräteseite 1710 der ersten Chiplage 1702 und der einen oder mehreren Through-Silicon-Vias 1720 der TSV-Chiplage 1714 kommunizieren.
  • Die TSV-Chiplage 1714 ist ebenfalls mit einer Metallisierung auf der Geräteseite 1718 in vereinfachter Form dargestellt. Die Metallisierung ist mit den integrierten Schaltungen in der TSV-Chiplage 1714 auf der Geräteseite 1716 in Kontakt. In einer Ausführungsform besteht die Metallisierung aus Metall-Eins (M1) bis Metall-Elf (M11) Metallisierungsschichten, um die Komplexität der TSV-Chiplage 1714 zur Außenseite abgesteckt, wobei M1 mit der integrierten Schaltung in der TSV-Chiplage 1714 in Kontakt steht. In ausgewählten Ausführungsformen ist eine beliebige Anzahl Metallisierungen zwischen M1 und M11 vorhanden. In einer Beispielausführungsform besitzt die TSV-Chiplage Metallisierungen von M1 bis M7 und M7 ist stärker als M1 bis M6. Andere Kombinationen aus Metallisierungen und Stärken können abhängig von der festgelegten Nutzung der Anwendung erreicht werden.
  • In einer Ausführungsform, wie in 17 abgebildet, beinhaltet die gestapelte Chiplagen-Vorrichtung 1700 ein Basissubstrat 1722 auf der Landseite 1706 des kernlosen Substrats 1704. Wenn beispielsweise die erste Chiplage 1702 und die TSV-Chiplage 1714 Teil eines Handheld-Geräts wie eine Smartphone-Ausführungsform oder Handheld-Leser-Ausführungsform sind, ist das Basissubstrat 1722 eine Haupplatine. In einer Beispielausführungsform, in der die erste Chiplage 1702 und die TSV-Chiplage 1714 Teil eines Handheld-Geräts wie eine Smartphone-Ausführungsform oder Handheld-Leser-Ausführungsform sind, ist das Basissubstrat 1722 eine externe Hülle wie der Teil, den eine Person während der Nutzung berührt. In einer Beispielausführungsform, in der die erste Chiplage 1702 und die TSV-Chiplage 1714 Teil eines Handheld-Geräts wie eine Smartphone-Ausführungsform oder Handheld-Leser-Ausführungsform sind, beinhaltet das Basissubstrat 1722 sowohl eine externe Hülle wie der Teil, den eine Person während der Nutzung berührt wie auch die Hauptplatine. In einer Ausführungsform ist das kernlose Substrat 1704 weiter an das Basissubstrat 1722 durch ein Unterfüllmaterial 1799 (z.B. ein Epoxidunterfüllmaterial), wie ebenfalls in 17 dargestellt, gekoppelt. In einer Ausführungsform werden die Bereiche 1701 zur Inklusion der Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials im Basissubstrat 1722 bereitgestellt. Alle Arrays aus externen leitenden Kontakten 1732 werden auf der Landseite 1706 des kernlosen Substrats 1704 untergebracht. In einer Ausführungsform koppeln die externen leitenden Kontakte 1732 das kernlose Substrat 1704 an das Basissubstrat 1722. Die externen leitenden Kontakte 1732 werden zur elektrischen Kommunikation mit dem Basissubstrat 1722 genutzt. In einer Ausführungsform ist das Array aus externen leitenden Kontakten 1732 eine Kugelgitteranordnung (BGA). Eine Lötmaske 1734 ist das Material, das die Landseite 1706 des kernlosen Substrats 1704 bildet. Die externen leitenden Kontakte 1732 werdden auf den Kontakthügel-Bondpads 1736 angeordnet. 18 ist ein Schema eines Computersystems 1800 gemäß einer Ausführungsform der vorliegenden Erfindung. Das Computersystem 1800 (das auch als die Elektroniksystem 1800 bezeichnet wird) kann wie dargestellt ein Paketsubstrat mit Barrieren zur Kontrolle des Fließverhaltens des Unterfüllmaterials gemäß irgendeiner der mehreren offenbarten Ausführungsformen und ihrer Entsprechungen, wie in dieser Offenbarung dargelegt, verkörpern. Das Computersystem 1800 kann ein mobiles Gerät wie ein Netbook-Computer sein. Das Computersystem 1800 kann ein mobiles Gerät wie ein drahtloses Smartphone sein. Das Computersystem 1800 kann ein Desktop-Computer sein. Das Computersystem 1800 kann ein Handheld-Lesegerät sein. Das Computersystem 1800 kann ein Serversystem sein. Das Computersystem 1800 kann ein Supercomputer oder ein Hochleistungs-Computersystem sein.
  • In einer Ausführungsform ist das Elektroniksystem 1800 ein Computersystem, das einen Systembus 1820 einschließt, um die verschiedenen Komponenten des Elektroniksystems 1800 elektrisch zu koppeln. Der Systembus 1820 ist ein einzelner Bus oder jede Kombination aus Bussen, gemäß verschiedener Ausführungsformen. Das Elektroniksystem 1800 beinhaltet eine Spannungsquelle 1830, die Strom an die integrierte Schaltung 1810 bereitstellt. Bei einigen Ausführungsformen liefert die Spannungsquelle 1830 Strom über den Systembus 1820 an die integrierte Schaltung 1810.
  • Die integrierte Schaltung 1810 ist elektrisch mit dem Systembus 1820 gekoppelt und beinhaltet jegliche Schaltung oder Kombination aus Schaltungen, gemäß einer Ausführungsform. Bei einer Ausführungsform beinhaltet die integrierte Schaltung 1810 einen Prozessor 1812, der jede Art von Prozessor sein kann. Wie hierin verwendet, kann der Prozessor 1812 jede Art von Schaltung bedeuten, wie z. B., aber nicht beschränkt auf, ein Mikroprozessor, ein Mikrocontroller, ein Grafikprozessor, ein digitaler Signalprozessor oder ein anderer Prozessor. In einer Ausfühungsform beinhaltet der Prozessor 1812, oder ist damit gekoppelt, zuverlässiges Mikrostreifen-Routing für Kopplungsstrukturen dichter Multi-Chip-Pakete, wie hiern offengelegt. Bei einer Ausführungsform sind SRAM-Ausführungsformen in Speicher-Caches des Prozessors zu finden. Andere Arten von Schaltungen, die in der integrierten Schaltung 1810 beinhaltet sein können, sind eine kundenspezifische Schaltung oder eine anwendungsspezifische integrierte Schaltung (ASIC) wie eine Kommunikationsschaltung 1814 für die Verwendung in drahtlosen Geräten wie Mobiltelefonen, Smartphones, Pagern, tragbaren Computern, Funksprechgeräten und ähnlichen elektronischen Systemen, oder eine Kommunikationsschaltung für Server. Bei einer Ausführungsform beinhaltet der Prozessor 1810 Speicher auf der Chiplage 1816 wie statischer Direktzugriffspeicher (SRAM). Bei einer Ausführungsform beinhaltet der Prozessor 1810 Speicher auf der Chiplage 1816 wie eingebettete dynamische Direktzugriffsspeicher (eDRAM).
  • Bei einer Ausführungsform wird die integrierte Schaltung 1810 von einer nachfolgenden integrierten Schaltung 1811 ergänzt. Nützliche Ausführungsformen schließen einen Doppelprozessor 1813 und eine doppelte Kommunikationsschaltung 1815 und doppelten Speicher auf der Chiplage 1817 wie SRAM ein. Bei einer Ausführungsform schließt die doppelte integrierte Schaltung 1810 eingebetteten Speicher auf der Chiplage 1817 wie eDRAM ein.
  • Bei einer Ausführungsform beinhaltet die Elektronik 1800 ebenfalls einen externen Speicher 1840, der wiederum ein oder mehrere Speicherelemente beinhalten kann, die für die bestimmte Anwendung geeignet sind, wie ein Hauptspeicher 1842 in Form eines RAM oder eine oder mehrere Festplatten 1844 und/oder eine oder mehrere Festplatten, die entfernbare Medien 1846 handhaben, wie z. B. Disketten, CDs (compact disks), DVDs (digital variable disks), Flash-Speicher und andere entfernbare Medien, die aus dem Stand der Technik bekannt sind. Der externe Speicher 1840 kann ebenfalls ein eingebetteter Speicher 1848 wie die erste Chiplage in einem Stapel gemäß einer Ausführungsform sein.
  • Bei einer Ausführungsform beinhaltet das Elektroniksystem 1800 ebenfalls ein Display-Gerät 1850 und einen Audio-Ausgang 1860. Bei einer Ausführungsform schließt die Elektronik 1800 ein Eingabegerät wie einen Controller 1870 ein, der eine Tastatur, Maus, ein Trackball, Gamecontroller, Mikrofon, Spracherkennungsgerät oder jedes andere Eingabegerät, das Informationen in das Elektroniksystem 1800 eingibt, sein kann. Bei einer Ausführungsform ist ein Eingabegerät 1870 eine Kamera. Bei einer Ausführungsform ist ein Eingabegerät 1870 ein digitales Tonaufnahmegerät. Bei einer Ausführungsform ist ein Eingabegerät 1870 eine Kamera und ein digitales Tonaufnahmegerät.
  • Wie hier gezeigt kann die integrierte Schaltung 1810 in eine Anzahl von unterschiedlichen Ausführungsformen implementiert werden, einschließlich eines Paketsubstrats zur Kontrolle des Fließverhaltens des Unterfüllmaterials gemäß irgendeiner der offengelegten Ausführungsformen und ihren Entsprechungen, eines Elektroniksystems, eines Computersystems, eines oder mehrerer Verfahren zur Herstellung einer integrierten Schaltung und einer oder mehrerer Verfahren zur Herstellung einer elektronischen Baugruppe, die ein Paketsubstrat zur Kontrolle des Fließverhaltens des Unterfüllmaterials gemäß irgendeiner der mehreren offenbarten Ausführungsformen wie sie hier beschrieben werden in den verschiedenen Ausführungsformen und ihren auf dem Fachgebiet anerkannten Entsprechungen, enthält. Die Elemente, Materialien, Geometrien, Abmessungen und die Abfolge von Operationen können alle variiert werden, um sie speziellen I/O-Kopplungsanforderungen anzupassen, einschließlich Array-Kontaktzählung, Array-Kontaktanordnung für eine mikroelektronische Chiplage, die in einem Prozessor-Montagesubstrat gemäß irgendeiner der mehreren offenbarten Ausführungsformen von Paketsubstraten zur Kontrolle des Fließverhaltens des Unterfüllmaterials und ihren Entsprechungen eingebettet ist. Ein Basissubstrat kann enthalten sein, wie durch die gestrichelte Linie in 18 dargestellt. Passive geräte können ebenfalls enthalten sein, wie ebenfalls in 18 dargestellt.
  • Die Ausführungsformen der Erfindung liegen auf dem Gebiet des Fließverhaltens des Unterfüllmaterials für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen und den resultieren Halbleiterpaketen.
  • In einer Ausführungsform beinhaltet eine Halbleitervorrichtung erste und zweite Halbleiter-Chiplagen, jede besitzt eine Fläche mit einer sich darauf befindlichen integrierten Schaltung, die mit den Kontaktpads einer obersten Metallisierungsschicht eines gemeinsamen Halbleiterpaketsubstrats über eine Vielzahl leitender Kontakte verbunden ist, wobei die erste und die zweite Halbleiter-Chiplage durch einen Abstand getrennt sind. Eine Barrierestruktur wird zwischen die erste Halbleiter-Chiplage und das gemeinsame Halbleiterpaketsubstrat und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage aufgebracht. Eine Unterfüllmaterialschicht hat Kontakt zur zweiten Halbleiter-Chiplage und der ersten Barrierestruktur, jedoch nicht zur ersten Halbleiter-Chiplage.
  • In einer Ausführungsform beinhaltet die Barrierestruktur eine Vielzahl Kupferleiterbahnen, die auf einer obersten Fläche des gemeinsamen Halbleiterpaketsubstrats angeordnet sind.
  • In einer Ausführungsform besitzt die Vielzahl Kupferleiterbahnen eine Winkelstruktur. In einer Ausführungsform beinhaltet die Barrierestruktur eine strukturierte Tintenstruktur, die auf einer obersten Fläche des gemeinsamen Halbleiterpaketsubstrats aufgetragen ist. In einer Ausführungsform beträgt der die erste und die zweite Halbleiter-Chiplage trennende Abstand etwa 100 Mikron.
  • In einer Ausführungsform ist die erste Halbleiter-Chiplage eine Speicherchiplage und die zweite Halbleiter-Chiplage ist, und nicht darauf beschränkt, eine Mikroprozessor-Chiplage oder eine System-On-Chip (SoC)-Chiplage.
  • In einer Ausführungsform beinhaltet die Barrierestruktur eine Vielzahl Slots zur Eingrenzung des Flusses eines Unterfüllmaterials, das zur Bildung der Unterfüllschicht verwendet wird.
  • In einer Ausführungsform sind die erste und die zweite Halbleiter-Chiplage durch eine Embedded Interconnection Bridge (EmIB) elektrisch aneinander gekoppelt, die im gemeinsamen Halbleiterpaketsubstrat untergebracht ist.
  • In einer Ausführungsform beinhaltet ein Halbleiterpaket eine erste und zweite benachbarte Halbleiter-Chiplage, die durch einen Abstand getrennt sind. Eine Silizium-Interposerstruktur wird unterhalb angeordnet und koppelt die erste und zweite Halbleiter-Chiplage elektrisch. Ein organisches Paketsubstrat wird unterhalb wird unterhalb angeordnet und elektrisch an die Silizium-Interposerstruktur gekoppelt. Das organische Paketsubstrat beinhaltet eine Vielzahl darin untergebrachter Routing-Schichten. Eine Barrierestruktur wird zwischen die erste Halbleiter-Chiplage und die Silizium-Interposerstruktur und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage aufgebracht. Eine Unterfüllmaterialschicht hat Kontakt zur zweiten Halbleiter-Chiplage und der ersten Barrierestruktur, jedoch nicht zur ersten Halbleiter-Chiplage.
  • In einer Ausführungsform beinhaltet die Barrierestruktur eine Vielzahl Kupferleiterbahnen, die auf einer obersten Fläche der Silizium-Interposerstruktur angeordnet sind.
  • In einer Ausführungsform besitzt die Vielzahl Kupferleiterbahnen eine Winkelstruktur. In einer Ausführungsform beinhaltet die Barrierestruktur eine strukturierte Tintenstruktur, die auf einer obersten Fläche der Silizium-Interposerstruktur angeordnet ist.
  • In einer Ausführungsform beträgt der die erste und die zweite Halbleiter-Chiplage trennende Abstand etwa 100 Mikron.
  • In einer Ausführungsform ist die erste Halbleiter-Chiplage eine Speicherchiplage und die zweite Halbleiter-Chiplage ist, und nicht darauf beschränkt, eine Mikroprozessor-Chiplage oder eine System-On-Chip (SoC)-Chiplage.
  • In einer Ausführungsform beinhaltet die Barrierestruktur eine Vielzahl Slots zur Eingrenzung des Flusses eines Unterfüllmaterials, das zur Bildung der Unterfüllschicht verwendet wird.
  • In einer Ausführungsform beinhaltet das Halbleiterpaket weiter eine zweite Barrierestruktur, die zwischen dem organischen Paketsubstrat und der Silizium-Interposerstruktur angeordnet ist.

Claims (18)

  1. Eine Halbleitervorrichtung (400), umfassend: eine erste (402) und zweite (404) Halbleiter-Chiplage, wobei jede Halbleiter-Chiplage (402, 404) eine Fläche mit einer sich darauf befindlichen integrierten Schaltung besitzt, die mit den Kontaktpads einer obersten Metallisierungsschicht eines gemeinsamen Halbleiterpaketsubstrats (406) über eine Vielzahl leitender Kontakte verbunden ist, wobei die erste und die zweite Halbleiter-Chiplage (402, 404) durch einen lateralen Abstand voneinander getrennt sind; eine Barrierestruktur (418), zwischen der ersten Halbleiter-Chiplage (402) und einer obersten Schicht des gemeinsamen Halbleiterpaketsubstrats (406) und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage (402) und; eine Unterfüllmaterialschicht (409) in Kontakt mit der zweiten Halbleiter-Chiplage (404) und der Barrierestruktur (406), jedoch nicht mit der ersten Halbleiter-Chiplage (402).
  2. Die Halbleitervorrichtung aus Anspruch 1, worin die Barrierestruktur eine Vielzahl Kupferleiterbahnen (702, 818) umfasst, die auf einer obersten Fläche des gemeinsamen Halbleiterpaketsubstrats (814) angeordnet sind.
  3. Die Halbleitervorrichtung aus Anspruch 2, worin die Vielzahl der Kupferleiterbahnen (702) ein Winkelmuster besitzen.
  4. Die Halbleitervorrichtung aus Anspruch 1, worin die Barrierestruktur (1202) eine strukturierte Tintenstruktur umfasst, die auf einer obersten Fläche des gemeinsamen Halbleiterpaketsubstrats aufgebracht ist.
  5. Die Halbleitervorrichtung aus Anspruch 1, worin der Abstand zwischen der ersten und zweiten Halbleiter-Chiplage etwa 100 µm beträgt.
  6. Die Halbleitervorrichtung aus Anspruch 1, worin die erste Halbleiter-Chiplage (402) eine Speicherchiplage ist und die zweite Halbleiter-Chiplage (404) eine aus einer Mikroprozessor-Chiplage und einer System-on-Chip (SoC)-Chiplage ausgewählte ist.
  7. Die Halbleitervorrichtung aus Anspruch 1, worin die Barrierestruktur eine Vielzahl Slots (508, 608, 609) zur Eingrenzung des Flusses eines Unterfüllmaterials (504, 604), das zur Bildung der Unterfüllschicht verwendet wird, umfasst.
  8. Die Halbleitervorrichtung aus Anspruch 1, worin sind die erste und die zweite Halbleiter-Chiplage (402, 404) durch eine Embedded Interconnection Bridge (EmIB) (405) elektrisch aneinander gekoppelt sind, die im gemeinsamen Halbleiterpaketsubstrat (406) untergebracht ist.
  9. Die Halbleitervorrichtung aus Anspruch 1, worin die Barrierestruktur eine Vielzahl Ablaufbahnen (1002) für überschüssige Teile der Unterfüllmaterialschicht umfasst.
  10. Ein Halbleiterpaket, umfassend: erste und zweite benachbarte Halbleiter-Chiplagen (1402, 1404), durch einen Abstand getrennt; eine Silizium-Interposerstruktur (1406) wird unterhalb angeordnet und koppelt die erste und zweite Halbleiter-Chiplage elektrisch; ein organisches Paketsubstrat (1420) das unterhalb der Silizium-Interposerstruktur (1406) angeordnet ist und mit dieser elektrisch gekoppelt ist, das organische Paketsubstrat (1420) umfasst eine Vielzahl darin untergebrachter Routing-Schichten; eine Barrierestruktur, zwischen der erste Halbleiter-Chiplage und der Silizium-Interposerstruktur und mindestens teilweise unterhalb der ersten Halbleiter-Chiplage aufgebracht ist und eine Unterfüllmaterialschicht (1498) in Kontakt mit der zweiten Halbleiter-Chiplage (1404) und der ersten Barrierestruktur, jedoch nicht mit der ersten Halbleiter-Chiplage (1402).
  11. Die Halbleitervorrichtung aus Anspruch 10, worin die Barrierestruktur eine Vielzahl Kupferleiterbahnen umfasst, die auf einer obersten Fläche de Silizium-Interposerstruktur (1420) angeordnet sind.
  12. Die Halbleitervorrichtung aus Anspruch 11, worin die Vielzahl der Kupferleiterbahnen ein Winkelmuster besitzt.
  13. Die Halbleitervorrichtung aus Anspruch 10, worin die Barrierestruktur eine strukturierte Tintenstruktur umfasst, die auf einer obersten Fläche de Silizium-Interposerstruktur (1420) angeordnet ist.
  14. Die Halbleitervorrichtung aus Anspruch 10, worin der Abstand zwischen der ersten und zweiten Halbleiter-Chiplage (1402, 1404) etwa 100 µm beträgt.
  15. Die Halbleitervorrichtung aus Anspruch 10, worin die erste Halbleiter-Chiplage (1402) eine Speicherchiplage ist und die zweite Halbleiter-Chiplage (1404) eine aus einer Mikroprozessor-Chiplage und einer System-on-Chip (SoC)-Chiplage ausgewählte ist.
  16. Die Halbleitervorrichtung aus Anspruch 10, worin die Barrierestruktur eine Vielzahl Slots zur Eingrenzung des Flusses eines Unterfüllmaterials (1498), das zur Bildung der Unterfüllschicht verwendet wird, umfasst.
  17. Das Halbleiterpaket nach Anspruch 10, weiter umfassend: eine zweite Barrierestruktur, die zwischen dem organischen Paketsubstrat und der Silizium-Interposerstruktur angeordnet ist.
  18. Die Halbleitervorrichtung aus Anspruch 10, worin die Barrierestruktur eine Vielzahl Ablaufbahnen für überschüssige Teile der Unterfüllmaterialschicht umfasst.
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