DE112015007070T5 - Metallfreie Rahmengestaltung für Siliziumbrücken für Halbleitergehäuse - Google Patents

Metallfreie Rahmengestaltung für Siliziumbrücken für Halbleitergehäuse Download PDF

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Dae-woo Kim
Sujit Sharan
Sairam Agraharam
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Abstract

Beschrieben werden metallfreie Rahmengestaltungen für Siliziumbrücken für Halbleitergehäuse und die resultierenden Siliziumbrücken und Halbleitergehäuse. In einem Beispiel weist eine Halbleiterstruktur ein Substrat mit einer darauf angeordneten Isolationsschicht auf, wobei das Substrat einen Umfang hat. Eine Metallisierungsstruktur ist auf der Isolationsschicht angeordnet, wobei die Metallisierungsstruktur eine Leiterbahnführung aufweist, die in einem dielektrischen Materialstapel angeordnet ist. Ein erster metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt die Leiterbahnführung. Ein zweiter metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt den ersten metallischen Schutzring. Eine metallfreie Region des dielektrischen Materialstapels umgibt den zweiten metallischen Schutzring. Die metallfreie Region ist dem zweiten metallischen Schutzring benachbart und dem Umfang des Substrats benachbart angeordnet.

Description

  • GEBIET DER TECHNIK
  • Ausführungsformen der Erfindung betreffen das Gebiet der Halbleitergehäuse und insbesondere metallfreie Rahmengestaltungen für Siliziumbrücken für Halbleitergehäuse und die resultierenden Siliziumbrücken und Halbleitergehäuse.
  • HINTERGRUND
  • Der heutige Verbraucherelektronikmarkt verlangt häufig komplexe Funktionen, die sehr komplexe Schaltkreise erfordern. Die Skalierung auf immer kleinere Grundbausteine, z. B. Transistoren, hat in jeder fortschreitenden Generation den Einbau noch komplexerer Schaltkreise auf einem einzigen Rohchip ermöglicht. Halbleitergehäuse dienen zum Schutz eines Chips bzw. Rohchips mit integriertem Schaltkreis (IC) und auch zur Versorgung des Rohchips mit einer elektrischen Schnittstelle zu den externen Schaltkreisen. Mit zunehmender Nachfrage nach kleineren Elektronikvorrichtungen werden die Halbleitergehäuse immer kompakter gestaltet und müssen eine größerer Schaltkreisdichte unterstützen. Ferner führt die Nachfrage nach leistungsstärkeren Vorrichtungen zu einem Bedarf nach einem verbesserten Halbleitergehäuse, das ein dünnes Gehäuseprofil und einen geringen Gesamtverzug ermöglicht und mit nachfolgenden Bestückungsverarbeitung kompatibel ist.
  • Viele Jahre lang wurden C4-Lötperlenverbindungen verwendet, um Flip-Chip-Kontaktierungen zwischen Halbleitervorrichtungen und Substraten bereitzustellen. Flip-Chip bzw. Controlled Collapse Chip Connection (C4) ist eine Art der Montage für Halbleitervorrichtungen wie etwa Chips mit integriertem Schaltkreis (IC), MEMS oder Komponenten, bei der Löthügel statt Drahtbonds verwendet werden. Die Löthügel werden auf den C4-Kontaktinseln auf der Oberseite des Substratgehäuses abgesetzt. Zur Montage der Halbleitervorrichtung auf das Substrat wird sie umgedreht - die aktive Seite nach unten zur Montagefläche weisend. Die Löthügel dienen dazu, die Halbleitervorrichtung direkt mit dem Substrat zu verbinden.
  • Die Verarbeitung eines Flip-Chips ähnelt der konventionellen IC-Fertigung mit einigen zusätzlichen Schritten. Gegen Ende des Fertigungsprozesses werden die Kontaktinseln metallisiert, um sie für Lot empfänglicher zu machen. Dies besteht typischerweise aus mehreren Behandlungen. Ein kleiner Lötpunkt wird dann auf jeder metallisierten Kontaktstelle abgesetzt. Die Chips werden dann wie normal aus dem Wafer geschnitten. Zur Befestigung des Flip-Chips in einen Schaltkreis wird der Chip umgedreht, um die Lötpunkte nach unten auf die Anschlüsse der darunter liegenden Elektronik oder der Leiterplatte zu bringen. Das Lot wird dann erneut geschmolzen, um eine elektrische Verbindung herzustellen, typischerweise mittels eines Ultraschall- oder alternativ eines Aufschmelzlötverfahrens. Dies hinterlässt einen kleinen Raum zwischen dem Schaltkreis des Chips und der darunterliegenden Montage. In den meisten Fällen wird dieser mit einem elektrisch isolierenden Kleber „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und dafür zu sorgen, dass die Lötverbindungen nicht wegen der unterschiedlichen Erwärmung des Chips und des übrigen Systems beansprucht werden.
  • Neuere Gehäuse und Ansätze zur Kontaktierung zwischen Rohchips wie etwa durch Silizium-Durchkontaktierungen (Through Silicon Vias - TSVs), Silizium-Interposer und Siliziumbrücken erfahren große Beachtung von Entwicklern zur Realisierung leistungsstarker Mehrchipmodule (MCM) und Systems in Package (SiP). Jedoch sind für solche neueren Gehäuseregime zusätzliche Verbesserungen nötig.
  • Figurenliste
    • 1A veranschaulicht eine Querschnittsansicht eines Halbleitergehäuses mit einer eingebetteten Mehrchip-Verbindungsbrücke (Embedded Multi-die Interconnect Bridge (EMIB)), die gemäß einer Ausführungsform der vorliegenden Erfindung mehrere Rohchips miteinander verbindet.
    • 1B veranschaulicht eine Draufsicht, die die Hügelanordung des ersten und des zweiten Rohchips aus 1A gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
    • 2 veranschaulicht eine Draufsicht eines Abschnitts eines Siliziumwafers mit einer Vielzahl darauf hergestellter Rohchips mit Siliziumbrücken gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 veranschaulicht ein beispielhaftes Layout für benachbarte Siliziumbrücken-Rohchips auf einem gemeinsamen Substrat oder Wafer gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 veranschaulicht eine vergrößerte Draufsicht eines Abschnitts eines Siliziumbrücken-Rohchips mit einem darin gebildeten Riss gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5 veranschaulicht eine Querschnittsansicht eines Schutzrings einer Doppelschutzringstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 veranschaulicht eine Querschnittsansicht einer Doppelschutzringstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 7 veranschaulicht eine Querschnittsansicht eines Halbleitergehäuses mit einem eingebetteten Mehrchip-Rohchip, der mit einer eingebetteten Mehrchip-Verbindungsbrücke (EMIB) verbunden ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8 veranschaulicht eine Draufsicht eines Gehäuselayouts für ein gemeinsam gepacktes Layout mit Rohchip für hochleistungsfähiges Rechnen (HPC) und einem Speicher hoher Bandbreite (HBM) gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 9 ist ein Ablaufplan, der Vorgänge bei einem Verfahren zur Fertigung einer Vielzahl von Rohchips mit Siliziumbrücken gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 10 ist ein Prinzipschaubild eines Computersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Beschrieben werden metallfreie Rahmengestaltungen für Siliziumbrücken für Halbleitergehäuse und die resultierenden Halbleitergehäuse. In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie etwa Gehäuse- und Verbindungsarchitekturen, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung zu vermitteln. Es ist für einen Fachmann offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details praktisch ausgeführt werden können. In anderen Fällen werden bekannte Merkmale wie etwa ein bestimmter Halbleiterfertigungsprozess nicht detailliert beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verunklaren. Ferner verseht es sich, dass verschiedene in den Figuren dargestellte Ausführungsformen veranschaulichende Ausführungsformen sind und nicht unbedingt maßstabsgerecht gezeichnet sind.
  • Eine oder mehrere Ausführungsformen, die hier beschrieben sind, richten sich auf metallfreie Gestaltungen für Silizium (Si)-Brücken. Anwendungen können für sogenannte 2,5D-Gehäuseausgestaltungen besonders nützlich sein. Wie durchgehend verwendet, bezieht sich der Ausdrück „Siliziumbrücke“ auf einen Rohchip, der eine Leiterbahnführung für zwei oder mehrere Vorrichtungsrohchips bereitstellt. Der Ausdruck „eingebettete Mehrchip-Verbindungsbrücke (EMIB)“ bezieht sich auf die Einbindung eines solchen Siliziumbrücken-Rohchips in ein Gehäusesubstrat oder das resultierende Gehäuse.
  • Um dies in einen Zusammenhang zu stellen, wird die Technologie der eingebetteten Mehrchip-Verbindungsbrücke (EMIB) für Anwendungen wie etwa die Kombination leistungsstarker Berechnung (HPC) mit einem Speicher hoher Bandbreite (HBM) verwendet und/oder bewertet. Die Technologie der Siliziumbrücke beinhaltet häufig die Verwendung einer sehr dicken Metallaufstapelung mit typischerweise insgesamt 20 Mikrometern oder mehr zur Verringerung des elektrischen Widerstands, der sonst mit konventioneller Signalführung verbunden ist. Die Siliziumbrücken-Rohchips können aus einem Wafer mit einer Vielzahl solcher darauf befindlicher Rohchips hergestellt werden. Daher ist das Zerschneiden der Wafer in Rohchips nötig, um die Siliziumbrücken-Rohchips zu vereinzeln. Jedoch ist der konventionelle Einsatz eines Laserritzprozesses gegebenenfalls bei der Siliziumbrückentechnologie nicht möglich aufgrund der dicken Metallschichten aus Kupfer (Cu), die im Stapel vorhanden ist, darunter auch in den Ritzlinien des Wafers. Ferner erwies es sich als sehr anspruchsvoll, die ultradünnen Siliziumbrücken-Wafer ohne eine erste Laserritzung zu handhaben und zu schneiden. Beispielsweise führt die Entfernung eines Laserritzvorgangs aus dem Vereinzelungsprozess häufig zur Bildung kleiner Risse in den Rohchips.
  • Hierin beschriebene Ausführungsformen gehen auf eines oder mehrere der oben beschriebenen Probleme ein und richten sich auf die Herstellung und die Verwendung von Doppelschutzringen und einer Rahmengestaltung mit metallfreier Ritzlinie (Straße). Eine solche Gestaltung kann implementiert werden, um die Rissfortpflanzung im Rohchip zu minimieren und/oder zu verringern. Bei einer Ausführungsform beinhaltet eine solche Rahmengestaltung ferner eine Trennung der beiden Schutzringe der Doppelschutzringgestaltung, um eine gestaffelte Dummy-Bildung der Metallschicht zwischen den beiden hermetisch dichtenden Schutzringen einzubinden. Die Gesamtgestaltung kann implementiert werden, um einen maximalen Schutz vor einer Rissfortpflanzung im Rohchip bereitzustellen, insbesondere bei der Vereinzelung eines Wafers mit einer Vielzahl von Siliziumbrücken-Rohchips.
  • Um dies in einen weiteren Zusammenhang zu stellen, beinhalten konventionelle Rahmen- oder (Straßen)Gestaltungen, die darauf abzielen, vor möglicher Rissfortpflanzung im Rohchip und Eindringen von Feuchtigkeit zu schützen, häufig die Verwendung von zwei nebeneinander positionierten Schutzringen mit Metallgitter-Grabenstruktur in der Ritzlinie. Das Zerschneiden solcher Strukturen beinhaltet typischerweise Laserritzen des Grabenbereichs, um eine Beschädigung der Rohchips während des Zersägens zu minimieren. Wie oben beschrieben, ist die Siliziumbrückentechnologie jedoch gegebenenfalls für die Verwendung nebeneinander positionierter Schutzringe mit einem Graben durch Laserritzen nicht geeignet aufgrund des Vorhandenseins relativ dicker Kupfermetallschichten. Ferner kann die Laserritzbearbeitung im Allgemeinen sehr teuer sein.
  • Gemäß einer oder mehreren hier beschriebenen Ausführungsformen beinhaltet eine Rahmengesaltung für einen Wafer von Siliziumbrücken-Rohchips für jeden einzelnen Rohchip einen ersten (äußeren) Schutzring in enger Nähe zu einem Sägeschnittbereich, der einen ersten Schutz beim Zerschneiden bereitstellt. Ein zweiter (innerer) Schutzring befindet sich um den Rand des Rohchips. Eine gestaffelte Metallanordnung ist zwischen dem inneren und dem äußeren Schutzring platziert. Ein oder mehrere Risse, die sich bei (oder nach) einem Vereinzelungsprozess durch den äußeren Schutzring fortpflanzen, können in der gestaffelten Metallanordnung zwischen dem inneren und dem äußeren Schutzring beendet werden.
  • 1A bietet einen allgemeinen Überblick der hierin beschriebenen Konzepte und veranschaulicht eine Querschnittsansicht eines Halbleitergehäuses mit einer eingebetteten Mehrchip-Verbindungsbrücke (EMIB), die zwei Rohchips miteinander verbindet, gemäß einer Ausführungsform der vorliegenden Erfindung. Auf 1A Bezug nehmend, weist ein Halbleitergehäuse 100 einen ersten Rohchip 102 (z. B. einen Speicherrohchip) und einen zweiten Rohchip 104 (z. B. einen Logik-, CPU- oder SoC-Rohchip) auf. Der erste Rohchip 102 und der zweite Rohchip 104 sind mit einer Siliziumbrücke 106 die durch Hügel 108 bzw. 110 des ersten Rohchips 102 bzw. des zweiten Rohchips 104 und die Bondinseln 112A und 112B (auch bezeichnet als leitende Kontaktinseln 112A und 112B) der Siliziumbrücke 106 verbunden, z. B. durch Thermokompressionsbonden (TCB).
  • Der erste Rohchip 102 und der zweite Rohchip 104 sind auf einem Gehäusesubstrat 114 angeordnet. Das Gehäusesubstrat 114 weist Metallisierungsschichten 116 (z. B. vertikale Anordnung von Leiterbahnen und Durchkontaktierungen) auf, die in Isolationsschichten 118 gebildet sind. Die Schichten der Metallisierungsschichten 116 können einfach oder komplex sein und können dazu vorgesehen sein, mit anderen Gehäusen verbunden zu werden oder einen Teil oder das Ganze eines organischen Gehäuses oder einer Leiterplatte (PCB) usw. zu bilden. Der erste Rohchip 102 und der zweite Rohchip 104 können durch Hügel 108B bzw. 110B jeweils direkt mit dem Gehäusesubstrat 114 verbunden sein, wie in 1A dargestellt. 1B veranschaulicht eine Draufsicht, die die Hügelanordnungen 108A, 108B, 110A und 110B des ersten 102 und des zweiten 104 Rohchips von 1A zeigt.
  • Wieder auf 1A Bezug nehmend, wird die Siliziumbrücke 106 als eingebettete Mehrchip-Verbindungsbrücke (EMIB) bezeichnet, da sie in die Schichten des Gehäusesubstrats 114 eingebunden ist. Bei einer anderen Ausführungsform ist eine solche Siliziumbrücke 106 nicht im Gehäuse eingebettet, sondern in einem offenen Hohlraum eines Substrats oder einer Leiterplatte. In jedem Fall weist bei einer Ausführungsform, wie nachstehend detaillierter beschrieben wird, die Siliziumbrücke 106 ein Siliziumsubstrat mit einer darauf angeordneten Isolationsschicht auf, wobei das Siliziumsubstrat einen Umfang 118 aufweist. Eine Metallisierungsstruktur ist auf der Isolationsschicht angeordnet, wobei die Metallisierungsstruktur eine Leiterbahnführung aufweist, die in einem dielektrischen Materialstapel angeordnet ist. Ein erster metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt die Leiterbahnführung. Ein zweiter metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt den ersten metallischen Schutzring. Eine metallfreie Region 120 des dielektrischen Materialstapels umgibt den zweiten metallischen Schutzring. Die metallfreie Region 120 ist dem zweiten metallischen Schutzring benachbart und dem Umfang 118 des Siliziumsubstrats benachbart angeordnet. Bei einer Ausführungsform ist das Siliziumsubstrat der Siliziumbrücke 106 frei von darin angeordneten Halbleitervorrichtungen (d. h. die Siliziumbrücke stellt nur Leiterbahnführungsschichten und keine aktiven Halbleitervorrichtungen bereit).
  • Bei einer Ausführungsform stellt mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke 106 eine hermetische Dichtung für die Metallisierungsstruktur der Siliziumbrücke bereit. Bei einer Ausführungsform weist die Siliziumbrücke 106 ferner im dielektrischen Materialstapel angeordnete metallische Elemente zwischen dem ersten metallischen Schutzring und dem zweiten metallischen Schutzring auf, wobei die metallischen Elemente unter anderem ein Element wie etwa eine Ausrichtungsmarke, ein Dummy-Element oder ein Testelement sind, aber nicht darauf beschränkt. Bei einer Ausführungsform weist mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke 106 einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen auf, die entlang einer gemeinsamen Achse ausgerichtet sind.
  • Wieder auf 1A Bezug nehmend, sind der erste 102 und der zweite 104 benachbarte Halbleiter-Rohchip auf den Halbleiter-Gehäusesubstrat 114 angeordnet und elektrisch durch die Leiterbahnführung der Metallisierungsstruktur der Siliziumbrücke 106 miteinander verbunden. Bei einer Ausführungsform ist der erste Halbleiter-Rohchip 102 ein Speicherrohchip und der zweite Halbleiter-Rohchip 104 ist ein Logikrohchip. Der erste Halbleiter-Rohchip 102 ist an der ersten Vielzahl leitender Kontaktinseln 112A der Siliziumbrücke 106 befestigt und der zweite Halbleiter-Rohchip 104 ist an der zweiten Vielzahl leitender Kontaktinseln 112B der Siliziumbrücke 106 befestigt. Bei einer Ausführungsform verbindet die Leiterbahnführung der Siliziumbrücke 106 elektrisch die erste Vielzahl leitender Kontaktinseln 112A mit der zweiten Vielzahl leitender Kontaktinseln 112B. Bei einer Ausführungsform weisen die erste 112A und die zweite 112B Vielzahl leitender Kontaktinseln der Siliziumbrücke 106 eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer auf.
  • Wie oben beschrieben, kann eine Vielzahl von Siliziumbrücke-Rohchips auf einem gemeinsamen Siliziumwafer hergestellt werden, was letztendlich ein Zerschneiden erfordert, um vereinzelte Siliziumbrücken-Rohchips bereitzustellen. Als Beispiel veranschaulicht 2 eine Draufsicht eines Abschnitts eines Siliziumwafers mit einer Vielzahl darauf hergestellter Siliziumbrücken-Rohchips gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Auf 2 Bezug nehmend, weist ein Abschnitt 200 eines Siliziumwafers und einen ersten Siliziumbrücken-Rohchip 202 und einen zweiten Siliziumbrücken-Rohchip 204 darauf auf. Ein erster metallischer Schutzring 206 oder 208 umschließt eine aktive Region 210 oder 212 des ersten 202 bzw. des zweiten 204 Siliziumbrücken-Rohchips. Ein zweiter metallischer Schutzring 214 oder 216 umschließt den ersten metallischen Schutzring 206 bzw. 208. Eine Region 218 oder 220 verschiedener Metallisierungselemente ist zwischen dem ersten Schutzring 206 bzw. 208 und dem zweiten Schutzring 214 bzw. 216 eingebunden, wie nachstehend detaillierter beschrieben wird. Eine metallfreie Ritzlinie 222 trennt den ersten 202 bzw. den zweiten 204 Siliziumbrücken-Rohchip außerhalb des zweiten Schutzrings 214 bzw. 216. Es wird darauf hingewiesen, dass in 2 nur zwei Siliziumbrücken-Rohchips dargestellt sind. Jedoch ist zu würdigen, dass ein Wafer oder eine Maske je nach Wafer- oder Maskengröße und je nach Rohchipgröße eine größere Zahl von Siliziumbrücken-Rohchips aufweisen kann.
  • Bei einer Ausführungsform beinhaltet die aktive Rohchipregion 210 oder 212 von 2 alle der Signal und Leistungs-/Masseverbindungen, was eine metallfreie Ritzlinie 222 in den Schneidstraßen zwischen den Rohchips ermöglicht. Als detaillierteres Beispiel veranschaulicht 3 ein beispielhaftes Layout für benachbarte Siliziumbrücken-Rohchips auf einem gemeinsamen Substrat oder Wafer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Auf 3 Bezug nehmend, ist ein Abschnitt 300 eines Layouts für eine Vielzahl von Siliziumbrücken-Rohchips auf einem gemeinsamen Wafer oder einer Maske dargestellt. Der dargestellte Abschnitt 300 weist Abschnitte des ersten und des zweiten Siliziumbrücken-Rohchips 302 und 304 auf. Ein äußerer Rand 306 oder 308 jedes der Rohchips 302 bzw. 304 ist ebenfalls dargestellt. Es ist zu würdigen, dass das völlig maßstabsgetreue Layout den äußeren Rand aufweist, der den gesamten äußeren Umfang des ersten und des zweiten Rohchips 302 bzw. 304 umschließt. Jeder der äußeren Ränder 306 und 308 weist einen inneren metallischen Schutzring 310 und einen äußeren metallischen Schutzring 312 auf. Bei einer bestimmten Ausführungsform hat jeder Schutzring eine Breite (W1) von ca. 2 Mikrometern und der Abstand zwischen dem inneren metallischen Schutzring 310 und dem äußeren metallischen Schutzring 312 liegt ungefähr im Bereich von 60-70 Mikrometern.
  • Zwischen dem inneren metallischen Schutzring 310 und dem äußeren metallischen Schutzring 312 können metallische Elemente eingebunden sein. Beispielsweise sind bei einer Ausführungsform gestaffelte metallische Dummy-Elemente 314 (hierin auch als Mini-Schutzringe bezeichnet) zwischen dem inneren metallischen Schutzring 310 und dem äußeren metallischen Schutzring 312 eingebunden (wie in Verbindung mit 4 beschrieben). Bei einer Ausführungsform sind lithografische Ausrichtungsmarken 316 zwischen dem inneren metallischen Schutzring 310 und dem äußeren metallischen Schutzring 312 eingebunden. Bei einer Ausführungsform befindet sich eine metallfreie Ritzlinie 318 zwischen den äußeren Schutzringen 312 benachbarter Rohchips 302 und 304. Bei einer bestimmten derartigen Ausführungsform hat die metallfreie Ritzlinie 318 eine Breite (W2) ungefähr im Bereich von 40-50 Mikrometern.
  • Wieder auf 3 Bezug nehmend, ermöglicht bei einer Ausführungsform eine solche Rahmengestaltung mit Doppelschutzring für jeden Rohchip 302 und 304 einen Rohchipvereinzelungsprozess nur durch Sägen für die Siliziumbrückentechnologie. Die Breite der metallfreien Ritzlinie 318 ist dafür geeignet, zu ermöglichen, dass ein Sägeblatt die Silizium- und dielektrische Schicht (wie etwa Siliziumdioxidschichten) schneidet, ohne metallische Elemente aus Kupfer (Cu) zu berühren. Bei einer Ausführungsform sind, wie oben beschrieben, der innere metallische Schutzring 310 und der äußere metallische Schutzring 312 für maximalen Schutz durch gestaffelte Mini-Schutzringe beabstandet. Außerdem stellen bei einer Ausführungsform der innere metallische Schutzring 310 und der äußere metallische Schutzring 312 eine hermetische Dichtung für die elektrische Leiterbahnführung der sogenannten „aktiven“ Region der Rohchips 302 und 304 bereit.
  • Wie oben beschrieben, können die hierin beschriebenen Schutzringgestaltungen geeignet sein, um eine Fortpflanzung eines Risses anzuhalten, der bei oder nach der Vereinzelung einer Vielzahl von Siliziumbrücken-Rohchips auf einem gemeinsamen Wafer oder einer gemeinsamen Maske gebildet wird. Beispielhaft veranschaulicht 4 eine vergrößerte Draufsicht eines Abschnitts eines Siliziumbrücken-Rohchips mit einem darin gebildeten Riss gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Auf 4 Bezug nehmend, ist ein Abschnitt 400 des Rohchips dargestellt, der eine Rohchipkante 402 aufweist. Die Rohchipkante 402 ist das Ende des Rohchips bei/nach der Vereinzelung. Eine metallische Doppelschutzringstruktur weist einen äußeren Schutzring 406 und einen inneren Schutzring 408 auf. Eine metallfreie Zone 404 ist zwischen dem Rand 402 des Rohchips und dem äußeren Schutzring 406 eingeschlossen. Die Schutzringe schützen den „aktiven“ Bereich 410 des Rohchips 400, der eine Metallisierung/Leiterbahnführung aufweist, z. B. für die Kommunikation zwischen Rohchips durch den Siliziumbrücken-Rohchip 410. Metallische Dummy-Elemente 412 wie etwa „Mini“-Schutzringe sind zwischen den Schutzringen 406 und 408 eingebunden. Wenngleich nicht dargestellt, können andere Elemente wie etwa Ausrichtungsmarken zwischen den Schutzringen 406 und 408 eingebunden sein. Gemäß einer Ausführungsform der vorliegenden Erfindung bildet sich bei oder nach der Vereinzelung ein Riss 414 im Rohchip. Wie dargestellt, kann der Riss 414 des Rohchips von der Rohchipkante 402 ausgehen. Der Riss 414 im Rohchip kann durch den äußeren Schutzring 406 gestoppt werden. Wenn der Riss jedoch vom äußeren Schutzring 406 nicht aufgehalten wird, wird er schließlich durch die metallischen Dummy-Elemente 412 aufgehalten, bevor er den inneren Schutzring 408 erreicht. Das heißt, bei einer Ausführungsform wird die Rissfortpflanzung mit der Rahmengestaltung des metallischen Doppelschutzrings minimiert, was auf einen nur mit der Säge durchgeführten Vereinzelungsprozess zur Vereinzelung von Siliziumbrücken-Rohchips anwendbar ist.
  • Eine Doppelschutzringstruktur kann aus einer Vielzahl von Schichten einer Metallisierungsstruktur hergestellt werden, wie etwa aus einer Vielzahl abwechselnder metallischer Leiterbahnen und Durchkontaktierungen. Beispielhaft veranschaulicht 5 eine Querschnittsansicht eines Schutzrings einer Doppelschutzringstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. 6 veranschaulicht eine Querschnittsansicht einer Doppelschutzringstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Auf 5 und 6 gemeinsam Bezug nehmend, weist eine Halbleiterstruktur 500 (wie etwa eine Siliziumbrücke) bei einer Ausführungsform ein Substrat 502 mit einer darauf angeordneten Isolationsschicht 504 auf. Das Substrat hat einen Umfang 506, von dem ein äußerer Abschnitt auf der rechten Seite von 6 dargestellt ist. Eine Metallisierungsstruktur 508 ist auf der Isolationsschicht 504 angeordnet. Die Metallisierungsstruktur 508 weist eine Leiterbahnführung 510 auf, die im dielektrischen Materialstapel 512 angeordnet ist.
  • Ein erster metallischer Schutzring 514 ist im dielektrischen Materialstapel 512 angeordnet und umgibt die Leiterbahnführung 510. Ein zweiter metallischer Schutzring 516 (nur in 6 dargestellt) ist im dielektrischen Materialstapel 512 angeordnet und umgibt den ersten metallischen Schutzring 514. Eine metallfreie Region 518 des dielektrischen Materialstapels 512 umgibt den zweiten metallischen Schutzring 516 (nur in 6 dargestellt). Die metallfreie Region 516 ist dem zweiten metallischen Schutzring 516 benachbart und dem Umfang 506 des Substrats 502 benachbart angeordnet.
  • Bei einer Ausführungsform stellt mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring 514 oder 516 eine hermetische Dichtung für die Metallisierungsstruktur 508 bereit. Bei einer Ausführungsform weist die Halbleiterstruktur im dielektrischen Materialstapel angeordnete metallische Elemente 519 zwischen dem ersten metallischen Schutzring 514 und dem zweiten metallischen Schutzring 516 auf. Außerdem kann eine E-Test-Kontaktinsel 520 zwischen dem ersten metallischen Schutzring 514 und dem zweiten metallischen Schutzring 516 eingebunden sein, wie in 6 dargestellt. Somit sind die metallischen Elemente unter anderem ein Element wie etwa eine Ausrichtungsmarke, ein Dummy-Element oder ein Testelement auf, aber nicht darauf beschränkt. Bei einer Ausführungsform weist mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen auf, die entlang einer gemeinsamen Achse 599 ausgerichtet sind, wie in 5 dargestellt. Bei einer Ausführungsform weist eine oberste Schicht der Metallisierungsstruktur eine erste und eine zweite Vielzahl leitender Kontaktinseln darauf auf, wie etwa die in 5 dargestellte Kontaktstelle 522 (wenngleich zu würdigen ist, dass die Kontaktstelle aus der Schutzringstruktur weggelassen werden kann, auch wenn sie in der Metallisierung der aktiven Rohchipregion eingeschlossen ist). Bei einer derartigen Ausführungsform verbindet die Leiterbahnführung elektrisch die erste Vielzahl leitender Kontaktinseln mit der zweiten Vielzahl leitender Kontaktinseln. Bei einer Ausführungsform weisen die erste und die zweite Vielzahl leitender Kontaktinseln eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer auf.
  • Bei einer Ausführungsform ist das Substrat 502 frei von darin angeordneten Halbleitervorrichtungen. Das heißt, die primäre Funktion des Siliziumbrücken-Rohchips besteht darin, eine lokale und direkte Kommunikation zwischen zwei mit der Siliziumbrücke verbundenen Rohchips bereitzustellen. Bei einer Ausführungsform ist das Substrat ein einkristallines Siliziumsubstrat. Bei einer Ausführungsform weist die Halbleiterstruktur ferner einen Riss auf, der in der metallfreien Region des dielektrischen Materialstapels angeordnet ist und sich durch den zweiten metallischen Schutzring fortpflanzt, aber nicht durch den ersten metallischen Schutzring, wie oben in Verbindung mit 4 beschrieben wurde.
  • Obwohl die oben beschriebenen Ausführungsformen auf zwei einzelne Rohchips gerichtet sind, die durch eine Siliziumbrücke oder EMIB miteinander verbunden sind, ist zu würdigen, dass eine komplexe Struktur ebenfalls von hierin beschriebenen Ausführungsformen profitiert. In einem ersten Beispiel veranschaulicht 7 eine Querschnittsansicht eines Halbleitergehäuses mit eingebetteter Mehrchip-Verbindungsbrücke (EMIB) gemäß einer Ausführungsform der vorliegenden Erfindung. Auf 7 Bezug nehmend, weist das Halbleitergehäuse 700 einen ersten Rohchip 752 (wie etwa die Zentraleinheit CPU eines Logikrohchips) und einen Speicher-Rohchipstapel 754 auf. Der erste Rohchip 752 und der Speicher-Rohchipstapel 754 sind durch die Hügel 758 und 760 des ersten Rohchips 752 bzw. des Speicher-Rohchipstapels 754 mit einer EMIB 756 verbunden, z. B. durch Thermokompressionsbonden (TCB). Die EMIB 756 ist eingebettet in das Material 770 eines Substrats (z. B. ein flexibles organisches Substrat) oder einer Leiterplatte (wie etwa ein Epoxid-Leiterplattenmaterial). Ein Unterfüllungsmaterial 799 kann zwischen dem ersten Rohchip 752 und der Grenzfläche der EMIB 756/des Substrats 770 und zwischen dem Speicher-Rohchipstapel 754 und der Grenzfläche der EMIB 756/des Substrats 770 eingebunden sein, wie in 7 dargestellt. Bei einer Ausführungsform weist die EMIB 756 einen metallischen Doppelschutzring auf, der von einer metallfreien Region außerhalb des äußersten metallischen Schutzrings umschlossen ist, wie oben beschrieben.
  • In einem zweiten Beispiel veranschaulicht 8 eine Draufsicht eines Gehäuselayouts für ein gemeinsam gepacktes Layout mit einem Rohchip für hochleistungsfähiges Rechnen (HPC) und einem Speicher hoher Bandbreite (HBM) gemäß einer Ausführungsform der vorliegenden Erfindung. Auf 8 Bezug nehmend, weist ein Gehäuselayout 800 ein gemeinsames Substrat 802 auf. Ein Rohchip mit Zentraleinheit oder Ein-Chip-System (CPU/SoC) 804 wird zusammen mit acht Speicher-Rohchips 806 vom Substrat 802 getragen. Eine Vielzahl vom EMIBs 808 dienen durch C4-Verbindungen 810 als Brücke zwischen den Speicher-Rohchips 806 und dem CPU/SoC-Rohchip 804. Der zwischen den Rohchips eingehaltene Abstand 812 liegt bei ca. 100-200 Mikrometern. Es ist zu würdigen, dass aus einer Draufsichtsperspektive die Rohchips 804 und 806 über den C4-Verbindungen 810 angeordnet sind, die über den im Substrat 802 eingeschlossenen EMIBs 808 angeordnet sind. Bei einer Ausführungsform weisen eine oder mehrere der EMIBs 808 einen metallischen Doppelschutzring auf, der von einer metallfreien Region außerhalb des äußersten metallischen Schutzrings umschlossen ist, wie oben beschrieben.
  • Wie oben beschrieben, kann bei einer Ausführungsform ein Substrat für eine Siliziumbrücke ein einkristallines Siliziumsubstrat sein. Bei anderen Ausführungsformen und immer noch im Kontext einer „Siliziumbrücke“ kann das Substrat aus einem Mehr- oder Einkristall eines Materials bestehen, das unter anderem Germanium, Silizium-Germanium oder ein Verbundhalbleitermaterial der Gruppe III-V sein kann, aber nicht darauf beschränkt. Bei einer anderen Ausführungsform wird ein Glassubstrat verwendet.
  • Unter Bezugnahme auf die obige Beschreibung zur Siliziumbrückentechnologie ist bei einer Ausführungsform ein isolierendes, dielektrisches oder dielektrisches Zwischenschicht (ILD)-Material eines wie etwa Siliziumoxide (z. B. Siliziumdioxid (SiO2)), dotierte Siliziumoxide, fluorierte Siliziumoxide, kohlenstoffdotierte Siliziumoxide, verschiedene in der Technik bekannte dielektrische Materialien mit niedrigem k-Wert und Kombinationen davon, aber nicht darauf beschränkt. Das isolierende, dielektrische oder dielektrische Zwischenschicht (ILD)-Material kann durch konventionelle Techniken gebildet sein, wie etwa beispielsweise chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren.
  • Unter Bezugnahme auf die obige Beschreibung zur Siliziumbrückentechnologie besteht bei einer Ausführungsform das Material der Zwischenverbindungen oder Leiterbahnführung aus einem oder mehreren Metall- oder anderen leitenden Strukturen. Ein gängiges Beispiel ist die Verwendung von Kupferleiterbahnen und -strukturen (wie etwa Durchkontaktierungen), die Sperrschichten zwischen dem Kupfer und dem umgebendes ILD-Material aufweisen können oder nicht. Wie hierin verwendet, beinhaltet der Ausdruck Metall Legierungen, Stapel oder andere Kombinationen aus mehreren Metallen. Beispielsweise können die metallischen Zwischenverbindungsleitungen unter anderem Sperrschichten, Stapel aus verschiedenen Metallen oder Legierungen usw. aufweisen. Die Zwischenverbindungsleitungen oder Leiterbahnen werden in der Technik manchmal als Leiterzüge, Drähte, Leitungen, Metall oder einfach Verbindungen bezeichnet.
  • Wie oben beschrieben, kann eine Vielzahl von Siliziumbrücken-Rohchips auf einem gemeinsamen Siliziumwafer hergestellt werden. In einem Beispiel ist 9 ein Ablaufplan 900, der Vorgänge bei einem Verfahren zur Fertigung einer Vielzahl von Siliziumbrücken-Rohchips gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Auf Vorgang 902 des Ablaufplans 900 Bezug nehmend, beinhaltet ein Verfahren zur Fertigung einer Vielzahl von Siliziumbrücken-Rohchips Bereitstellen eines Wafers mit einer Vielzahl darauf befindlicher Siliziumbrücken-Rohchips. Jeder der Vielzahl von Siliziumbrücken-Rohchips ist durch metallfreie Ritzlinien voneinander getrennt. Bei einer Ausführungsform weist jeder der Vielzahl von Siliziumbrücken-Rohchips innerhalb eines metallischen Doppelschutzrings eine oberste Metallschicht mit einer Dicke größer als ca. 5 Mikrometer auf.
  • Auf Vorgang 904 des Ablaufplans 900 Bezug nehmend, beinhaltet das Verfahren zur Fertigung der Vielzahl von Siliziumbrücken-Rohchips Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips durch Sägen der metallfreien Ritzlinien des Wafers. Gemäß einer Ausführungsform der vorliegenden Erfindung ist jeder der Vielzahl von Siliziumbrücken-Rohchips beim Sägen durch den metallischen Doppelschutzring geschützt.
  • Bei einer Ausführungsform beinhaltet Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips Hinterlassen eines Abschnitts der metallfreien Ritzlinien als Abschnitt jedes der vereinzelten Vielzahl von Siliziumbrücken-Rohchips. Bei einer Ausführungsform stellt mindestens einer der metallischen Schutzringe des metallischen Doppelschutzrings beim Sägen eine hermetische Dichtung für jede der Vielzahl von Siliziumbrücken-Rohchips bereit. Bei einer Ausführungsform wird beim Sägen der metallfreien Ritzlinien des Wafers ein Riss gebildet. Bei einer bestimmten Ausführungsform pflanzt sich der Riss durch einen äußersten metallischen Schutzring des metallischen Doppelschutzrings fort, aber nicht durch einen innersten metallischen Schutzring des metallischen Doppelschutzrings, auch nicht nach dem Sägeprozess. Somit ermöglich bei einer Ausführungsform ein metallischer Doppelschutzring mit einer metallfreien äußersten Region einen Rohchipvereinzelungsprozess nur durch Sägen für Siliziumbrückentechnologien. Die metallfreie Zone ist im Ritzbereich bereitgestellt und der Doppelschutzring mit einer Mini-Schutzring-Dummybildung kann implementiert werden, um bei der Rohchipvereinzelung einen maximalen Schutz für einen potenziellen Riss im Rohchip bereitzustellen.
  • 10 ist ein Prinzipschaubild eines Computersystems 1000 gemäß einer Ausführungsform der vorliegenden Erfindung. Das dargestellte Computersystem 1000 (auch als elektronisches System 1000 bezeichnet) kann gemäß einer beliebigen der mehreren offenbarten Ausführungsformen und ihrer Äquivalente eine Siliziumbrücke mit metallfreier Rahmengestaltung enthalten, wie es in dieser Offenbarung dargelegte ist. Das Computersystem 1000 kann eine mobile Vorrichtung wie etwa ein Netbook-Computer sein. Das Computersystem 1000 kann eine mobile Vorrichtung wie etwa ein drahtloses Smartphone sein. Das Computersystem 1000 kann ein Desktop-Computer sein. Das Computersystem 1000 kann ein Handlesegerät sein. Das Computersystem 1000 kann ein Serversystem sein. Das Computersystem 1000 kann ein Supercomputer oder leistungsstarkes Rechensystem sein.
  • Bei einer Ausführungsform ist das elektronische System 1000 ein Computersytsem, das einen Systembus 1020 aufweist, um die verschiedenen Komponenten des elektronischen Systems 1000 elektrisch zu verbinden. Der Systembus 1020 ist ein einzelner Bus oder eine beliebige Kombination von Bussen gemäß verschiedenen Ausführungsformen. Das elektronische System 1000 weist eine Spannungsquelle 1030 auf, die den integrierten Schaltkreis 1010 mit Leistung versorgt. Bei einigen Ausführungsformen versorgt die Spannungsquelle 1030 den integrierten Schaltkreis 1010 durch den Systembus 1020 mit Strom.
  • Der integrierte Schaltkreis 1010 ist mit dem Systembus 1020 elektrisch verbunden und weist gemäß einer Ausführungsform einen beliebigen Schaltkreis oder eine Kombination von Schaltkreisen auf. Bei einer Ausführungsform weist der integrierte Schaltkreis 1010 einen Prozessor 1012 auf, der von einem beliebigen Typ sein kann. Wie hier verwendet, kann der Prozessor 1012 einen beliebigen Typ von Schaltkreis bedeuten, wie etwa einen Mikroprozessor, einen Mikrocontroller, einen Grafikprozessor, einen Digitalsignalprozessor oder einen anderen Prozessor, aber nicht darauf beschränkt. Bei einer Ausführungsform weist der Prozessor 1012 eine Siliziumbrücke mit einer metallfreien Rahmengestaltung auf oder ist mit ihr verbunden, wie hier offenbart. Bei einer Ausführungsform finden sich SRAM-Ausführungsformen in Speicher-Caches des Prozessors. Andere Schaltkreistypen, die im integrierten Schaltkreis 1010 einbezogen sein können, sind ein kundenspezifischer Schaltkreis oder ein anwendungsspezifischer Schaltkreis wie etwa ein Kommunikationsschaltkreis1014 für den Einsatz in drahtlosen Vorrichtungen wie etwa Mobiltelefonen, Smartphones, Funkrufempfängern, tragbare Computern, Sprechfunkgeräten und ähnlichen elektronischen Systemen oder ein Kommunikationsschaltkreis für Server. Bei einer Ausführungsform weist der integrierte Schaltkreis 1010 einen chipintegrierten Speicher 1016 wie etwa einen statischen Speicher mit wahlfreiem Zugriff (SRAM) auf. Bei einer Ausführungsform weist der integrierte Schaltkreis 1010 einen eingebetteter chipintegrierten Speicher 1016 wie etwa einen eingebetteten Speicher mit wahlfreiem Zugriff (eDRAM) auf.
  • Bei einer Ausführungsform ist der integrierte Schaltkreis 1010 durch einem nachfolgenden integrierten Schaltkreis 1011 ergänzt. Sinnvolle Ausführungsformen sind unter anderem ein Doppelprozessor 1013 und ein Doppel-Kommunikationsschaltkreis 1015 und ein chipintegrierter Doppelspeicher 1017 wie etwa SRAM. Bei einer Ausführungsform weist der integrierte Doppelschaltkreis 1010 einen eingebetteten chipintegrierten Speicher 1017 wie etwa einen eDRAM auf.
  • Bei einer Ausführungsform weist das elektronische System 1000 auch einen externen Speicher 1040 auf, der wiederum ein oder mehrere für die bestimmte Anwendung geeignete Speicherelemente aufweisen kann, wie etwa einen Hauptspeicher 1042 im Form eines RAM, ein oder mehrere Festplattenlaufwerke 1044 und/oder ein oder mehrere Laufwerke, die Wechselmedien 1046 wie etwa Disketten, Compact Disks (CDs), Digital Variable Disks (DVDs), Flash-Speicherlaufwerke und andere in der Technik bekannte Wechselmedien handhaben. Der externe Speicher 1040 kann auch ein eingebetteter Speicher 1048 sein, wie etwa der erste Rohchip in einem Rohchipstapel gemäß einer Ausführungsform.
  • Bei einer Ausführungsform weist das elektronische System 1000 auch eine Anzeigevorrichtung 1050, eine Audio-Ausgabe 1060 auf. Bei einer Ausführungsform weist das elektronische System 1000 eine Eingabevorrichtung wie etwa eine Steuereinheit 1070, die eine Tastatur, eine Maus, ein Trackball, ein Spielecontroller, ein Mikrofon, eine Spracherkennungsvorrichtung oder eine beliebige Eingabevorrichtung, die Informationen in das elektronische System 1000 eingibt. Bei einer Ausführungsform ist eine Eingabevorrichtung 1070 eine Kamera. Bei einer Ausführungsform ist eine Eingabevorrichtung 1070 ein digitales Tonaufnahmegerät. Bei einer Ausführungsform ist eine Eingabevorrichtung 1070 eine Kamera und ein digitales Tonaufnahmegerät.
  • Wie hierin gezeigt, kann der integrierte Schaltkreis 1010 in einer Reihe verschiedener Ausführungsformen implementiert sein, darunter ein Gehäusesubstrat mit einer Siliziumbrücke mit einer metallfreien Rahmengestaltung gemäß einer beliebigen der mehreren offenbarten Ausführungsformen und ihrer Äquivalente, ein elektronisches System, ein Computersystem, ein oder mehrere Verfahren zur Fertigung eines integrierten Schaltkreises und ein oder mehrere Verfahren zur Fertigung einer elektronischen Baugruppe, die ein Gehäusesubstrat mit einer Siliziumbrücke mit einer metallfreien Rahmengestaltung aufweist, gemäß einer beliebigen der mehreren offenbarten Ausführungsformen wie hierin bei den verschiedenen Ausführungsformen und ihren technisch anerkannten Äquivalenten dargelegt. Die Elemente, Materialien, Geometrien, Abmessungen und Abfolge von Vorgängen können alle variiert werden, um für bestimmte I/O-Verbindungsanforderungen geeignet zu sein, darunter die Zahl der Array-Kontakte, die Konfiguration der Array-Kontakte für einen mikroelektronischen Rohchip, der in einem Prozessormontagesubstrat gemäß einem beliebigen der mehreren offenbarten Gehäusesubstrate mit einer Siliziumbrücke mit Ausführungsformen einer metallfreien Rahmengestaltung und ihren Äquivalenten eingebettet ist. Ein Basissubstrat kann eingeschlossen sein, wie durch die gestrichelte Linie von 10 dargestellt. Passive Vorrichtungen können ebenfalls eingeschlossen sein, wie es in 10 ebenfalls dargestellt ist.
  • Ausführungsformen der vorliegenden sind unter anderem metallfreie Rahmengestaltungen für Siliziumbrücken für Halbleitergehäuse und die resultierenden Siliziumbrücken und Halbleitergehäuse.
  • Bei einer Ausführungsform weist eine Halbleiterstruktur ein Substrat mit einer darauf angeordneten Isolationsschicht auf, wobei das Substrat einen Umfang hat. Eine Metallisierungsstruktur ist auf der Isolationsschicht angeordnet, wobei die Metallisierungsstruktur eine Leiterbahnführung aufweist, die in einem dielektrischen Materialstapel angeordnet ist. Ein erster metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt die Leiterbahnführung. Ein zweiter metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt den ersten metallischen Schutzring. Eine metallfreie Region des dielektrischen Materialstapels umgibt den zweiten metallischen Schutzring. Die metallfreie Region ist dem zweiten metallischen Schutzring benachbart und dem Umfang des Siliziumsubstrats benachbart angeordnet.
  • Bei einer Ausführungsform stellt mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring eine hermetische Dichtung für die Metallisierungsstruktur bereit.
  • Bei einer Ausführungsform weist die Halbleiterstruktur im dielektrischen Materialstapel angeordnete metallische Elemente zwischen dem ersten metallischen Schutzring und dem zweiten metallischen Schutzring auf. Die metallischen Elemente sind unter anderem ein Element, ausgewählt aus einer Gruppe bestehend aus einer Ausrichtungsmarke, einem Dummy-Element und einem Testelement.
  • Bei einer Ausführungsform weist mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen auf, die entlang einer gemeinsamen Achse ausgerichtet sind.
  • Bei einer Ausführungsform weist eine oberste Schicht der Metallisierungsstruktur eine erste und eine zweite Vielzahl leitender Kontaktinseln darauf auf.
  • Bei einer Ausführungsform verbindet die Leiterbahnführung elektrisch die erste Vielzahl leitender Kontaktinseln mit der zweiten Vielzahl leitender Kontaktinseln.
  • Bei einer Ausführungsform weisen die erste und die zweite Vielzahl leitender Kontaktinseln eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer auf.
  • Bei einer Ausführungsform ist das Substrat frei von darin angeordneten Halbleitervorrichtungen.
  • Bei einer Ausführungsform ist das Substrat ein einkristallines Siliziumsubstrat.
  • Bei einer Ausführungsform weist die Halbleiterstruktur ferner einen Riss auf, der in der metallfreien Region des dielektrischen Materialstapels angeordnet ist und sich durch den zweiten metallischen Schutzring fortpflanzt, aber nicht durch den ersten metallischen Schutzring.
  • Bei einer Ausführungsform beinhaltet ein Verfahren zur Herstellung einer Vielzahl von Siliziumbrücken-Rohchips Bereitstellen eines Wafers mit einer Vielzahl von Siliziumbrücken-Rohchips darauf. Jeder der Vielzahl von Siliziumbrücken-Rohchips ist durch metallfreie Ritzlinien voneinander getrennt. Das Verfahren beinhaltet auch Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips durch Sägen der metallfreien Ritzlinien des Wafers. Jede der Vielzahl von Siliziumbrücken-Rohchips ist beim Sägen durch einen metallischen Doppelschutzring geschützt.
  • Bei einer Ausführungsform beinhaltet Vereinzeln der Vielzahl von Siliziumbrücken-Rohchips Bereitstellen einer Vielzahl von Siliziumbrücken-Rohchips mit einer obersten Metallschicht mit einer Dicke größer als ca. 5 Mikrometer innerhalb des metallischen Doppelschutzrings.
  • Bei einer Ausführungsform beinhaltet Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips Hinterlassen eines Abschnitts der metallfreien Ritzlinien als Abschnitt jedes der vereinzelten Vielzahl von Siliziumbrücken-Rohchips.
  • Bei einer Ausführungsform stellt mindestens einer der metallischen Schutzringe des metallischen Doppelschutzrings beim Sägen eine hermetische Dichtung für jede der Vielzahl von Siliziumbrücken-Rohchips bereit.
  • Bei einer Ausführungsform beinhaltet Sägen der metallfreien Ritzlinien des Wafers ferner Bilden eines Risses in einer der metallfreien Ritzlinien, wobei sich der Riss durch einen äußersten metallischen Schutzring des metallischen Doppelschutzrings, aber nicht durch einen innersten metallischen Schutzring des metallischen Doppelschutzrings fortpflanzt.
  • Bei einer Ausführungsform weist ein Halbleitergehäuse eine eingebettete Mehrchip-Verbindungsbrücke (EMIB) mit einer Siliziumbrücke auf, die innerhalb eines Halbleitergehäuse-Substrats angeordnet ist. Die Siliziumbrücke weist ein Substrat mit einer darauf angeordneten Isolationsschicht auf, wobei das Substrat einen Umfang hat. Eine Metallisierungsstruktur ist auf der Isolationsschicht angeordnet, wobei die Metallisierungsstruktur leitende Bahnen aufweisen, die in einem dielektrischen Materialstapel angeordnet sind. Ein erster metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt die Leiterbahnen. Ein zweiter metallischer Schutzring ist im dielektrischen Materialstapel angeordnet und umgibt den ersten metallischen Schutzring. Eine metallfreie Region des dielektrischen Materialstapels umgibt den zweiten metallischen Schutzring. Die metallfreie Region ist dem zweiten metallischen Schutzring benachbart und dem Umfang des Siliziumsubstrats benachbart angeordnet. Das Halbleitergehäuse weist auch einen ersten und einen zweiten benachbarten Halbleiter-Rohchip auf, der auf dem Halbleiter-Gehäusesubstrat angeordnet und durch die Leiterbahnführung der Metallisierungsstruktur der Siliziumbrücke elektrisch miteinander verbunden ist.
  • Bei einer Ausführungsform ist der erste Halbleiter-Rohchip ein Speicherrohchip und der zweite Halbleiter-Rohchip ist ein Logikrohchip.
  • Bei einer Ausführungsform stellt mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke eine hermetische Dichtung für die Metallisierungsstruktur der Siliziumbrücke bereit.
  • Bei einer Ausführungsform weist die Siliziumbrücke ferner im dielektrischen Materialstapel angeordnete metallische Elemente zwischen dem ersten metallischen Schutzring und dem zweiten metallischen Schutzring auf, wobei die metallischen Elemente unter anderem ein Element aufweisen wie etwa eine Ausrichtungsmarke, ein Dummy-Element oder ein Testelement sind, aber nicht darauf beschränkt.
  • Bei einer Ausführungsform weist mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen auf, die entlang einer gemeinsamen Achse ausgerichtet sind.
  • Bei einer Ausführungsform weist eine oberste Schicht der Metallisierungsstruktur der Siliziumbrücke eine erste und eine zweite Vielzahl leitender Kontaktinseln darauf auf. Der erste Halbleiter-Rohchip ist an der ersten Vielzahl leitender Kontaktinseln befestigt und der zweite Halbleiter-Rohchip ist an der zweiten Vielzahl leitender Kontaktinseln befestigt.
  • Bei einer Ausführungsform verbindet die Leiterbahnführung der Siliziumbrücke elektrisch die erste Vielzahl leitender Kontaktinseln mit der zweiten Vielzahl leitenter Kontaktinseln.
  • Bei einer Ausführungsform weisen die erste und die zweite Vielzahl leitender Kontaktinseln der Siliziumbrücke eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer auf.
  • Bei einer Ausführungsform ist das Siliziumsubstrat frei von darin angeordneten Halbleitervorrichtungen.
  • Bei einer Ausführungsform weist die Siliziumbrücke ferner einen Riss auf, der in der metallfreien Region des dielektrischen Materialstapels der Siliziumbrücke angeordnet ist und sich durch den zweiten metallischen Schutzring fortpflanzt, aber nicht durch den ersten metallischen Schutzring der Siliziumbrücke.

Claims (25)

  1. Halbleiterstruktur, umfassend: ein Substrat mit einer darauf angeordneten Isolationsschicht, wobei das Substrat einen Umfang hat; eine Metallisierungsstruktur, die auf der Isolationsschicht angeordnet ist, wobei die Metallisierungsstruktur eine Leiterbahnführung aufweist, die in einem dielektrischen Materialstapel angeordnet ist; einen ersten metallischen Schutzring, der im dielektrischen Materialstapel angeordnet ist und die Leiterbahnführung umgibt; einen zweiten metallischen Schutzring, der im dielektrischen Materialstapel angeordnet ist und den ersten metallischen Schutzring umgibt; und eine metallfreie Region des dielektrischen Materialstapels, die den zweiten metallischen Schutzring umgibt, wobei die metallfreie Region dem zweiten metallischen Schutzring benachbart und dem Umfang des Substrats benachbart angeordnet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring eine hermetische Dichtung für die Metallisierungsstruktur bereitstellt.
  3. Halbleiterstruktur nach Anspruch 1, ferner umfassend: metallische Elemente, die im dielektrischen Materialstapel angeordnet sind, zwischen dem ersten metallischen Schutzring und dem zweiten metallischen Schutzring, wobei die metallischen Elemente ein Element umfassen, das aus der Gruppe bestehend aus einer Ausrichtungsmarke, einem Dummy-Element und einem Testelement ausgewählt ist.
  4. Halbleiterstruktur nach Anspruch 1, wobei mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen umfasst, die entlang einer gemeinsamen Achse ausgerichtet sind.
  5. Halbleiterstruktur nach Anspruch 1, wobei eine oberste Schicht der Metallisierungsstruktur eine erste und eine zweite Vielzahl leitender Kontaktinseln darauf umfasst.
  6. Halbleiterstruktur nach Anspruch 5, wobei die Leiterbahnführung die erste Vielzahl leitender Kontaktinseln mit der zweiten Vielzahl leitender Kontaktinseln elektrisch verbindet.
  7. Halbleiterstruktur nach Anspruch 5, wobei die erste und die zweite Vielzahl leitender Kontaktinseln eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer umfassen.
  8. Halbleiterstruktur nach Anspruch 1, wobei das Substrat frei von darin angeordneten Halbleitervorrichtungen ist.
  9. Halbleiterstruktur nach Anspruch 1, wobei das Substrat ein einkristallines Siliziumsubstrat ist.
  10. Halbleiterstruktur nach Anspruch 1, ferner umfassend: einen Riss, der in der metallfreien Region des dielektrischen Materialstapels angeordnet ist und sich durch den zweiten metallischen Schutzring, aber nicht durch den ersten metallischen Schutzring fortpflanzt.
  11. Verfahren zur Herstellung der Vielzahl von Siliziumbrücken-Rohchips, wobei das Verfahren umfasst: Bereitstellen eines Wafers mit einer Vielzahl darauf befindlicher Siliziumbrücken-Rohchips, wobei jeder der Vielzahl von Siliziumbrücken-Rohchips durch metallfreie Ritzlinien voneinander getrennt ist; und Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips durch Sägen der metallfreien Ritzlinien des Wafers, wobei jeder der Vielzahl von Siliziumbrücken-Rohchips beim Sägen durch einen metallischen Doppelschutzring geschützt ist.
  12. Verfahren nach Anspruch 11, wobei Vereinzeln der Vielzahl von Siliziumbrücken-Rohchips Bereitstellen einer Vielzahl von Siliziumbrücken-Rohchips mit einer obersten Metallschicht mit einer Dicke größer als ca. 5 Mikrometer innerhalb des metallischen Doppelschutzrings umfasst.
  13. Verfahren nach Anspruch 11, wobei Vereinzeln der Vielzahl der Siliziumbrücken-Rohchips Hinterlassen eines Abschnitts der metallfreien Ritzlinien als Abschnitt jedes der vereinzelten Vielzahl von Siliziumbrücken-Rohchips umfasst.
  14. Verfahren nach Anspruch 11, wobei mindestens einer der metallischen Schutzringe des metallischen Doppelschutzrings beim Sägen eine hermetische Dichtung für jeden der Vielzahl von Siliziumbrücken-Rohchips bereitstellt.
  15. Verfahren nach Anspruch 11, wobei Sägen der metallfreien Ritzlinien des Wafers ferner Bilden eines Risses in einer der metallfreien Ritzlinien umfasst, wobei sich der Riss durch einen äußersten metallischen Schutzring des metallischen Doppelschutzrings, aber nicht durch einen innersten metallischen Schutzring des metallischen Doppelschutzrings fortpflanzt.
  16. Halbleitergehäuse, umfassend: eine eingebettete Verbindungsbrücke (EMIB) mit einer Siliziumbrücke, die innerhalb eines Halbleitergehäuse-Substrats angeordnet ist, wobei die Siliziumbrücke umfasst: ein Siliziumsubstrat mit einer darauf angeordneten Isolationsschicht, wobei das Substrat einen Umfang hat; eine Metallisierungsstruktur, die auf der Isolationsschicht angeordnet ist, wobei die Metallisierungsstruktur eine Leiterbahnführung aufweist, die in einem dielektrischen Materialstapel angeordnet ist; einen ersten metallischen Schutzring, der im dielektrischen Materialstapel angeordnet ist und die Leiterbahnführung umgibt; einen zweiten metallischen Schutzring, der im dielektrischen Materialstapel angeordnet ist und den ersten metallischen Schutzring umgibt; und eine metallfreie Region des dielektrischen Materialstapels, die den zweiten metallischen Schutzring umgibt, wobei die metallfreie Region dem zweiten metallischen Schutzring benachbart und dem Umfang des Siliziumsubstrats benachbart angeordnet ist; und einen ersten und einen zweiten benachbarten Halbleiter-Rohchip, die auf dem Halbleiter-Gehäusesubstrat angeordnet und durch die Leiterbahnführung der Metallisierungsstruktur der Siliziumbrücke elektrisch miteinander verbunden sind.
  17. Halbleitergehäuse nach Anspruch 16, wobei der erste Halbleiter-Rohchip ein Speicherrohchip und der zweite Halbleiter-Rohchip ein Logikrohchip ist.
  18. Halbleitergehäuse nach Anspruch 16, wobei mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke eine hermetische Dichtung für die Metallisierungsstruktur der Siliziumbrücke bereitstellt.
  19. Halbleitergehäuse nach Anspruch 16, wobei die Siliziumbrücke ferner umfasst: metallische Elemente, die im dielektrischen Materialstapel angeordnet sind, zwischen dem ersten metallischen Schutzring und dem zweiten metallischen Schutzring, wobei die metallischen Elemente ein Element umfassen, das aus der Gruppe bestehend aus einer Ausrichtungsmarke, einem Dummy-Element und einem Testelement ausgewählt ist.
  20. Halbleitergehäuse nach Anspruch 16, wobei mindestens einer von dem ersten metallischen Schutzring oder dem zweiten metallischen Schutzring der Siliziumbrücke einen vertikalen Stapel abwechselnder metallischer Leiterbahnen und Durchkontaktierungen umfasst, die entlang einer gemeinsamen Achse ausgerichtet sind.
  21. Halbleitergehäuse nach Anspruch 16, wobei eine oberste Schicht der Metallisierungsstruktur der Siliziumbrücke eine erste und eine zweite Vielzahl darauf befindlicher leitender Kontaktinseln umfasst, wobei der erste Halbleiter-Rohchip an der ersten Vielzahl leitender Kontaktinseln befestigt ist und wobei der zweite Halbleiter-Rohchip an der zweiten Vielzahl leitender Kontaktinseln befestigt ist.
  22. Halbleitergehäuse nach Anspruch 21, wobei die Leiterbahnführung der Siliziumbrücke die erste Vielzahl leitender Kontaktinseln mit der zweiten Vielzahl leitender Kontaktinseln elektrisch verbindet.
  23. Halbleitergehäuse nach Anspruch 21, wobei die erste und die zweite Vielzahl leitender Kontaktinseln der Siliziumbrücke eine Schicht Kupfer mit einer Dicke größer als ca. 5 Mikrometer umfassen.
  24. Halbleitergehäuse nach Anspruch 16, wobei das Siliziumsubstrat frei von darin angeordneten Halbleitervorrichtungen ist.
  25. Halbleitergehäuse nach Anspruch 16, wobei die Siliziumbrücke ferner umfasst: einen Riss, der in der metallfreien Region des dielektrischen Materialstapels der Siliziumbrücke angeordnet ist und sich durch den zweiten metallischen Schutzring, aber nicht durch den ersten metallischen Schutzring der Siliziumbrücke fortpflanzt.
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