DE112016007576T5 - Ein halbleitergehäuse, umfassend einen aktiven die auf waferebene und eine externe die-befestigung - Google Patents

Ein halbleitergehäuse, umfassend einen aktiven die auf waferebene und eine externe die-befestigung Download PDF

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die
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silicon wafer
epoxy
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Vipul Vijay MEHTA
Eric Jin Li
Sanka Ganesan
Debendra Mallik
Robert Leon SANKMAN
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Original Assignee
Intel Corp
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

Halbleitergehäuse und -Gehäuseanordnungen, die aktive Dies und externe Die-Befestigungen auf einem Siliziumwafer aufweisen, und Verfahren zur Fertigung solcher Halbleitergehäuse und -Gehäuseanordnungen sind beschrieben. Bei einem Beispiel umfasst eine Halbleitergehäuseanordnung ein Halbleitergehäuse, das einen aktiven Die aufweist, der durch einen ersten Löthöcker an einem Siliziumwafer angebracht ist. Ein zweiter Löthöcker ist auf dem Siliziumwafer lateral auswärts von dem aktiven Die, um eine Befestigung für einen externen Die bereitzustellen. Eine Epoxidschicht kann den aktiven Die umgeben und den Siliziumwafer abdecken. Ein Loch kann sich durch die Epoxidschicht über dem zweiten Löthöcker erstrecken, um den zweiten Löthöcker durch das Loch freizulegen. Dementsprechend kann ein externer Speicher-Die direkt mit dem zweiten Löthöcker auf dem Siliziumwafer durch das Loch verbunden sein.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele befinden sich auf dem Gebiet von integrierten Schaltungsgehäusen und insbesondere von Halbleitergehäusen, die ein Waferebenen-Packaging umfassen.
  • HINTERGRUND
  • Die mobile Halbleiterindustrie arbeitet kontinuierlich auf kleinere und dünnere Halbleitergehäuse zur Verwendung in mobilen Bauelementprodukten hin. Es sind verschiedene Lösungen für die Reduktion der Halbleitergehäusegröße aufgekommen. Beispielsweise haben sich Bemühungen auf eine Reduktion einer Gesamtdicke eines System-auf-Chip-Dies oder eines organischen, eingebetteten Leiterbahnsubstrats, das den Die hält, konzentriert. Andere Lösungen umfassen ein Weggehen von Geuhäuse-auf-Gehäuse- (Package-on-Package-) Konfigurationen hin zu breiten I/O- (input/output) Speicherkonfigurationen. Ferner wurde Waferebenen-Packaging, d. h. ein Packaging (Häusung) von integrierten Schaltungen als Bestandteil eines Siliziumwafers, vorgeschlagen, um Chip-Scale-Gehäuse (chip-scale packages; Gehäuse in der Größenordnung des Chips) durch Eliminieren des organischen, eingebetteten Leiterbahnsubstrats vorgeschlagen. Bei jeglichen von diesen Lösungen ist es wichtig, die Funktionalitäten des Halbleitergehäuses zu maximieren, z. B. die Kompass-, Erfassungs-, Drahtlos- oder Leistungs-Management-Funktionen eines Smartphones, trotz der Größenreduktion.
  • Figurenliste
    • 1 stellt eine Querschnittsansicht einer Halbleitergehäuseanordnung gemäß einem Ausführungsbeispiel dar.
    • 2 stellt eine Querschnittsansicht eines Halbleitergehäuses, das einen aktiven Die und eine externe Die-Bestigung auf einem Siliziumwafer umfasst, gemäß einem Ausführungsbeispiel dar.
    • 3 stellt ein Flussdiagramm eines Verfahrens zur Fertigung eines Halbleitergehäuses, das einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer umfasst, gemäß einem Ausführungsbeispiel dar.
    • 4A-4I stellen Operationen bei einem Verfahren der Fertigung eines Halbleitergehäuses, das einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer umfasst, gemäß einem Ausführungsbeispiel dar.
    • 5 ist ein Schema eines Computersystems gemäß einem Ausführungsbeispiel.
  • BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Halbleitergehäuse, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, und Verfahren zur Fertigung solcher Halbleitergehäuse sind beschrieben. In der folgenden Beschreibung werden zum Zweck eines genauen Verständnisses der Ausführungsbeispiele zahlreiche konkrete Details dargelegt, wie beispielsweise Packaging- und Verbindungsarchitekturen. Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden gut bekannte Merkmale, wie beispielsweise spezielle Halbleiterfertigungssprozesse, nicht detailliert beschrieben, um die Ausführungsbeispiele nicht unnötigerweise zu verschleiern. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren dargelegten Ausführungsbeispiele visuelle Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Es gibt existierende Lösungen, um mobile Halbleitergehäuse kleiner und dünner zu machen. Die Lösungen können allerdings Kompromisse in Bezug auf die Funktionalität und/oder Herstellungskosten aufweisen. Beispielsweise entfernen Lösungen, die zur Reduktion einer Größe des System-auf-Chip-Dies oder des organischen, eingebetteten Leiterbahnsubstrats vorgeschlagen wurden, Funktionalitäten dieser Komponenten, um die kleinere Größe zu erreichen. Andererseits können Lösungen, die für ein Eliminieren des organischen, eingebetteten Leiterbahnsubstrats im Ganzen vorgeschlagen wurden, das Bilden von Kupfersäulen um einen aktiven Die erfordern. Ähnlich können Lösungen, die für breite I/O- (input/output) Speicherkonfigurationen vorgeschlagen wurden, das Herstellen von Silizium-Durchkontaktierungen und ein Bonden auf den Silizium-Durchkontaktierungen erfordern. Fertigungsprozesse zum präzisen Bauen von Kupfersäulen oder Silizium-Durchkontaktierungen können komplex sein und somit weisen solche Lösungen wahrscheinlich niedrige Fertigungserträge und hohe Fertigungskosten auf. Dementsprechend wird eine kostengünstige Lösung benötigt, um die Größe von mobilen Halbleitergehäusen zu reduzieren, ohne Funktionalität zu opfern.
  • Bei einem Aspekt umfasst ein Halbleitergehäuse Chip-zu-Wafer-Packaging, das einen Bedarf an einem organischen, eingebetteten Leiterbahnsubstrat eliminiert, und Die-zu-Substrat-Verbindungen, die solche Substrate erfordern. Da organische, eingebettete Leiterbahnsubstrate typischerweise eine Dicke von 175 µm aufweisen und Die-zu-Substrat-Verbindungen für solche Substrate typischerweise Dicken von 45 µm aufweisen, kann eine Gesamtdicke des nachstehend beschriebenen Halbleitergehäuses ungefähr 220 µm dünner sein als typische mobile Halbleitergehäuse. Das nachstehend beschriebene Halbleitergehäuse kann einen aktiven Die umfassen, der auf einem Siliziumwafer befestigt ist, und der Siliziumwafer kann Funktionalitäten, d. h. integrierte Schaltungen, einlagern. Dementsprechend kann die Halbleitergehäusegröße reduziert werden, ohne Funktionalität zu opfern. Das Halbleitergehäuse kann eine externe Die-Befestigung, z. B. einen Löthöcker, auf dem Siliziumwafer umfassen, um ein Befestigen eines externen Speicher-Dies direkt auf dem Siliziumwafer zu erlauben. Dementsprechend kann der externe Speicher direkt mit dem Siliziumwafer verbunden sein, unter Verwendung von Hochvolumen- und kostengünstigen Herstellungsoperationen, wie beispielsweise Wiederaufschmelz- (Reflow-) Löt-Prozessen, ohne den Bedarf, komplexe Verbindungsstrukturen wie beispielsweise Kupfersäulen zu bilden.
  • Bezugnehmend auf 1 ist eine Schnittansicht einer Halbleitergehäuseanordnung gemäß einem Ausführungsbeispiel dargestellt. Eine Halbleitergehäuseanordnung 100 kann ein oder mehrere Halbleitergehäuse 102 umfassen. Zum Beispiel kann das Halbleitergehäuse 102 ein WL-CSP (wafer-level chip scale package) sein, das eine Chip-zu-Gehäuse-Anordnung ohne ein organisches, eingebettetes Leiterbahnsubstrat umfasst.
  • Ein oder mehrere aktive Dies 104 können elektrisch miteinander oder mit externen Komponenten durch dazwischenliegende Strukturen, wie beispielsweise einen Siliziumwafer 106, verbunden sein. Zum Beispiel können, wie nachstehend beschrieben, elektrische Verbindungen, wie beispielsweise Löthöcker, Wafer-Durchkontaktierungen oder Redistributionsleitungen, den einen oder die mehreren aktiven Dies 104 elektrisch mit einem externen Die 108 oder einer gedruckten Schaltungsplatine 110 verbinden.
  • Bei einem Ausführungsbeispiel umfasst der externe Die 108 einen oder mehrere I/O-Kontakte 112 und kann direkt mit einem Siliziumwafer 106 in einer Chip-zu-Wafer-Anordnung verbunden sein. Chip-zu-Wafer-Verbindungen 114, z. B. Kupfersäulen, Bonddrähte oder Löthöcker, können sich von dem I/O-Kontakt 112 bis zu einer entsprechenden elektrischen Verbindung auf dem Siliziumwafer 106 erstrecken. Zum Beispiel kann der I/O-Kontakt 112 mit einem Löthöcker auf dem Siliziumwafer 106 lateral auswärts von einem aktiven Die 104 verbunden sein, wie nachstehend beschrieben.
  • Der externe Die 108 kann irgendein Typ von aktivem Die sein. Bei einem Ausführungsbeispiel ist der externe Die 108 ein Speicher-Die mit hoher Kapazität. Der Speicher-Die mit hoher Kapazität kann mit den aktiven Dies 104 kommunizieren, um ein schnelleres Verarbeiten durch die aktiven Dies 104 für verschiedene mobile Halbleitergehäuse-Funktionalitäten zu ermöglichen. Zum Beispiel kann das Halbleitergehäuse ein WL-CSP sein, das in einer Antennen-Schaltungsanordnung eines mobilen Bauelements verwendet wird.
  • Bei einem Ausführungsbeispiel kann der externe Die 108 in Form von einem WL-CSP, umfassend einen oder mehrere Siliziumchips, verwendet werden. Zum Beispiel kann einer oder eine Gruppe von externen Dies 108, umfassend eine oder mehrere Redistributionsschichten und Löthöcker 112, verwendet werden. Dementsprechend können kleine Gehäuse, z. B. WL-CSP-Gehäuse, als externer Die 108 befestigt auf dem Halbleitergehäuse 102 verwendet werden.
  • Das Halbleitergehäuse 102 kann auf einer gedruckten Schaltungsplatine 110 befestigt sein. Elektrische Verbindungen zwischen dem einen oder den mehreren aktiven Dies 104, dem Siliziumwafer 106 und der gedruckten Schaltungsplatine 110 können Lötkugeln und/oder andere metallische Höcker-, Leiterbahn- oder Drahtverbindungen umfassen. Beispielhaft kann das Halbleitergehäuse 102 der Halbleitergehäuseanordnung 100 eine Kugelgitterarray- (BGA; ball grid array) Komponente sein, umfassend mehrere Lötkugeln 116, die in einem Kugelfeld angeordnet sind. Das heißt, ein Array von Lötkugeln 116 kann in einem Gitter oder einer anderen Struktur angeordnet sein. Die gedruckte Schaltungsplatine 110 kann mehrere Kontaktanschlussflächen 118 umfassen und jede Lötkugel 116 kann an einer entsprechenden Kontaktanschlussfläche 118 befestigt und angebracht sein. Die gedruckte Schaltungsplatine 110 kann eine Hauptplatine oder eine andere gedruckte Schaltungsplatine eines Computer-Systems oder -Bauelements, wie beispielsweise eines Smartphones, sein. Die gedruckte Schaltungsplatine 110 kann Signale zu externen Bauelement-Verbindern (nicht gezeigt) routen. Dementsprechend können die Lötkugel und Kontaktanschlussflächen-Anbringungen eine elektrische Schnittstelle zwischen dem einen oder den mehreren aktiven Dies 104 des Halbleitergehäuses 102 und einem externen Bauelement bereitstellen.
  • Bezugnehmend auf 2 ist eine Querschnittsansicht eines Halbleitergehäuses, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, gemäß einem Ausführungsbeispiel dargestellt. Das Halbleitergehäuse 102 kann einen Siliziumwafer 106 umfassen, der verschiedene elektrische Verbindungen für ein Koppeln mit anderen Komponenten umfasst. Zum Beispiel kann der Siliziumwafer 106 eine oder mehrere Wafer-Durchkontaktierungen 202 umfassen, die sich von einer oberen Oberfläche 204 in Richtung einer unteren Oberfläche 206 erstrecken, um elektrische Kontakte auf der oberen Oberfläche 204 mit elektrischen Kontakten auf der unteren Oberfläche 206 zu verbinden. Die Wafer-Durchkontaktierung 202 kann eine elektrisch leitfähige Struktur sein, die sich teilweise oder ganz durch eine Dicke des Siliziumwafers 106 erstreckt. Zum Beispiel kann die Wafer-Durchkontaktierung 202 eine Kupfer-Verbindung sein, die einen Tunnel durch das Siliziummaterial des Siliziumwafers 106 bildet. Die Wafer-Durchkontaktierung 202 kann eine Höhe aufweisen, die der Dicke des Siliziumwafers 106 gleicht. Das heißt, der Siliziumwafer 106 kann eine Waferdicke zwischen der oberen Oberfläche 204 und der unteren Oberfläche 206 aufweisen und die Wafer-Durchkontaktierung 202 kann sich von der oberen Oberfläche 204 bis zu der unteren Oberfläche 206 erstrecken.
  • Ein Materialtyp und eine Größe von dem Siliziumwafer 106 können von entsprechenden Charakteristika eines organischen, eingebetteten Leiterbahnsubstrats unterschieden werden. Erstens kann der Wafer 106 aus Siliziummaterial hergestellt sein und das eingebettete Leiterbahnsubstrat kann aus einem organischen Harzmaterial gebildet sein. Zweitens weisen organische, eingebettete Leiterbahnsubstrate typischerweise Dicken in einem Bereich von 200-300 µm auf und der Siliziumwafer 106 kann eine Dicke zwischen der oberen Oberfläche 204 und der unteren Oberfläche 206 von weniger als 100 µm aufweisen.
  • Das Halbleitergehäuse 102 kann Löthöcker umfassen, um den Siliziumwafer 106 elektrisch mit anderen Gehäusekomponenten zu verbinden. Zum Beispiel können mehrere Löthöcker auf der oberen Oberfläche 204 des Siliziumwafers 106 angeordnet sein, um die Kontaktanschlussflächen auf der oberen Oberfläche 204 mit dem aktiven Die 104 und/oder dem externen Die 108 zu verbinden. Bei einem Ausführungsbeispiel ist ein erster Löthöcker 208 auf der oberen Oberfläche 204 zwischen dem aktiven Die 104 und dem Siliziumwafer 106 angeordnet. Genauer gesagt kann der aktive Die 104 auf dem Siliziumwafer 106 befestigt sein und der erste Löthöcker 208 kann den aktiven Die 104 an dem Siliziumwafer 106 anbringen.
  • Ein zweiter Löthöcker 210 kann auf der oberen Oberfläche 204 lateral auswärts von dem aktiven Die 104 angeordnet sein. Der Begriff lateral auswärts gibt an, dass der zweite Löthöcker 210 auf der oberen Oberfläche 204 in einer transversalen Richtung von einem äußeren Rand des aktiven Dies 104 angeordnet ist. Das heißt, dass der zweite Löthöcker 210 sich möglicherweise nicht vertikal zwischen dem aktiven Die 104 und dem Siliziumwafer 106 befindet. Ferner befindet sich der zweite Löthöcker 210 möglicherweise nicht innerhalb von einem Unterfüllmaterial 212, das den ersten Löthöcker 208 umgibt. Dementsprechend können der erste Löthöcker 208 und der zweite Löthöcker 210 komplanar miteinander innerhalb einer transversalen Ebene 214 parallel zu der oberen Oberfläche 204 sein. Das heißt, da der erste Löthöcker 208 und der zweite Löthöcker 210 beide auf der oberen Oberfläche 204 angeordnet sind, anstatt durch eine Kupfersäule von der oberen Oberfläche 204 versetzt zu sein, können die Löthöcker 208, 210 in einer transversalen Richtung an einer gleichen vertikalen Position ausgerichtet sein.
  • Der erste Löthöcker 208 und der zweite Löthöcker 210 können für eine vorgesehene Verbindungsfunktion geeignet sein. Genauer gesagt kann eine Größe von jedem Löthöcker auf der oberen Oberfläche 204 einer vorgesehenen Verbindung entsprechen. Bei einem Ausführungsbeispiel ist der erste Löthöcker 208 kleiner als der zweite Löthöcker 210. Zum Beispiel kann der erste Löthöcker 208 eine Verbindung zwischen einem elektrischen Kontakt auf dem aktiven Die 104 und einem elektrischen Kontakt auf der oberen Oberfläche 204 bereitstellen, während der zweite Löthöcker 210 eine Verbindung zwischen der Chip-zu-Wafer-Verbindung 114 und einem elektrischen Kontakt auf der oberen Oberfläche 204 bereitstellen kann. Die Chip-zu-Wafer-Verbindung 114 kann ein größeres Profil aufweisen als der elektrische Kontakt auf dem aktiven Die 104 und somit kann der zweite Löthöcker 210 eine größere Querschnittsabmessung als der erste Löthöcker 208 aufweisen. Durch Variation bei den Löthöckergrößen kann ein Bilden der Löthöcker durch unterschiedliche Prozesse verursacht werden. Zum Beispiel kann der kleinere erste Löthöcker 208 durch eine Plattierungsoperation gefertigt sein und der größere zweite Löthöcker 210 kann durch eine Oberseiten-Kugel-Anbringungsoperation gefertigt sein, wie nachstehend beschrieben wird. Dementsprechend kann der erste Löthöcker 208 ein plattierter Löthöcker sein und der zweite Löthöcker 210 kann ein Oberseiten-Kugel-angebrachter Löthöcker sein.
  • Bei einem Ausführungsbeispiel umgibt eine Epoxidschicht 216 vier oder mehr Seiten des einen oder der mehreren aktiven Dies 104. Zum Beispiel kann die Epoxidschicht 216 über der oberen Oberfläche 204 des Siliziumwafers 106 angeordnet sein und sich um die Seitenwände des aktiven Dies 104 und/oder eine untere Oberfläche des aktiven Dies 104 der oberen Oberfläche 204 des Siliziumwafers 106 zugewandt erstrecken. Die Epoxidschicht 216 kann auch einen Abschnitt des zweiten Löthöckers 210 lateral auswärts von dem aktiven Die 104 abdecken. Allerdings kann ein Loch 218 in der Epoxidschicht 216 über dem zweiten Löthöcker 210 gebildet sein, um den zweiten Löthöcker 210 durch das Loch 218 freizulegen. Das heißt, zumindest ein Abschnitt des zweiten Löthöckers 210 kann durch das Loch 218, das sich durch die Epoxidschicht 216 erstreckt, freigelegt sein. Somit kann sich die Chip-zu-Wafer-Verbindung 114 von dem I/O-Kontakt 112 zu dem zweiten Löthöcker 210 durch das Loch 218 erstrecken, um den I/O-Kontakt 112 elektrisch mit dem zweiten Löthöcker 210 durch das Loch 218 zu verbinden.
  • Bei einem Ausführungsbeispiel ist eine obere Oberfläche des Halbleitergehäuses 102 flach. Die obere Oberfläche des Halbleitergehäuses 102 kann eine obere Die-Oberfläche 220 des aktiven Dies 104 und eine obere Epoxidoberfläche 222 der Epoxidschicht 216 umfassen, wobei beide kombiniert werden können, um eine flache Oberfläche zu bilden. Zum Beispiel können die obere Die-Oberfläche 220 und die obere Epoxidoberfläche 222 komplanar innerhalb einer zweiten transversalen Ebene 224 sein. Die zweite transversale Ebene 224 kann vertikal versetzt von der transversalen Ebene 214 sein, passierend durch die Löthöcker auf der oberen Oberfläche 204 des Siliziumwafers 106. Dementsprechend kann die zweite transversale Ebene 224 parallel zu der oberen Oberfläche 204 sein.
  • Das Halbleitergehäuse 102 kann eine Redistributionsschicht 230 umfassen, die auf der unteren Oberfläche 206 des Siliziumwafers 106 befestigt ist. Die Redistributionsschicht 230 kann mehrere Redistributionsleitungen 232 aufweisen, um elektrische Signale von elektrischen Kontakten auf der unteren Oberfläche 206 des Siliziumwafers 106 zu den Lötkugeln 116 zu leiten. Zum Beispiel kann zumindest eine Redistributionsleitung 232 elektrisch mit der Wafer-Durchkontaktierung 202 an einem ersten Ende verbunden sein und mit der Lötkugel 116 an einem zweiten Ende. Das heißt, die Lötkugeln 116 auf der Redistributionsschicht 230 können elektrisch mit entsprechenden Redistributionsleitungen 232 verbunden sein. Die Redistributionsleitung 232 kann sich durch die Redistributionsschicht 230 erstrecken und zumindest ein Abschnitt einer Redistributionsleitung 232 kann in einer transversalen Richtung ausgerichtet sein. Dementsprechend können die Redistributionsleitungen 232 der Redistributionsschicht 230 elektrische Signale von dem Siliziumwafer 106 zu elektrischen Kontakten auf der gedruckten Schaltungsplatine 110 auffächern.
  • Die vorstehend beschriebene Struktur der Halbleitergehäuseanordnung 100, und genauer gesagt des Halbleitergehäuses 102, stellt eine integrierte Gehäuse-auf-Gehäuse-Struktur für das Anbringen des externen Dies 108 an dem Halbleitergehäuse 102 in einer Chip-zu-Wafer-Anordnung bereit. Ferner ist die Struktur ein Wafer-Ebene-Chip-Größenordnung-Gehäuse (WL-CSP; wafer-level chip scale package), das die Gesamtgröße der Halbleitergehäuseanordnung 100 reduzieren kann, ohne die für mobile Bauelement-Anwendungen entscheidenden Funktionalitäten zu opfern. Wie nachstehend beschrieben wird, kann die WL-CSP-Architektur durch verfügbare, kostengünstige Herstellungsprozesse realisiert werden.
  • Bezugnehmend auf 3 ist ein Flussdiagramm eines Verfahrens zur Fertigung eines Halbleitergehäuses, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, gemäß einem Ausführungsbeispiel dargestellt. 4A-4I stellen Operationen bei dem Verfahren von 3 dar und daher werden die 3-41 nachstehend in Kombination beschrieben.
  • Das nachstehend beschriebene Verfahren kann für die Fertigung von mehreren WL-CSPs von einem anfänglichen Siliziumwafer 106 verwendet werden. Zum Beispiel kann der Siliziumwafer 106 in einer anfänglichen Stufe einen Vereinzelungsgraben 402 umfassen, der eine erste Waferregion 404 von einer benachbarten zweiten Waferregion 406 trennt. Wie nachstehend beschrieben wird, können mehrere Halbleitergehäuse 102 auf den benachbarten Regionen aufgebaut sein und an einem Punkt in dem Fertigungsprozess können die Halbleitergehäuse 102 entlang des Vereinzelungsgrabens 402 (4G) vereinzelt werden. Dementsprechend wird darauf hingewiesen, dass, obwohl das Halbleitergehäuse 102 vorstehend als ein individuelles Gehäuse beschrieben ist, die Waferebenen-Architektur des Halbleitergehäuses 102 es ermöglicht, mehrere Halbleitergehäuse 102 gleichzeitig unter Verwendung eines Hochvolumenherstellungsprozesses zu fertigen.
  • Bei einer Operation 302 wird der erste Löthöcker 208 auf der oberen Oberfläche 204 des Siliziumwafers 106 gebildet. Bezugnehmend auf 4A, bei einem Ausführungsbeispiel, wird der Siliziumwafer 106 unter Verwendung einer Siliziumtechnologie gefertigt, die sich durch hohe Erträge und niedrige Kosten auszeichnet. Der Siliziumwafer 106 kann ein aktiver Siliziumwafer 106 sein. Das heißt, der Siliziumwafer 106 kann eine oder mehrere integrierte Schaltungen umfassen, um Funktionalitäten, z. B. I/O, Speicher-Cache etc., für das Halbleitergehäuse 102 bereitzustellen, zusätzlich zu elektrischem Routen. Der Siliziumwafer 106 und/oder die integrierten Schaltungen des Siliziumwafers 106 können unter Verwendung von irgendeiner bekannten Siliziumtechnologie gefertigt werden. Beispielhalft und nicht einschränkend können die Komponenten unter Verwendung einer 22-nm-Siliziumtechnologie gefertigt werden.
  • Bei einem Ausführungsbeispiel umfasst der Siliziumwafer 106 Silizium-Durchkontaktierungen 407, die sich von der oberen Oberfläche 204 in die Mitte des Siliziumwafers 106 erstrecken. Zum Beispiel können sich die Silizium-Durchkontaktierungen 407 abwärts von der oberen Oberfläche 204 zu einer Tiefe von 80-90 µm erstrecken. Wie nachstehend beschrieben wird, kann die Silizium-Durchkontaktierung später freigelegt werden, um die Wafer-Durchkontaktierung 202 zu bilden.
  • Zumindest zwei Sätze von Kontaktanschlussflächen 118 können auf der oberen Oberfläche 204 des Siliziumwafers 106 gebildet sein. Ein erster Satz von Kontaktanschlussflächen 410, z. B. ein erster Satz von Kupferanschlussflächen, kann über der Silizium-Durchkontaktierung 407 positioniert sein, um Landeflächen für den ersten Löthöcker 208 und andere Löthöcker, vorgesehen zum Abringen des aktiven Dies 104 an dem Siliziumwafer 106, bereitzustellen. Der erste Löthöcker 208 und die anderen Löthöcker, vorgesehen zum Abringen des aktiven Dies 104 an dem Siliziumwafer 106, können plattiert sein auf dem ersten Satz von Kontaktanschlussflächen 410. Dementsprechend können die Löthöcker zwischen dem aktiven Die 104 und dem Siliziumwafer 106 plattierte Löthöcker sein.
  • Ein zweiter Satz von Kontaktanschlussflächen 412, z. B. ein zweiter Satz von Kupferanschlussflächen, kann auf der oberen Oberfläche 204 lateral auswärts von dem ersten Satz von Kontaktanschlussflächen 410 angeordnet sein. Der zweite Satz von Kontaktanschlussflächen 412 kann Landeflächen für den zweiten Löthöcker 210 und andere Löthöcker, vorgesehen zum Verbinden mit der Chip-zu-Wafer-Verbindung 114 und dem externen Die 108, bereitstellen.
  • Bei einer Operation 304 wird der zweite Löthöcker 210 auf der oberen Oberfläche 204 des Siliziumwafers 106 gebildet. Bezugnehmend auf 4B können der zweite Löthöcker 210 und andere Löthöcker, vorgesehen zum Verbinden mit der Chip-zu-Wafer-Verbindung 114 und dem externen Die 108, durch eine Oberseiten-Kugel-Anbringungsoperation (TSBA; top-side-ball-attach) gebildet werden. Die TSBA-Operation ist eine nichtplattierende Operation, die einen Masken- und Lötkugel-Anbringungs-Prozess verwendet, wie im Stand der Technik bekannt ist. Die TSBA-Operation kann größere Löthöcker bilden als die zur Fertigung des ersten Löthöckers 208 verwendete Plattierungsoperation. Dementspreckend kann der zweite Löthöcker 210 ein Oberseiten-Kugel-angebrachter Löthöcker sein und größer als der erste Löthöcker 208 sein. Ferner folgt, da die Löthöcker auf dem zweiten Satz von Kontaktanschlussflächen 412 größer als die Löthöcker auf dem ersten Satz von Kontaktanschlussflächen 410 sein können, dass der zweite Satz von Kontaktanschlussflächen 412 eine größere Beabstandung, d. h. Abstand, als der erste Satz von Kontaktanschlussflächen 410 aufweisen kann.
  • Obwohl der zweite Löthöcker 210 durch eine TSBA-Operation gebildet sein kann, ist eine solche Möglichkeit nicht einschränkend und es wird darauf hingewiesen, dass der zweite Löthöcker 210 durch eine Plattierungsoperation gebildet sein kann. Das heißt, bei einem Ausführungsbeispiel ist der zweite Löthöcker 210 auf der oberen Oberfläche 204 des Siliziumwafers 106 gebildet. Der plattierte zweite Löthöcker 210 kann größer als der erste Löthöcker 208 sein oder die Löthöcker können eine gleiche Größe aufweisen.
  • Bei einer Operation 306 ist der aktive Die 104 an dem Siliziumwafer 106 angebracht. Genauer gesagt, bezugnehmend auf 4C, kann der aktive Die 104 an der oberen Oberfläche 204 des Siliziumwafers 106 durch den ersten Löthöcker 208 angebracht sein. Individuelle, vereinzelte aktive Dies 104 eines System-auf-einem-Chips können an einem Siliziumwafer 106 unter Verwendung eines Wiederaufschmelz-Löt-Prozesses für das Bonden von elektrischen Kontakten auf den aktiven Dies 104 mit den elektrischen Kontakten auf der oberen Oberfläche 204 des Siliziumwafers 106 angebracht sein. Irgendeine Anzahl von aktiven Dies 104 und irgendein Die-Typ, d. h. Dies, die spezifische Funktionalitäten aufweisen, kann auf dieser Stufe an dem Siliziumwafer 106 angebracht werden. Beispielhaft können aktive Dies 104, die auf dem Siliziumwafer 106 befestigt sind, einen zentralen Verarbeitungseinheits-Die und einen Modem-Die umfassen. Bei einem Ausführungsbeispiel wird das Unterfüllmaterial 212 zwischen die aktiven Dies 104 und den Siliziumwafer 106 geflossen, um den ersten Löthöcker 208 einzukapseln.
  • Bei einer Operation 308 wird eine Epoxidschicht 216 über dem Siliziumwafer 106 abgeschieden. Zum Beispiel kann die Epoxidschicht 216, bezugnehmend auf 4D, um den aktiven Die 104 und über die obere Oberfläche 204 des Siliziumwafers 106 abgeschieden werden. Die Epoxidschicht 216 kann den zweiten Löthöcker 210 abdecken. Die Epoxidschicht 216 kann in einem Überformungsprozess abgeschieden werden. Die überformte Epoxidschicht 216 kann die aktiven Dies 104 vollständig einkapseln. Das heißt, die Epoxidschicht 216 kann eine obere Oberfläche der aktiven Dies 104 abdecken, nachdem die Überformungsoperation abgeschlossen ist. Die überformte Epoxidschicht 216 kann zu dick sein und dementsprechend kann Material von der oberen Oberfläche entfernt werden, um die Anordnung zu dünnen.
  • Bei einem Ausführungsbeispiel können eines oder mehrere von dem aktiven Die 104 oder der Epoxidschicht 216 auf eine vordefinierte Tiefe gedünnt werden. Genauer gesagt kann von dem aktiven Die 104 und/oder der Epoxidschicht 216 Material von der oberen Oberfläche, z. B. durch Schleifen, entfernt werden, so dass die obere Die-Oberfläche 220 des aktiven Dies 104 und die obere Epoxidoberfläche 222 der Epoxidschicht 216 komplanar innerhalb der zweiten transversalen Ebene 224 sind. Beispielhalft kann die überformte Epoxidschicht 216 eine Dicke von 300 µm aufweisen und die Dünnungsoperation kann die Dicke der überformten Epoxidschicht 216 auf 100 µm reduzieren. Funktionelle Abschnitte des aktiven Dies 104 können sich innerhalb von 100 µm von einer unteren Oberfläche des aktiven Dies 104 befinden und somit können aktive Dies 104 auf eine Höhe von mehreren Mikrometern über den funktionellen Abschnitten abgeschliffen werden. Das Dünnen kann die obere Oberfläche 220 der aktiven Dies 104 freilegen, so dass ein Profil von aktiven Dies 104 von oben aus sichtbar ist. Das Dünnen kann genug von der überformten Epoxidschicht 216 entfernen oder nicht, um den zweiten Löthöcker 210 freizulegen. Das heißt, bei einem Ausführungsbeispiel ist der zweite Löthöcker 210 groß genug, damit das Entfernen der Epoxidschicht 216 eine obere Spitze des zweiten Löthöckers 210 freilegt, wodurch die Spitze von oben aus sichtbar (nicht gezeigt) wird.
  • Bei einer Operation 310 ist ein Trägersubstrat 414 auf dem aktiven Die und der Epoxidschicht 216 befestigt. Genauer gesagt kann das Trägersubstrat 414, bezugnehmend auf 4E, auf der oberen Die-Oberfläche 220 und der oberen Epoxidoberfläche 222 befestigt sein. Bei einem Ausführungsbeispiel ist das Trägersubstrat 414 ein passiver Wafer, der aus Halbleiter-, Metall- oder Kunststoffmaterial gebildet ist. Das Trägersubstrat 414 kann an der oberen Die-Oberfläche 220 und der oberen Epoxidoberfläche 222 durch eine dazwischenliegende Adhäsionsschicht 416 angebracht sein.
  • Das Trägersubstrat 414 kann die Halbleiteranordnung während einer Dünnungsoperation unterstützen. Genauer gesagt kann eine obere Oberfläche der Halbleiteranordnung durch das Trägersubstrat 414 gehalten werden, während eine untere Oberfläche 206 der Halbleiteranordnung abgeschliffen wird. Das Schleifen der unteren Oberfläche 206 kann eine Dicke des Siliziumwafers 106 auf eine vordefinierte Abmessung reduzieren. Genauer gesagt kann der Siliziumwafer 106 gedünnt werden, bis die Silizium-Durchkontaktierung 407 in die Wafer-Durchkontaktierung 202 umgewandelt ist. Das heißt, nach dem Schleifen kann sich die Wafer-Durchkontaktierung 202 von der oberen Oberfläche 204 des Siliziumwafers 106 bis zu der unteren Oberfläche 206 des Siliziumwafers 106 erstrecken. Dementsprechend kann die Wafer-Durchkontaktierung 202 von unten freigelegt sein und für eine Verbindung mit den Redistributionsleitungen 232 der Redistributionsschicht 230 verfügbar sein.
  • Bei einer Operation 312 ist die Redistributionsschicht 230 auf der unteren Oberfläche 206 des Siliziumwafers 106 gebildet. Bezugnehmend auf 4F umfasst die Redistributionsschicht 230 die Redistributionsleitung 232 in elektrischer Verbindung mit der Wafer-Durchkontaktierung 202, die sich von dem ersten Löthöcker 208 an der oberen Oberfläche 204 bis zu der unteren Oberfläche 206 erstreckt. Die Redistributionsschicht 230 kann im Wesentlichen als ein an einem Siliziumwafer 106 angebrachtes Substrat fungieren. Die Redistributionsschicht 230 kann einen Aufbau von dielektrischen Schichten zu Kupfer-Verbindungsstrukturen umfassen und somit kann die Redistributionsschicht 230 elektrische Signale von den Wafer-Durchkontaktierungen 202 auffächern. Die Signalauffächerung kann notwendig sein, um einen Signalsprung und/oder ein Signalrauschen in dem Halbleitergehäuse 102 zu verhindern. In gewissem Sinne kann die Redistributionsschicht 230 Funktionen ähnlich wie ein organisches, eingebettetes Leiterbahnsubstrat ausführen. Die Redistributionsschicht 230 kann allerdings mit einer engeren Leitungsbreiten- und Leitungs-Beabstandungs-Struktur, d. h. einer feineren L/S-Struktur (L/S pattern), hergestellt sein und somit kann die Redistributionsschicht 230 eine höhere Signalintegrität als ein organisches, eingebettetes Leiterbahnsubstrat bereitstellen.
  • Bei einer Operation 314 wird das Trägersubstrat 414 von der oberen Die-Oberfläche 220 und der oberen Epoxidoberfläche 222 entfernt. Bezugnehmend auf 4G kann das Trägersubstrat 414 vor der Bildung eines Lochs 218 in der Epoxidschicht 216 entfernt werden. Auf ähnliche Weise kann das Trägersubstrat 414 vor der Bildung der Lötkugeln 116 auf der Redistributionsschicht 230 entfernt werden. Es kann möglich sein, die Lötkugeln 116 auf der Redistributionsschicht 230 vor dem Entfernen des Trägersubstrats 414 zu bilden, allerdings kann es praktischer sein, das Trägersubstrat 414 zuerst zu entfernen, da ein Schmelzpunkt eines Lötmittels höher als ein Schmelzpunkt der Adhäsionsschicht 416 sein kann.
  • Nach dem Ablösen (debonding) des Trägersubstrats 414, kann die erste Waferregion 404 und die zweite Waferregion 406 vereinzelt werden. Die Vereinzelung der individuellen Halbleitergehäuse 102 kann ein Schneiden durch einen Vereinzelungsgraben 402 umfassen. Die vereinzelten Halbleitergehäuse 102 können in einer Bestückungsautomat-(Tape-and-Reel) Ausrüstung, d. h. einem Tape-Reel-Die-Sortierprozess wie im Stand der Technik bekannt ist, platziert sein, für die weitere Verarbeitung.
  • Bei einer Operation 316 wird das Loch 218 in der Epoxidschicht 216 über dem zweiten Löthöcker 210 gebildet. Bezugnehmend auf 4H erstreckt sich das Loch 218 vertikal abwärts von der oberen Oberfläche des Halbleitergehäuses 102, z. B. der oberen Epoxidoberfläche 222, und der zweite Löthöcker 210 ist durch das Loch 218 freigelegt. Das Loch 218 kann unter Verwendung von einer Durch-Formmasse-Bohroperation, wie im Stand der Technik bekannt ist, gebildet werden. Die gebohrten Löcher 218 können einen Raum über dem zweiten Löthöcker 210 und anderen Löthöckern, vorgesehen zum Verbinden mit der Chip-zu-Wafer-Verbindung 114, öffnen. Dementsprechend kann der zweite Löthöcker 210 von oben durch das Loch 218 freigelegt sein.
  • Bei einer Operation 318 werden mehrere Lötkugeln 116 auf der Redistributionsschicht 230 gebildet. Bezugnehmend auf 41 sind die Lötkugeln 116 elektrisch mit den Redistributionsleitungen 232 der Redistributionsschicht 230 verbunden. Die Lötkugeln 116 können in einem Kugel-Anbring-Prozess gebildet werden, um Lötverbindungen für das Anbringen des Halbleitergehäuses 102 an der gedruckten Schaltungsplatine 110 zu erzeugen. Dementsprechend kann eine integrierte Gehäuse-auf-Gehäuse-Struktur bereitgestellt werden, d. h. das Halbleitergehäuse 102, das den aktiven Die 104 und eine externe Die 108-Befestigung (zweiter Löthöcker 210) aufweist.
  • Der externe Die 108, z. B. ein externer Speicher-Die, kann an dem Halbleitergehäuse 102, gezeigt in 41, angebracht sein. Obwohl die Anbringungsoperation von externer Die 108 zu Halbleitergehäuse 102 nicht gezeigt ist, wird darauf hingewiesen, dass der I/O-Kontakt 112 des externen Dies 108 mit dem zweiten Löthöcker 210 durch die Chip-zu-Wafer-Verbindung 114, die sich durch das Loch 218 erstreckt, verbunden sein kann. Solche Verbindungen können durch einen Wiederaufschmelz-Löt-Prozess hergestellt sein, der den zweiten Löthöcker 210 an einem Stift (Pin), Draht etc. in elektrischer Verbindung mit dem I/O-Kontakt 112 anbringt. Dementsprechend kann das Abringen des externen Dies 108 an dem Halbleitergehäuse 102 eine Gehäuse-auf-Gehäuse-Anordnung bilden, die eine WL-CSP-Komponente aufweist.
  • 5 ist ein Schaubild eines Computer-Systems gemäß einem Ausführungsbeispiel. Das Computer-System 500 (auch als das elektronische System 500 bezeichnet) wie abgebildet kann ein Halbleitergehäuse verkörpern, umfassend einen aktive-Die und eine externe Die-Befestigung auf einem Siliziumwafer, gemäß irgendeinem der mehreren offenbarten Ausführungsbeispiele und ihren Äquivalenten, wie sie in dieser Offenbarung dargelegt sind. Das Computer-System 500 kann eine mobile Vorrichtung sein, wie beispielsweise ein Netbook-Computer. Das Computer-System 500 kann eine mobile Vorrichtung sein, wie beispielsweise ein drahtloses Smartphone. Das Computer-System 500 kann ein Desktop-Computer sein. Das Computer-System 500 kann ein tragbarer Reader sein. Das Computer-System 500 kann ein Server-System sein. Das Computer-System 500 kann ein Supercomputer oder ein Hochleistungsrechensystem sein.
  • Bei einem Ausführungsbeispiel ist das elektronische System 500 ein Computer-System, das einen Systembus 520 umfasst, um die verschiedenen Komponenten des elektronischen Systems 500 elektrisch zu koppeln. Der Systembus 520 ist ein Einzel-Bus oder irgendeine Kombination von Bussen gemäß verschiedenen Ausführungsbeispielen. Das elektronische System 500 umfasst eine Spannungsquelle 530, die der integrierten Schaltung 510 Leistung bereitstellt. Bei manchen Ausführungsbeispielen versorgt die Spannungsquelle 530 die integrierte Schaltung 510 durch den Systembus 520 mit Strom.
  • Die integrierte Schaltung 510 ist elektrisch mit dem Systembus 520 gekoppelt und umfasst irgendeine Schaltung oder Kombination von Schaltungen gemäß einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel umfasst die integrierte Schaltung 510 einen Prozessor 512, der irgendein Typ sein kann. Nach hiesigem Gebrauch kann der Prozessor 512 irgendeinen Typ von Schaltung meinen, wie beispielsweise, aber nicht beschränkt auf, einen Mikroprozessor, einen Mikrocontroller, einen Graphikprozessor, einen Digitalsignalprozessor oder einen anderen Prozessor. Bei einem Ausführungsbeispiel umfasst der Prozessor 512 oder ist gekoppelt mit einem Halbleitergehäuse, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, wie hierin offenbart. Bei einem Ausführungsbeispiel findet man SRAM-Ausführungsbeispiele in den Speicher-Caches des Prozessors. Andere Schaltungstypen, die in der integrierten Schaltung 510 umfasst sein können, sind eine speziell angefertigte Schaltung oder eine anwendungsspezifische integrierte Schaltung (ASIC; Application Specific Integrated Circuit), wie beispielsweise eine Kommunikationsschaltung 514, die in drahtlosen Vorrichtungen, wie beispielsweise Mobiltelefonen, Smartphones, Pagern, tragbaren Computern, Funksprechgeräten und ähnlichen elektronischen Systemen verwendet wird, oder eine Kommunikationsschaltung für Server. Bei einem Ausführungsbeispiel umfasst die integrierte Schaltung 510 einen Auf-Die-Speicher 516, wie beispielsweise einen statischen Direktzugriffsspeicher (SRAM; static random access memory). Bei einem Ausführungsbeispiel umfasst die integrierte Schaltung 510 einen eingebetteten Auf-Die-Speicher 516, wie beispielsweise einen eingebetteten dynamischen Direktspeicherzugriff (eDRAM; embedded dynamic random-access memory).
  • Bei einem Ausführungsbeispiel ist die integrierte Schaltung 510 mit einer nachfolgenden integrierten Schaltung 511 ergänzt. Zweckmäßige Ausführungsbeispiele umfassen einen Dualprozessor 513 und eine duale Kommunikationsschaltung 515 und einen dualen Auf-Die-Speicher 517, wie beispielsweise SRAM. Bei einem Ausführungsbeispiel umfasst die duale integrierte Schaltung 511 einen eingebetteten Auf-Die-Speicher 517, wie beispielsweise eDRAM.
  • Bei einem Ausführungsbeispiel umfasst das elektronische System 500 auch einen externen Speicher 540, der wiederum ein oder mehrere Speicherelemente umfassen kann, die für die spezielle Anwendung geeignet sind, wie beispielsweise einen Hauptspeicher 542 in Form eines RAM, eine oder mehrere Festplatten 544 und/oder ein oder mehrere Laufwerke, die entfernbare Medien 546 handhaben, wie beispielsweise Disketten, CDs (compact disks), DVDs (digital variable disks), Flash-Speicher-Laufwerke und andere im dem Stand der Technik bekannte entfernbare Medien. Der externe Speicher 540 kann auch ein eingebetteter Speicher 548 sein, wie beispielsweise der erste Die in einem Die-Stapel, gemäß einem Ausführungsbeispiel.
  • Bei einem Ausführungsbeispiel umfasst das elektronische System 500 auch eine Anzeigevorrichtung 550 und einen Audio-Ausgang 560. Bei einem Ausführungsbeispiel umfasst das elektronische System 500 eine Eingabevorrichtung wie beispielsweise eine Steuerung 570, die eine Tastatur, Maus, ein Trackball, eine Spielesteuerung, ein Mikrofon, eine Stimmerkennungsvorrichtung oder irgendeine andere Eingabevorrichtung sein kann, die Informationen in das elektronische System 500 eingibt. Bei einem Ausführungsbeispiel ist eine Eingabevorrichtung 570 eine Kamera. Bei einem Ausführungsbeispiel ist eine Eingabevorrichtung 570 eine digitale Tonaufnahmevorrichtung. Bei einem Ausführungsbeispiel ist ein Eingabevorrichtung 570 eine Kamera und eine digitale Tonaufnahmevorrichtung.
  • Wie hierin gezeigt, kann die integrierte Schaltung 510 in einer Anzahl verschiedener Ausführungsbeispiele implementiert sein, umfassend ein Halbleitergehäuse, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, gemäß irgendeinem der mehreren offenbarten Ausführungsbeispiele und deren Äquivalenten, ein elektronisches System, ein Computer-System, ein oder mehrere Verfahren zur Fertigung einer integrierten Schaltung, und ein oder mehrere Verfahren zur Fertigung einer elektronischen Anordnung, die ein Halbleitergehäuse umfasst, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, gemäß irgendeinem der mehreren offenbarten Ausführungsbeispiele, wie sie hierin in den verschiedenen Ausführungsbeispielen und deren im Stand der Technik anerkannten Äquivalenten dargelegt sind. Die Elemente, Materialien, Geometrien, Abmessungen und Sequenz von Operationen können alle variiert werden, um zu bestimmten I/O-Koppel-Anforderungen zu passen, umfassend die Anzahl der Array-Kontakte, die Array-Kontaktkonfiguration für einen mikroelektronischen Die, der in ein Prozessor-Befestigungssubstrat eingebettet ist, gemäß irgendeinem der mehreren offenbarten Halbleitergehäuse, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer und deren Äquivalente. Ein Basissubstrat kann umfasst sein, wie durch die gestrichelte Linie in 5 dargestellt. Passive Bauelemente können auch umfasst sein, wie auch in 5 dargestellt.
  • Ausführungsbeispiele von Halbleitergehäusen, umfassend aktive Dies und externe Die-Befestigungen auf einem Siliziumwafer, sind vorstehend beschrieben. Bei einem Ausführungsbeispiel umfasst ein Halbleitergehäuse einen Siliziumwafer, der eine Wafer-Durchkontaktierung aufweist, die sich von einer oberen Oberfläche bis zu einer unteren Oberfläche erstreckt. Das Halbleitergehäuse umfasst einen ersten Löthöcker und einen zweiten Löthöcker auf der oberen Oberfläche. Das Halbleitergehäuse umfasst einen aktiven Die, der auf dem Siliziumwafer befestigt ist. Der aktive Die ist durch den ersten Löthöcker an dem Siliziumwafer angebracht. Das Halbleitergehäuse umfasst eine Epoxidschicht, lateral um den aktiven Die und über der oberen Oberfläche. Die Epoxidschicht umfasst ein Loch, das sich lateral auswärts von dem aktiven Die durch die Epoxidschicht erstreckt. Der zweite Löthöcker ist durch das Loch freigelegt.
  • Bei einem Ausführungsbeispiel sind der erste Löthöcker und der zweite Löthöcker komplanar innerhalb einer transversalen Ebene parallel zu der oberen Oberfläche.
  • Bei einem Ausführungsbeispiel umfasst der aktive Die eine obere Die-Oberfläche. Die Epoxidschicht umfasst eine obere Epoxidoberfläche. Die obere Die-Oberfläche und die obere Epoxidoberfläche sind komplanar innerhalb einer zweiten transversalen Ebene vertikal versetzt von der transversalen Ebene.
  • Bei einem Ausführungsbeispiel ist der erste Löthöcker kleiner als der zweite Löthöcker.
  • Bei einem Ausführungsbeispiel ist der erste Löthöcker ein plattierter Löthöcker. Der zweite Löthöcker ist ein Oberseiten-Kugel-angebrachter Löthöcker.
  • Bei einem Ausführungsbeispiel umfasst das Halbleitergehäuse eine Redistributionsschicht, die auf der unteren Oberfläche befestigt ist. Die Redistributionsschicht umfasst mehrere Redistributionsleitungen. Zumindest eine von den Redistributionsleitungen ist elektrisch mit der Wafer-Durchkontaktierung verbunden. Das Halbleitergehäuse umfasst mehrere Lötkugeln auf der Redistributionsschicht. Die mehreren Lötkugeln sind elektrisch mit den mehreren Redistributionsleitungen verbunden.
  • Bei einem Ausführungsbeispiel ist der Siliziumwafer ein aktiver Siliziumwafer ist, der eine oder mehrere integrierte Schaltungen aufweist.
  • Bei einem Ausführungsbeispiel umfasst eine Halbleitergehäuseanordnung ein Halbleitergehäuse, umfassend einen Siliziumwafer, der eine Wafer-Durchkontaktierung aufweist, die sich von einer oberen Oberfläche bis zu einer unteren Oberfläche erstreckt, einen ersten Löthöcker und einen zweiten Löthöcker auf der oberen Oberfläche und einen aktiven Die, der auf dem Siliziumwafer befestigt ist. Der aktive Die ist durch den ersten Löthöcker an dem Siliziumwafer angebracht. Das Halbleitergehäuse umfasst eine Epoxidschicht, lateral um den aktiven Die und über der oberen Oberfläche. Die Epoxidschicht umfasst ein Loch, das sich lateral auswärts von dem aktiven Die durch die Epoxidschicht erstreckt. Der zweite Löthöcker ist durch das Loch freigelegt. Die Halbleitergehäuseanordnung umfasst einen externen Speicher-Die, der einen I/O-Kontakt aufweist, der elektrisch mit dem zweiten Löthöcker durch das Loch verbunden ist.
  • Bei einem Ausführungsbeispiel sind der erste Löthöcker und der zweite Löthöcker komplanar innerhalb einer transversalen Ebene parallel zu der oberen Oberfläche.
  • Bei einem Ausführungsbeispiel umfasst der aktive Die eine obere Die-Oberfläche. Die Epoxidschicht umfasst eine obere Epoxidoberfläche. Die obere Die-Oberfläche und die obere Epoxidoberfläche sind komplanar innerhalb einer zweiten transversalen Ebene vertikal versetzt von der transversalen Ebene.
  • Bei einem Ausführungsbeispiel ist der erste Löthöcker kleiner als der zweite Löthöcker.
  • Bei einem Ausführungsbeispiel ist der erste Löthöcker ein plattierter Löthöcker. Der zweite Löthöcker ist ein Oberseiten-Kugel-angebrachter Löthöcker.
  • Bei einem Ausführungsbeispiel umfasst die Halbleitergehäuseanordnung eine Redistributionsschicht, die auf der unteren Oberfläche befestigt ist. Die Redistributionsschicht umfasst mehrere Redistributionsleitungen. Zumindest eine von den Redistributionsleitungen ist elektrisch mit der Wafer-Durchkontaktierung verbunden. Die Halbleitergehäuseanordnung umfasst mehrere Lötkugeln auf der Redistributionsschicht. Die mehreren Lötkugeln sind elektrisch mit den mehreren Redistributionsleitungen verbunden.
  • Bei einem Ausführungsbeispiel umfasst die Halbleitergehäuseanordnung eine gedruckte Schaltungsplatine, die mehrere Kontaktanschlussflächen aufweist. Die mehreren Lötkugeln sind auf den mehreren Kontaktanschlussflächen befestigt.
  • Bei einem Ausführungsbeispiel umfasst ein Verfahren zur Fertigung eines Halbleitergehäuses, umfassend einen aktiven Die und eine externe Die-Befestigung auf einem Siliziumwafer, ein Bilden eines ersten Löthöckers und eines zweiten Löthöckers auf der oberen Oberfläche eines Siliziumwafers. Das Verfahren umfasst ein Anbringen eines aktiven Dies an der oberen Oberfläche durch den ersten Löthöcker. Das Verfahren umfasst ein Aufbringen einer Epoxidschicht lateral um den aktiven Die und über den zweiten Löthöcker. Das Verfahren umfasst ein Bilden eines Lochs in der Epoxidschicht über dem zweiten Löthöcker. Der zweite Löthöcker ist durch das Loch freigelegt.
  • Bei einem Ausführungsbeispiel ist der erste Löthöcker kleiner als der zweite Löthöcker.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ein Dünnen von einem oder mehreren von dem aktiven Die oder der Epoxidschicht, so dass eine obere Die-Oberfläche des aktiven Dies und eine obere Epoxidoberfläche der Epoxidschicht komplanar innerhalb einer transversalen Ebene sind.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ein Befestigen eines Trägersubstrats auf der oberen Die-Oberfläche und der oberen Epoxidoberfläche. Das Verfahren umfasst ein Bilden einer Redistributionsschicht auf einer unteren Oberfläche. Die Redistributionsschicht umfasst mehrere Redistributionsleitungen. Zumindest eine von den Redistributionsleitungen ist elektrisch mit einer Wafer-Durchkontaktierung verbunden, die sich von dem ersten Löthöcker an der oberen Oberfläche bis zu der unteren Oberfläche erstreckt.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ein Entfernen des Trägersubstrats von der oberen Die-Oberfläche und der oberen Epoxidoberfläche. Das Verfahren umfasst ein Bilden von mehreren Lötkugeln auf der Redistributionsschicht. Die mehreren Lötkugeln sind elektrisch mit den mehreren Redistributionsleitungen verbunden.
  • Bei einem Ausführungsbeispiel wird das Trägersubstrat vor dem Bilden des Lochs und Bilden der Mehrzahl von Lötkugeln entfernt.

Claims (20)

  1. Ein Halbleitergehäuse, umfassend: einen Siliziumwafer, umfassend eine Wafer-Durchkontaktierung, die sich von einer oberen Oberfläche bis zu einer unteren Oberfläche erstreckt; einen ersten Löthöcker und einen zweiten Löthöcker auf der oberen Oberfläche; einen aktiven Die, der auf dem Siliziumwafer befestigt ist, wobei der aktive Die durch den ersten Löthöcker an dem Siliziumwafer angebracht ist; und eine Epoxidschicht, lateral um den aktiven Die und über der oberen Oberfläche, wobei die Epoxidschicht ein Loch umfasst, das sich lateral auswärts von dem aktiven Die durch die Epoxidschicht erstreckt, und wobei der zweite Löthöcker durch das Loch freigelegt ist.
  2. Das Halbleitergehäuse gemäß Anspruch 1, wobei der erste Löthöcker und der zweite Löthöcker komplanar innerhalb einer transversalen Ebene parallel zu der oberen Oberfläche sind.
  3. Das Halbleitergehäuse gemäß Anspruch 2, wobei der aktive Die eine obere Die-Oberfläche aufweist, wobei die Epoxidschicht eine obere Epoxidoberfläche aufweist, und wobei die obere Die-Oberfläche und die obere Expoxidoberfläche komplanar innerhalb einer zweiten transversalen Ebene vertikal versetzt von der transversalen Ebene sind.
  4. Das Halbleitergehäuse gemäß Anspruch 1, wobei der erste Löthöcker kleiner als der zweite Löthöcker ist.
  5. Das Halbleitergehäuse gemäß Anspruch 4, wobei der erste Löthöcker ein plattierter Löthöcker ist und wobei der zweite Löthöcker ein Oberseiten-Kugel-angebrachter Löthöcker ist.
  6. Das Halbleitergehäuse gemäß Anspruch 1, ferner umfassend: eine Redistributionsschicht, die auf der unteren Oberfläche befestigt ist, wobei die Redistributionsschicht eine Mehrzahl von Redistributionsleitungen umfasst, und wobei zumindest eine von den Redistributionsleitungen elektrisch mit der Wafer-Durchkontaktierung verbunden ist; und eine Mehrzahl von Lötkugeln auf der Redistributionsschicht, wobei die Mehrzahl der Lötkugeln elektrisch mit der Mehrzahl der Redistributionsleitungen verbunden ist.
  7. Das Halbleitergehäuse gemäß Anspruch 1, wobei der Siliziumwafer ein aktiver Siliziumwafer ist, der eine oder mehrere integrierte Schaltungen umfasst.
  8. Eine Halbleitergehäuseanordnung, umfassend: ein Halbleitergehäuse umfassend einen Siliziumwafer umfassend eine Wafer-Durchkontaktierung, die sich von einer oberen Oberfläche bis zu einer unteren Oberfläche erstreckt, einen ersten Löthöcker und einen zweiten Löthöcker auf der oberen Oberfläche, einen aktiven Die, der auf dem Siliziumwafer befestigt ist, wobei der aktive Die durch den ersten Löthöcker an dem Siliziumwafer angebracht ist, und eine Epoxidschicht, lateral um den aktiven Die und über der oberen Oberfläche, wobei die Epoxidschicht ein Loch umfasst, das sich lateral auswärts von dem aktiven Die durch die Epoxidschicht erstreckt, und wobei der zweite Löthöcker durch das Loch freigelegt ist, und einen externen Speicher-Die, der einen I/O-Kontakt umfasst, der elektrisch mit dem zweiten Löthöcker durch das Loch verbunden ist.
  9. Die Halbleitergehäuseanordnung gemäß Anspruch 8, wobei der erste Löthöcker und der zweite Löthöcker komplanar innerhalb einer transversalen Ebene parallel zu der oberen Oberfläche sind.
  10. Die Halbleitergehäuseanordnung gemäß Anspruch 9, wobei der aktive Die eine obere Die-Oberfläche umfasst, wobei die Epoxidschicht eine obere Epoxidoberfläche umfasst, und wobei die obere Die-Oberfläche und die obere Expoxidoberfläche komplanar innerhalb einer zweiten transversalen Ebene vertikal versetzt von der transversalen Ebene sind.
  11. Die Halbleitergehäuseanordnung gemäß Anspruch 8, wobei der erste Löthöcker kleiner als der zweite Löthöcker ist.
  12. Die Halbleitergehäuseanordnung gemäß Anspruch 11, wobei der erste Löthöcker ein plattierter Löthöcker ist und wobei der zweite Löthöcker ein Oberseiten-Kugel-angebrachter Löthöcker ist.
  13. Die Halbleitergehäuseanordnung gemäß Anspruch 8, ferner umfassend: eine Redistributionsschicht, die auf der unteren Oberfläche befestigt ist, wobei die Redistributionsschicht eine Mehrzahl von Redistributionsleitungen umfasst, und wobei zumindest eine von den Redistributionsleitungen elektrisch mit der Wafer-Durchkontaktierung verbunden ist; und eine Mehrzahl von Lötkugeln auf der Redistributionsschicht, wobei die Mehrzahl der Lötkugeln elektrisch mit der Mehrzahl der Redistributionsleitungen verbunden ist.
  14. Die Halbleitergehäuseanordnung gemäß Anspruch 13, ferner umfassend eine gedruckte Schaltungsplatine, die eine Mehrzahl von Kontaktanschlussflächen umfasst, wobei die Mehrzahl von Lötkugeln auf der Mehrzahl von Kontaktanschlussflächen befestigt ist.
  15. Ein Verfahren, umfassend: Bilden eines ersten Löthöckers und eines zweiten Löthöckers auf einer oberen Oberfläche eines Siliziumwafers; Anbringen eines aktiven Dies an der oberen Oberfläche durch den ersten Löthöcker; Aufbringen einer Epoxidschicht lateral um den aktiven Die und über den zweiten Löthöcker; und Bilden eines Lochs in der Epoxidschicht über dem zweiten Löthöcker, wobei der zweite Löthöcker durch das Loch freigelegt ist.
  16. Das Verfahren gemäß Anspruch 15, wobei der erste Löthöcker kleiner als der zweite Löthöcker ist.
  17. Das Verfahren gemäß Anspruch 15, ferner umfassend: Dünnen von einem oder mehreren von dem aktiven Die oder der Epoxidschicht, so dass eine obere Die-Oberfläche des aktiven Dies und eine obere Epoxidoberfläche der Epoxidschicht komplanar innerhalb einer transversalen Ebene sind.
  18. Das Verfahren gemäß Anspruch 17, ferner umfassend: Befestigen eines Trägersubstrats auf der oberen Die-Oberfläche und der oberen Epoxidoberfläche; und Bilden einer Redistributionsschicht auf einer unteren Oberfläche, wobei die Redistributionsschicht eine Mehrzahl von Redistributionsleitungen umfasst, und wobei zumindest eine von den Redistributionsleitungen elektrisch mit einer Wafer-Durchkontaktierung verbunden ist, die sich von dem ersten Löthöcker an der oberen Oberfläche bis zu der unteren Oberfläche erstreckt.
  19. Das Verfahren gemäß Anspruch 18, ferner umfassend: Entfernen des Trägersubstrats von der oberen Die-Oberfläche und der oberen Epoxidoberfläche; und Bilden einer Mehrzahl von Lötkugeln auf der Redistributionsschicht, wobei die Mehrzahl der Lötkugeln elektrisch mit der Mehrzahl der Redistributionsleitungen verbunden ist.
  20. Das Verfahren gemäß Anspruch 19, wobei das Trägersubstrat vor dem Bilden des Lochs und Bilden der Mehrzahl von Lötkugeln entfernt wird.
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