DE102015109154B4 - Hochdichte chip-chip-verbindung und verfahren zu deren herstellung - Google Patents

Hochdichte chip-chip-verbindung und verfahren zu deren herstellung Download PDF

Info

Publication number
DE102015109154B4
DE102015109154B4 DE102015109154.2A DE102015109154A DE102015109154B4 DE 102015109154 B4 DE102015109154 B4 DE 102015109154B4 DE 102015109154 A DE102015109154 A DE 102015109154A DE 102015109154 B4 DE102015109154 B4 DE 102015109154B4
Authority
DE
Germany
Prior art keywords
chips
chip
layer
conductive material
conductive connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015109154.2A
Other languages
English (en)
Other versions
DE102015109154A1 (de
Inventor
Thorsten Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102015109154A1 publication Critical patent/DE102015109154A1/de
Application granted granted Critical
Publication of DE102015109154B4 publication Critical patent/DE102015109154B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Vorrichtung (100), aufweisend:
mindestens einen ersten Chip (105) mit integrierter Schaltung, IC, und einen zweiten IC-Chip (110), wobei untere Flächen des ersten und zweiten IC-Chips (105, 110) erste mehrere Kontaktflecken (115C, D) umfassen und obere Flächen des ersten und zweiten IC-Chips zweite mehrere Kontaktflecken (115A, C) umfassen;
eine Schicht nicht leitfähigen Materials (120), welche die oberen Flächen des ersten und zweiten IC-Chips (105, 110) bedeckt und welche eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips aufweist;
mehrere Durchkontaktierungen, welche mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen, und die sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken;
eine erste leitfähige Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken (115A, B) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen; und
eine zweite leitfähige Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials (120), welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen betreffen die Verkapselung integrierter Schaltungen (ICs). Einige Ausführungsformen betreffen die IC-Verkapselungsverbindung integrierter Schaltungen, und Verfahren zu deren Herstellung.
  • ALLGEMEINER STAND DER TECHNIK
  • Elektronische Systeme umfassen oft integrierte Schaltungen (ICs), welche mit einer Baugruppe, z.B. einem Substrat oder einer Hauptplatine, verbunden sind. Die ICs können verkapselt und in eine IC-Verkapselung eingefügt sein, welche auf der Baugruppe montiert ist. Da die Designs elektronischer Systeme komplexer werden, ist es eine Herausforderung, die gewünschten Größenbeschränkungen des Systems zu erfüllen. Ein Punkt, der die Gesamtgröße eines Designs beeinflusst, ist der Abstand, der für die Verbindung der Kontakte der IC-Verkapselungen erforderlich ist. Wenn der Abstand verringert wird, können die verkapselten ICs weniger robust werden und die Kosten der Erfüllung der Abstandserfordernisse können steigen. Daher gibt es einen allgemeinen Bedarf für Vorrichtungen, Systeme und Verfahren, welche die Abstandsherausforderungen für Kontakte von ICs angehen, jedoch ein robustes und kosteneffektives Design bereitstellen. Die Druckschriften US 2014 / 0 001 645 A1 , US 2012 / 0 056 316 A1 , US 2014 / 0 133 105 A1 , US 2013 / 0 001 762 A1 , US 2013 / 0 009 325 A1 und DE 10 2010 000 269 A1 befassen sich beispielsweise mit solchen Vorrichtungen.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung ist in den beigefügten Ansprüchen angegeben.
  • Figurenliste
    • 1 veranschaulicht Teile eines Beispiels einer elektronischen Vorrichtung, welche eine elektronische Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 2A bis 2E veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer Verkapselung auf Systemebene für eine elektronische Vorrichtung gemäß einigen Ausführungsformen;
    • 3 veranschaulicht Teile eines anderen Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst;
    • 4A bis 4G veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer elektronischen Verkapselung auf Systemebene für eine elektronische Vorrichtung gemäß einigen Ausführungsformen;
    • 5 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 6 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Flip-Chip-Technologie bei der Verkapselung auf Systemebene umfasst, gemäß einigen Ausführungsformen;
    • 7 veranschaulicht ein Beispiel einer Verkapselung für eine elektronische Vorrichtung; und
    • 8 ist ein Blockschaubild eines Beispiels eines elektronischen Systems gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Nachfrage nach erhöhter Rechenleistung in kleineren Vorrichtungen hat zu einer zunehmenden Verwendung von System-in-Packages (SiP) geführt, um den Anforderungen der Systemintegration zu genügen. Zum Beispiel können digitale und analoge Teile eines elektronischen Systems getrennt und unter Verwendung zweier verschiedener Technologieknoten gebaut werden; eines hochentwickelten IC-Herstellungsverfahrens für den digitalen Teil und eines einfachen Verfahrens für den analogen Teil. Die beiden Teile können in zwei unterschiedlichen IC-Chips enthalten sein, welche auf Verkapselungsebene in ein nebeneinander angeordnetes SiP integriert sein können. Dieses Integrationsschema kann jedoch viele Verbindungen zwischen den beiden IC-Chips erforderlich machen. Diese Verbindung zwischen IC-Chips kann einen sehr feinen Metallleitungs-Mittenabstand und - Abstand und mehrere Leitungsführungsschichten erforderlich machen. Es kann für die elektrische Leistungsfähigkeit auch einen Kompromiss zwischen der Zwischen-Chip-Signalgeschwindigkeit und verringerten physischen Abmessungen geben.
  • Außerdem kann die Verwendung eines feineren Mittenabstands, um eine erhöhte IC-Eingabe/Ausgabe (I/O) zu erzielen, zu teuren Verkapselungsverfahren führen, um die feineren Geometrien in Verbindung mit der Breite der Verbindungsleitungen, einem Abstand zwischen Verbindungen und einem Abstand zum Schutz gegen Elektromigration zwischen Verbindungen unterzubringen. Dies kann zu Verkapselungsanforderungen führen, die mit dem Zwang der Kostensenkung in Widerspruch stehen.
  • Typischerweise wird nur eine Seite eines IC-Chips für I/O verwendet. IC-Kontaktflecken werden auf einer Fläche eines Wafers gebildet, wenn die IC-Chips hergestellt werden. Die einzelnen Chips werden getrennt und werden zur Verbindung mit anderen Vorrichtungen mit der Kontaktfleckseite oder Vorderseite nach unten auf ein keramisches Substrat oder auf eine Leiterplatte (Printed Circuit Board, PCB) montiert (z.B. in einer Flip-Chip-Konfiguration). Durch Verwendung der Rückseite des IC-Chips für die Verbindung und Leitungsführung zusätzlich zur Vorderseite kann der Raum, der für die I/O-Leitungsführung zur Verfügung steht, deutlich erhöht werden.
  • 1 veranschaulicht Teile eines Beispiels einer elektronischen Vorrichtung, welche eine elektronische Verkapselung auf Systemebene umfasst. Die Vorrichtung 100 umfasst einen ersten IC-Chip 105 und einen zweiten IC-Chip 110. In bestimmten Variationen umfasst einer der IC-Chips digitale Schaltungen und der andere Chip umfasst analoge Schaltungen oder hauptsächlich analoge Schaltungen. In einigen Variationen umfasst die Vorrichtung 100 mehr als zwei IC-Chips. Beide IC-Chips umfassen eine obere Fläche und eine untere Fläche. Ein IC-Chip kann eine Orientierung aufweisen, die gegenüber der Orientierung des IC-Chips, als er auf einem Wafer hergestellt wurde, umgeklappt oder invertiert ist, so dass die obere Fläche, die in 1 dargestellt ist, der Rückseite eines Wafers entspricht, aus welchem der IC-Chip gebildet wurde.
  • Die Vorrichtung 100 umfasst mehrere Durchkontaktierungen. In dem Beispiel, das in der Figur dargestellt ist, umfassen die Durchkontaktierungen mindestens eine Durchkontaktierung durch Silicium 125 (Through-Silicon-Via, TSV). In bestimmten Beispielen umfassen beide Chips mindestens eine TSV. Eine TSV wird in dem IC-Chip typischerweise so gebildet, dass sie sich von der unteren Fläche zu der oberen Fläche des IC-Chips durch den IC-Chip erstreckt. TSVs können während des Verfahrens gebildet werden, in welchem die IC gebildet wird, oder eine TSV kann hinzugefügt werden, nachdem die IC gebildet ist (z.B. durch Bohren einer Öffnung in den IC-Chip und Füllen der Öffnung mit einem leitfähigen Material). Eine TSV kann für eine elektrische Durchgängigkeit zwischen der unteren Fläche und der oberen Fläche des IC-Chips sorgen. In dem Beispiel der 1 wird durch Bilden einer Öffnung in der Schicht des nicht leitfähigen Materials 120 zu der oberen Fläche des IC-Chips ein elektrischer Kontakt zu der Oberseite der TSV hergestellt.
  • Die oberen Flächen der ICs umfassen erste mehrere Kontaktflecken (z.B. 115A, 115B). Die unteren Flächen der ICs umfassen zweite mehrere Kontaktflecken (z.B. 115C, 115D). In dem Beispiel der 1 kontaktieren die ersten mehreren Kontaktflecken das obere Ende der Durchkontaktierungen. Die zweiten mehreren Kontaktflecken kontaktieren das untere Ende der Durchkontaktierungen und kontaktieren die aktiven Schaltungen der IC-Chips. Eine Schicht nicht leitfähigen Materials 120 bedeckt die oberen Flächen des ersten und zweiten IC-Chips. Das leitfähige Material kann auch die Seiten des ersten und zweiten IC-Chips bedecken, wie in dem Beispiel der 1 dargestellt.
  • Die Vorrichtung 100 umfasst auch eine elektrisch leitfähige Verbindung 130, um für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Kontaktflecken auf der unteren Fläche der IC-Chips zu sorgen, umfassend eine Durchgängigkeit zwischen einem oder mehreren Kontaktflecken des ersten IC-Chips und einem oder mehreren Kontaktflecken des zweiten IC-Chips. Die leitfähige Verbindung kann auch für eine elektrische Durchgängigkeit zu einer oder mehreren TSVs an der unteren Fläche eines IC-Chips sorgen.
  • Die Vorrichtung 100 umfasst ferner eine leitfähige Verbindung 135 auf einer oberen Fläche der Schicht nicht leitfähigen Materials. Die leitfähige Verbindung 135 kann für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Kontaktflecken auf der oberen Fläche des ersten IC-Chips und zumindest einem Teil der Kontaktflecken auf der oberen Fläche des zweiten IC-Chips sorgen. Die leitfähige Verbindung 135 kann für eine elektrische Durchgängigkeit zu einer oder mehreren der TSVs an der oberen Fläche eines IC-Chips sorgen. Auf diese Weise kann für eine elektrische Durchgängigkeit von einem Kontaktfleck auf der unteren Fläche des ersten IC-Chips zu einer Durchkontaktierung und zu einem Kontaktfleck auf der oberen Fläche des zweiten IC-Chips gesorgt werden. In ähnlicher Weise kann für eine elektrische Durchgängigkeit von einem Kontaktfleck auf der oberen Fläche des ersten IC-Chips zu einer Durchkontaktierung und zu einem Kontaktfleck auf der unteren Fläche des zweiten IC-Chips gesorgt werden.
  • 2A bis 2E veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer Verkapselung auf Systemebene für eine elektronische Vorrichtung. Ein erster IC-Chip 205 und ein zweiter IC-Chip 210 werden so gebildet, dass sie Kontaktflecken umfassen. In bestimmten Variationen umfassen die IC-Chips einen Kupferkontaktfleckabschluss an den Kontaktfleckstellen. Kontaktflecken (z.B. 215A, 215C) werden sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des ersten IC-Chips und sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des zweiten IC-Chips (z.B. 215B, 215D) gebildet. In dem Beispiel der 2A umfassen die IC-Chips jeweils TSVs 225A, 225B. Die Kontaktflecken der oberen Fläche sind mit den TSVs verbunden dargestellt, aber ein IC-Chip kann Kontaktflecken auf seiner oberen Fläche umfassen, die nicht mit einer TSV verbunden sind. In dem Beispiel der 2A sind die IC-Chips an eine dünne Metallfolie 240 geklebt.
  • In 2B werden zumindest die oberen Flächen des ersten und zweiten IC-Chips unter Verwendung einer Schicht nicht leitfähigen Materials 220 bedeckt, um eine Baugruppe zu bilden. Einige Beispiele für das nicht leitfähige Material können unter anderem ein formbares Kunststoffmaterial, ein Epoxy-Material, ein Laminatmaterial oder ein vorimprägniertes oder „Prepreg‟-Material umfassen. In dem dargestellten Beispiel bedeckt die nicht leitfähige Schicht auch die Seiten der IC-Chips und das nicht leitfähige Material kann aus mehreren laminierten oder gepressten Schichten bestehen.
  • In 2C werden Durchkontaktierungen in der Baugruppe gebildet. In dem dargestellten Beispiel umfassen die Durchkontaktierungen die TSVs der IC-Chips. Durchkontaktierungen werden zu der oberen Fläche der nicht leitfähigen Schicht gebildet, indem Öffnungen 270 oder Durchgangslöcher zu den TSVs in der nicht leitfähigen Schicht gebildet und die Öffnungen mit leitfähigem Material (z.B. Metall) gefüllt werden. Die Öffnungen 270 in der nicht leitfähigen Schicht können durch mechanisches Bohren oder Laser-Bohren gebildet werden. Die Verwendung von Kupfer in den Kontaktflecken kann das Laser-Bohren vereinfachen. Ein Kupferkontaktfleck ist typischerweise dicker als ein Kontaktfleck aus einem anderen Material (z.B. Aluminium) und der dickere Kontaktfleck kann das Laser-Bohren einfacher zu steuern machen. Durchgangslöcher zu anderen Kontaktflecken können ebenfalls gebildet werden. In dem Beispiel der 2C werden Durchgangslöcher durch die dünne Metallfolie der 2A und das Haftmittel oder den Klebstoff zu mindestens einem Teil der Kontaktflecken auf den unteren Flächen der ICs gebildet. In bestimmten Variationen werden gleichzeitig die Durchgangslöcher zu Kontaktflecken auf der oberen Fläche und der unteren Fläche eines IC-Chips gebildet.
  • In 2D werden elektrische Verbindungen zu den Kontaktflecken auf der oberen Fläche und der unteren Fläche hergestellt. Eine erste elektrische Verbindung 245A (z.B. Metallleitungen) wird zwischen zumindest einem Teil der Kontaktflecken auf den unteren Flächen des ersten und zweiten IC-Chips gebildet. Zumindest ein Teil der leitfähigen Verbindung 245A wird für Chip-Chip-Verbindungen verwendet und zumindest ein Teil der leitfähigen Verbindung 245A wird verwendet, um eine elektrische Verbindung zu mindestens einer TSV bilden. In einigen Beispielen wird die leitfähige Verbindung 245A durch Strukturieren der dünnen Metallfolie gebildet.
  • Eine zweite elektrisch leitfähige Verbindung 245B wird auf der oberen Fläche der Schicht des nicht leitfähigen Materials gebildet, um für eine elektrische Verbindung zwischen zumindest einem Teil der Kontaktflecken auf den oberen Flächen des ersten IC-Chips und des zweiten IC-Chips zu sorgen. Zumindest ein Teil der leitfähigen Verbindung wird für Chip-Chip-Verbindungen verwendet und zumindest ein Teil der leitfähigen Verbindung wird verwendet, um eine elektrische Verbindung zu mindestens einer TSV zu bilden. Die Pfeile 250A, 250B zeigen elektrische Verbindungen durch die leitfähige Verbindung an, die vorhanden sein können, aber in der Querschnittsdarstellung der 2D nicht zu sehen sind. Weitere Schichten können einbezogen werden, um Brücken für die leitfähige Verbindung bereitzustellen oder um Kontaktflächen für Lötkugeln bereitzustellen. Die zusätzliche Leitungsführung der oberen Fläche verringert die Leitungsführungsdichte demgegenüber, wie die Dichte wäre, wenn die Leitungsführung nur auf die untere Fläche begrenzt wäre.
  • 2E zeigt, dass der Vorrichtung Löthöcker oder Lötkugeln hinzugefügt werden können. Um die Löthöcker aufzunehmen, kann eine Lötstoppschicht 255 zu der unteren Fläche hinzugefügt werden. Die Lötstoppschicht 255 umfasst eine Schicht eines isolierenden Materials und umfasst auch Öffnungen zum Montieren der Löthöcker 260. Die Löthöcker 260 werden dann auf die Lötstoppschicht 260 montiert. Durch Verwendung der leitfähigen Verbindung und der Durchkontaktierungen kann für eine elektrische Durchgängigkeit zwischen mindestens einer Kontaktfläche und mindestens einem Kontaktfleck auf der oberen Seite des ersten und/oder zweiten IC-Chips gesorgt werden. Die Lötstoppschicht 255 kann über einer Umverteilungsschicht (welche z.B. zusammen mit den elektrischen Verbindungen 245A und 250A aufgebracht wird) angeordnet werden, welche die Leitungsführung einer leitfähigen Verbindung zwischen einem Kontaktfleck und einer Kontaktfläche und einem Löthöcker vornimmt. In einigen Beispielen kann es mehrere Verkapselungen auf Systemebene geben, die gleichzeitig gebildet werden und eine gleiche Plattform gemeinsam benutzen (z.B. ein Substrat gemeinsam benutzen). Die einzelnen Verkapselungen auf Systemebene können getrennt werden, zum Beispiel durch Sägen.
  • 3 veranschaulicht Teile eines anderen Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst. 1 und 2A bis 2E zeigen Beispiele, wobei eine Durchkontaktierung eine TSV umfasst. TSVs sind jedoch möglicherweise in einem gegebenen IC-Verfahren nicht verfügbar oder es wird kein Verfahren mit TSV-Kapazität gewählt (z.B. aus Kostengründen). In dem Beispiel, das in 3 dargestellt ist, wird eine elektrische Durchgängigkeit zwischen der unteren Fläche und der oberen Fläche eines IC-Chips über eine Durchkontaktierung realisiert, die in der Schicht nicht leitfähigen Materials 320 gebildet wird. Wenn es sich bei dem nicht leitfähigen Material um ein geformtes Laminat handelt, kann die Durchkontaktierung als eine 365 Durchkontaktierung durch einen Formkörper oder TMV (Through-Mold-Via) bezeichnet werden. Eine TMV kann durch Bohren (z.B. Laser-Bohren oder mechanisches Bohren) gebildet werden, um eine Öffnung zu bilden, welche dann mit elektrisch leitfähigem Material gefüllt wird. Es kann sich auch um ein eingebettetes vorgeformtes Silicium-Stück, ein PCB, ein Laminat oder eine Keramik handeln, welche vertikale Verbindungen umfasst. In bestimmten Variationen umfasst die Verkapselungen auf Systemebene sowohl TSVs als auch TMVs. Die leitfähige Verbindung 345A auf der Unterseite und die leitfähige Verbindung auf der oberen Fläche 345B können verwendet werden, um eine elektrische Durchgängigkeit zu den Durchkontaktierungen zu bilden. Zum Beispiel kann die leitfähige Verbindung eine elektrische Durchgängigkeit zwischen einem Kontaktfleck der oberen Fläche eines IC-Chips, der Durchkontaktierung und einem Kontaktfleck auf der unteren Fläche desselben oder eines anderen IC-Chips bilden. Da die Leitungsführung zu einer Durchkontaktierung kurz ist, kann bei Verwendung von Nicht-TSV-Durchkontaktierungen die Leitungsführungsdichte der Verkapselungen auf Systemebene immer noch verringert werden.
  • 4A bis 4H veranschaulichen Teile eines Beispiels eines Verfahrens zum Bilden einer elektronischen Verkapselung auf Systemebene für eine elektronische Vorrichtung. In dem Beispiel werden die Verfahrensbeispiele der 2A bis 2E angewendet, um eine Ausgangs-Wafer-Ebenen-Verkapselung auf Wafer-Ebene zu verbessern. Ein erster IC-Chip 405 und ein zweiter IC-Chip 410 werden so gebildet, dass sie Kontaktflecken umfassen. Kontaktflecken (z.B. 415A, 415C) werden sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des ersten IC-Chips und sowohl auf einer oberen Fläche als auch auf einer unteren Fläche des zweiten IC-Chips (z.B. 415B, 415D) gebildet. In dem Beispiel der 4A umfassen die IC-Chips jeweils TSVs 425A, 425B. Die IC-Chips können auf einem Formträger angeordnet werden.
  • In 4B wird eine geformte Schicht 420 über dem ersten und zweiten IC-Chip gebildet, um eine Baugruppe zu bilden. Die geformte Schicht 420 ist typischerweise nicht leitfähig. In einigen Variationen wird die geformte Schicht 420 durch Pressformen gebildet und in bestimmten Variationen umfasst die geformte Schicht 420 ein Epoxy-Material. In 4C werden Öffnungen 470 in der geformten Schicht 420 gebildet, um die TSVs zu kontaktieren. Die Öffnung in der nicht leitfähigen Schicht kann durch Laser-Bohren oder Ätzen gebildet werden.
  • In 4D sind die Öffnungen mit elektrisch leitfähigem Material gefüllt dargestellt. Eine Umverteilungsschicht 475 wird oben auf der geformten Schicht 420 gebildet, welche elektrisch leitfähige Verbindungen 445B, 450B umfasst. Zumindest ein Teil der leitfähigen Verbindung umfasst Chip-Chip-Verbindungen. Die Verbindungen können über eine Dünnschichttechnologie (z.B. Sputtern und Plattieren), eine PCB-Technologie, eine andere Technologie oder eine Kombination von Technologien gebildet werden. Die Umverteilungsschicht 475 kann eine Passivierungsschicht oder Passivierungsbeschichtung umfassen, welche die leitfähige Verbindung schützt.
  • In 4E wird eine optionale Dielektrikumsschicht 480 auf den unteren Flächen der IC-Chips gebildet. In der Dielektrikumsschicht können Öffnungen gebildet werden, um Zugang zu den Kontaktflecken auf den unteren Flächen der IC-Chips zu erhalten. Einige leitfähige Verbindungen zwischen Kontaktflecken können vor dem Bilden der Dielektrikumsschicht 480 gebildet und anschließend von der Dielektrikumsschicht 480 bedeckt werden.
  • In 4F wird eine weitere Umverteilungsschicht 482 auf die optionale Dielektrikumsschicht 480 aufgebracht. Die Umverteilungsschicht 482 kann für Chip-Chip-Verbindungen und Verbindungen zu Kontaktflächen für Löthöcker verwendet werden. In 4G wird der unteren Fläche eine Lötstoppschicht 455 hinzugefügt. Die Lötstoppschicht 455 umfasst Öffnungen für Kontaktflächen zum Montieren der Lötkugeln 460. In einigen Beispielen können die Verfahrensbeispiele, die in 4D bis 4G dargestellt sind, gleichzeitig auf der Ober- und Unterseite durchgeführt werden.
  • 5 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Verkapselung auf Systemebene umfasst. Dieser Ansatz kann nützlich sein, wenn TSVs in dem IC-Verfahren nicht verfügbar sind. Wie in dem Beispiel der 3 können in der geformten Schicht 520 Durchkontaktierungen 565 ausgebildet sein. In einigen Variationen werden die Durchkontaktierungen 565 durch Bilden von Öffnungen durch Laser-Bohren und anschließendes Füllen der Öffnungen mit elektrisch leitfähigem Material hergestellt. In einigen Variationen werden die Durchkontaktierungen 565 unter Verwendung eines Leiterplattenmaterials oder Silicium-Materials vorab hergestellt.
  • 6 veranschaulicht Teile eines weiteren Beispiels einer elektronischen Vorrichtung, welche eine Flip-Chip-Technologie bei der Verkapselung auf Systemebene umfasst. In dem dargestellten Beispiel sind zwei IC-Chips 605, 610 (z.B. nebeneinander) auf einem Substrat 685 (z.B. einem Flip-Chip-Substrat) angeordnet. Beim Montieren der IC-Chips kann der Abstand d zwischen ihnen so gering wie möglich gemacht werden.
  • Die Vorrichtung 600 umfasst mehrere Bonding-Schichten. Es ist eine erste Bonding-Schicht zwischen den unteren Flächen des ersten und zweiten IC-Chips und einer ersten Seite (der oberen Seite in dem Beispiel der 6) des Substrats 685 vorhanden. Die untere Fläche des ersten IC-Chips und die untere Fläche des zweiten IC-Chips umfassen jeweils eine oder mehrere Bonding-Flächen, um für eine Befestigung von Löthöckern oder Kupfersäulen an den unteren Flächen zu sorgen. Die IC-Chips können an dem Substrat 685 unter anderem durch ein Massenrückflussverfahren oder durch Thermokompressions-Bonding befestigt werden. Durch den Ansatz des Thermokompressions-Bonding kann eine genauere Bindung an das Substrat 685 erreicht werden.
  • Die Vorrichtung 600 umfasst eine zweite Bonding-Schicht zwischen einer Brückenkomponente 690 und den oberen Flächen des ersten IC-Chips 605 und des zweiten IC-Chips 610. Die oberen Flächen der IC-Chips umfassen Kontaktflächen für Löthöcker (z.B. Mikrolötkugeln) zur Befestigung der Brückenkomponente 690. Die Brückenkomponente 690 kann eine aktive oder passive Vorrichtung sein und kann Silicium, eine PCB, Keramik oder einen anderen IC-Chip umfassen und umfasst eine Leitungsführung einer elektrisch leitfähigen Verbindung. Die Brückenkomponente bildet einen Teil der zweiten elektrisch leitfähigen Verbindung (z.B. Chip-Chip-Verbindung) an den oberen Flächen der IC-Chips. Die Brückenkomponente 690 ist elektrisch mit Kontaktflecken der IC-Chips verbunden. Die leitfähige Verbindung sorgt für eine elektrische Durchgängigkeit von einer Bonding-Fläche des ersten IC-Chips über die Brückenkomponente zu einer Bonding-Fläche des zweiten IC-Chips. In dem dargestellten Beispiel umfassen die IC-Chips TSVs 665. In einigen Beispielen sorgt die Brückenkomponente 690 für eine elektrische Durchgängigkeit zwischen den TSVs 665 des IC-Chips.
  • Die Vorrichtung 600 umfasst mehrere Bonding-Flächen, die auf der zweiten Seite des Substrats (der unteren Seite in dem Beispiel der 6) angeordnet sind, und Löthöcker können auf zumindest einem Teil der Bonding-Flächen angeordnet sein. Hierdurch wird eine dritte Bonding-Schicht zum Bonding der Vorrichtung 600 an eine PCB der Systemebene (z.B. eine Hauptplatine) oder ein keramisches Substrat bereitgestellt.
  • Durch die Bereitstellung einer Leitungsführung auf beiden Seiten der IC-Chips kann ermöglicht werden, dass für Verbindungen zwischen IC-Chips eine Leitungsführung mit weniger feinem Mittenabstand verwendet wird. Eine Leitungsführung auf beiden Seiten eines IC-Chips kann auch für eine Ein-IC-Chip-Verkapselung nützlich sein, welche eine große Menge an I/O und typischerweise eine hohe Kontaktfleckendichte aufweist. Eine Leitungsführung zu allen Kontaktflecken und zu Löthöckerpositionen kann schwierig sein, wenn sie ausschließlich unter der IC angeordnet sind, und die Leitungsführung kann ein teures Verfahren für eine mehrschichtige Verteilung erforderlich machen und das Verfahren kann zu einer verringerten elektrischen Leistungsfähigkeit führen.
  • 7 veranschaulicht ein weiteres Beispiel einer Verkapselung für eine elektronische Vorrichtung. Die Vorrichtung 700 umfasst einen IC-Chip 705, welcher eine obere Fläche und eine untere Fläche aufweist, und sowohl die obere als auch die untere Fläche umfasst mehrere Kontaktflecken 715A, 715C. Eine Schicht nicht leitfähigen Materials 720 bedeckt die obere Fläche und bedeckt im Wesentlichen die Seitenflächen des IC-Chips 705. Das nicht leitfähige Material kann ein geformtes Laminat oder einen rekonstituierten Wafer umfassen.
  • Die Vorrichtung umfasst mehrere Durchkontaktierungen. Die Durchkontaktierungen können in dem IC-Chip 705 und/oder der Schicht nicht leitfähigen Materials 720 gebildet werden und die Durchkontaktierungen können eine TMV 767 und/oder eine TMV 765 umfassen. Die Vorrichtung 700 umfasst eine leitfähige Verbindung, welche für eine elektrische Durchgängigkeit zu zumindest einem Teil der Kontaktflecken auf der unteren Fläche des IC-Chips und zu zumindest einem Teil der Durchkontaktierungen sorgt. In dem dargestellten Beispiel ist die untere Fläche des IC-Chips auf einer ersten Seite eines Substrats 780 angeordnet. Die Durchkontaktierungen können sich von der oberen Fläche der Schicht nicht leitfähigen Materials 720 zu dem Substrat 780 erstrecken.
  • Die Vorrichtung 700 umfasst eine leitfähige Verbindung 735 auf einer oberen Fläche der Schicht nicht leitfähigen Materials 720. Die leitfähige Verbindung auf der oberen Fläche sorgt für eine elektrische Durchgängigkeit zu zumindest einem Teil der Kontaktflecken auf der oberen Fläche des IC-Chips 705 und zu zumindest einem Teil der Durchkontaktierungen. In einigen Variationen umfasst die obere Fläche der Schicht nicht leitfähigen Materials 720 eine Umverteilungsschicht 775. Zumindest ein Teil der leitfähigen Verbindung kann in der Umverteilungsschicht enthalten sein.
  • Die zweite Seite des Substrats 780 kann Bonding-Flächen oder Kontaktflächen (z.B. in einer Lötstoppschicht) umfassen. Das Substrat 780 kann eine Umverteilungsschicht umfassen, um für eine elektrische Durchgängigkeit zwischen Kontaktflecken auf der unteren Fläche der IC und den Kontaktflächen und den auf den Kontaktflächen gebildeten Löthöckern 760 zu sorgen. In einigen Beispielen sorgt die leitfähige Verbindung auf der unteren Fläche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der Durchkontaktierungen und der Bonding-Flächen. Auf diese Weise können Verbindungen zu der oberen Fläche des IC-Chips 705 zu einer Kontaktfläche geführt werden, ohne eine Leitungsführung unterhalb des IC-Chips 705 hinzuzufügen.
  • Ein Beispiel einer elektronischen Vorrichtung, bei welcher Baugruppen mit Verkapselung auf Systemebene verwendet werden, wie in der vorliegenden Offenbarung beschrieben, ist beigefügt, um ein Beispiel einer Anwendung einer höheren Vorrichtung zu zeigen. 8 ist ein Blockschaubild eines Beispiels eines elektronischen Systems 800, welches eine IC-Vorrichtungsverkapselung und/oder ein Verfahren gemäß mindestens einer Ausführungsform umfasst. Das elektronische System 800 ist lediglich ein Beispiel eines elektronischen Systems, in welchem Ausführungsformen verwendet werden können. Beispiele elektronischer Systeme umfassen, ohne darauf beschränkt zu sein, PersonalComputer, Tablet-Computer, Mobiltelefone, Spielvorrichtungen, MP3-Player oder andere digitale Musikabspielgeräte usw. In dem vorliegenden Beispiel umfasst das elektronische System 800 ein Datenverarbeitungssystem, welches einen Systembus 802 umfasst, um die verschiedenen Komponenten des Systems zu verbinden. Der Systembus 802 stellt Kommunikationsverbindungen zwischen den verschiedenen Komponenten des elektronischen Systems 800 bereit und kann als ein einzelner Bus, als eine Kombination von Bussen oder in einer beliebigen anderen geeigneten Art realisiert werden.
  • Eine elektronische Baugruppe 810 ist mit dem Systembus 802 verbunden. Die elektronische Baugruppe 810 kann eine beliebige Schaltung oder Kombination von Schaltungen umfassen. In einer Ausführungsform umfasst die elektronische Baugruppe 810 einen Prozessor 812, welcher einer eines beliebigen Typs sein kann. Wie hierin verwendet, ist mit „Prozessor“ eine beliebige Art einer Rechenschaltung gemeint, z.B., ohne darauf beschränkt zu sein, ein Mikroprozessor, ein Mikrocontroller, ein Mikroprozessor für Berechnungen mit uneingeschränktem Befehlsvorrat (Complex Instruction Set Computing, CISC), ein Mikroprozessor für Berechnungen mit eingeschränktem Befehlsvorrat (Reduced Instruction Set Computing, RISC), ein Mikroprozessor für sehr lange Befehlsworte (Very Long Instruction Word, VLIW), ein Graphikprozessor, ein Digitalsignalprozessor (DSP), ein Mehrkernprozessor oder eine beliebige andere Art eines Prozessors oder einer Verarbeitungsschaltung.
  • Andere Arten von Schaltungen, welche in der elektronischen Baugruppe 810 enthalten sein können, sind eine anwenderdefinierte Schaltung, eine anwendungsspezifische integrierte Schaltung (ASIC) oder Ähnliches, zum Beispiel eine oder mehrere Schaltungen (z.B. eine Kommunikationsschaltung 814) zur Verwendung in drahtlosen Vorrichtungen wie Mobiltelefonen, persönlichen Datenassistenten, tragbaren Computern, Zweiwege-Funkgeräte, und ähnlichen elektronischen Systemen. Die IC kann auch eine beliebige andere Art von Funktion durchführen.
  • Das elektronische System 800 kann auch einen externen Speicher 820 umfassen, welcher wiederum ein oder mehrere Speicherelemente umfassen kann, die für die spezielle Anwendung geeignet sind, z.B. einen Hauptspeicher 822 in Form eines Direktzugriffsspeichers (Random Access Memory, RAM), ein oder mehrere Festplattenlaufwerke 824 und/oder ein oder mehrere Laufwerke, welche mit herausnehmbaren Medien 826 arbeiten, z.B. Compact Disks (CDs), Flash-Speicher-Karten, Digital Video Disks (DVDs), und Ähnliches.
  • Das elektronische System 800 kann auch eine Anzeigevorrichtung 816, einen oder mehrere Lautsprecher 818 und eine Tastatur und/oder eine Steuerung 830 umfassen, welche eine Maus, einen Trackball, einen Berührungsbildschirm, eine Spracherkennungsvorrichtung oder eine beliebige andere Vorrichtung umfassen kann, welche einem Systembenutzer ermöglicht, Informationen in das elektronische System 800 einzugeben und von diesem zu empfangen.
  • Die beschriebenen Vorrichtungen, Systeme und Verfahren können die Leitungsführungsdichte von Verbindungen zwischen ICs für eine Multichipverkapselung im Vergleich zu herkömmlichen Multichipverkapselungs-Ansätzen deutlich verringern. Die hierin beschriebenen Beispiele umfassen zur Vereinfachung zwei IC-Chips, aber der Fachmann erkennt nach dem Lesen der vorliegenden Beschreibung, dass die Beispiele mehr als zwei IC-Chips umfassen können. Die beschriebenen Vorrichtungen, Systeme und Verfahren können auch die Leitungsführungsdichte für eine Einzelchipverkapselung verringern, welche eine hohe Anzahl an I/O-Verbindungen umfasst.

Claims (18)

  1. Vorrichtung (100), aufweisend: mindestens einen ersten Chip (105) mit integrierter Schaltung, IC, und einen zweiten IC-Chip (110), wobei untere Flächen des ersten und zweiten IC-Chips (105, 110) erste mehrere Kontaktflecken (115C, D) umfassen und obere Flächen des ersten und zweiten IC-Chips zweite mehrere Kontaktflecken (115A, C) umfassen; eine Schicht nicht leitfähigen Materials (120), welche die oberen Flächen des ersten und zweiten IC-Chips (105, 110) bedeckt und welche eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips aufweist; mehrere Durchkontaktierungen, welche mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen, und die sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken; eine erste leitfähige Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken (115A, B) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen; und eine zweite leitfähige Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials (120), welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.
  2. Vorrichtung (100) nach Anspruch 1, wobei mindestens eine Durchkontaktierung der mehreren Durchkontaktierungen in der Schicht nicht leitfähigen Materials (120) enthalten ist und sich zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstreckt und die zweite leitfähige Verbindung für eine elektrische Durchgängigkeit zu der mindestens einen Durchkontaktierung sorgt, die in der Schicht nicht leitfähigen Materials (120) enthalten ist.
  3. Vorrichtung (100) nach Anspruch 1, wobei die Schicht nicht leitfähigen Materials (120) eine geformte Schicht eines Laminatmaterials über dem ersten und zweiten IC-Chip umfasst.
  4. Vorrichtung (100) nach Anspruch 1, wobei die Schicht nicht leitfähigen Materials (120) eine geformte Schicht (420) eines rekonstituierten Wafers über dem ersten und zweiten IC-Chip umfasst.
  5. Vorrichtung (100) nach Anspruch 4, umfassend eine Umverteilungsschicht (475, 482) auf der oberen Fläche der geformten Schicht (420), wobei ein Teil der ersten leitfähigen Verbindung und/oder ein Teil der zweiten leitfähigen Verbindung in der Umverteilungsschicht (475, 482) enthalten ist.
  6. Vorrichtung (100) nach einem der Ansprüche 1 bis 5, umfassend eine oder mehrere Kontaktflächen auf einer unteren Seite der IC-Chips, und wobei mindestens eine Durchkontaktierung der mehreren Durchkontaktierungen für eine elektrische Durchgängigkeit zwischen mindestens einer Kontaktfläche und der zweiten leitfähigen Verbindung sorgt.
  7. Vorrichtung (100) nach Anspruch 1, wobei die zweite leitfähige Verbindung (245B) eine Brückenkomponente (690) umfasst, die auf den oberen Flächen des ersten und zweiten IC-Chips angeordnet ist.
  8. Vorrichtung (100) nach Anspruch 7, umfassend: ein Substrat (685), wobei der erste und zweite IC-Chip auf dem Substrat angeordnet sind; eine erste Bonding-Schicht zwischen den unteren Flächen des ersten und zweiten IC-Chips und einer ersten Seite des Substrats; eine zweite Bonding-Schicht zwischen der Brückenkomponente und den oberen Flächen des ersten und zweiten IC-Chips und mehrere Bonding-Flächen, welche auf der zweiten Seite des Substrats angeordnet sind, und Löthöcker, welche auf zumindest einem Teil der Bonding-Flächen angeordnet sind.
  9. Vorrichtung (100) nach Anspruch 7 oder 8, umfassend eine oder mehrere Bonding-Flächen auf jeder der unteren Flächen des ersten IC-Chips und des zweiten IC-Chips, und wobei die erste leitfähige Verbindung für eine elektrische Durchgängigkeit zwischen einer Bonding-Fläche des ersten IC-Chips und der mindestens einen Durchkontaktierung (125) des ersten IC-Chips und für eine elektrische Durchgängigkeit zwischen einer Bonding-Fläche des zweiten IC-Chips und der mindestens einen Durchkontaktierung (125) des zweiten IC-Chips sorgt und die zweite leitfähige Verbindung für eine elektrische Durchgängigkeit zwischen der mindestens einen Durchkontaktierung (125) des ersten IC-Chips und der mindestens einen Durchkontaktierung (125) des zweiten IC-Chips sorgt.
  10. Vorrichtung (100) nach Anspruch 1, wobei der erste IC-Chip nur digitale Schaltungen umfasst und der zweite IC-Chip analoge Schaltungen umfasst.
  11. Verfahren, aufweisend: Bilden eines ersten Chips (105) mit integrierter Schaltung, IC, und eines zweiten IC-Chips (110) derart, dass sie erste mehrere Kontaktflecken (115) auf einer unteren Fläche jedes des ersten und zweiten IC-Chips (105, 110) und zweite mehrere Kontaktflecken (115) auf einer oberen Fläche jedes des ersten und zweiten IC-Chips umfassen; Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) mit einer Schicht nicht leitfähigen Materials (120), um eine Baugruppe zu bilden, wobei die Schicht leitfähigen Materials (120) eine obere Fläche oberhalb der oberen Flächen des ersten und zweiten Chips (105, 110) aufweist; Bilden mehrerer Durchkontaktierungen in der Baugruppe, wobei sich die Durchkontaktierungen zu der oberen Fläche der Schicht nicht leitfähigen Materials (120) erstrecken, und wobei die mehrere Durchkontaktierungen mindestens eine Durchkontaktierung (125) in dem ersten IC-Chip (105) und mindestens eine Durchkontaktierung (125) in dem zweiten IC-Chip (110) umfassen; Bilden von Öffnungen (270) in dem nicht leitfähigen Material (120) zu zumindest einem Teil der zweiten mehreren Kontaktflecken und Bilden einer ersten leitfähigen Verbindung (245A) zwischen zumindest einem Teil der ersten mehreren Kontaktflecken und Bilden einer zweiten leitfähigen Verbindung (245B) auf der oberen Fläche der Schicht nicht leitfähigen Materials, welche für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der zweiten mehreren Kontaktflecken und den Durchkontaktierungen (125) des ersten und zweiten IC-Chips sorgt.
  12. Verfahren nach Anspruch 11, wobei das Bilden der mindestens einen Durchkontaktierung das Bilden mindestens einer Durchkontaktierung (125) durch Silicium (TSV) in dem ersten und/oder zweiten IC-Chip (105, 110) und das Bilden der Durchkontaktierung in der Schicht nicht leitfähigen Materials (120) umfasst.
  13. Verfahren nach Anspruch 11, wobei das Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) das Formen einer Schicht eines Laminatmaterials über dem ersten und zweiten IC-Chip (105, 110) umfasst.
  14. Verfahren nach Anspruch 11, wobei das Bedecken zumindest der oberen Flächen des ersten und zweiten IC-Chips (105, 110) das Formen einer Schicht eines rekonstituierten Wafers über dem ersten und zweiten IC-Chip (105, 110) umfasst.
  15. Verfahren nach Anspruch 14, umfassend das Bilden eines Teils der ersten leitfähigen Verbindung (245A) und/oder eines Teils der zweiten leitfähigen (245B) Verbindung in einer Umverteilungsschicht und das Anordnen der Umverteilungsschicht auf einer oberen Seite und/oder einer unteren Seite der Baugruppe.
  16. Verfahren nach Anspruch 11, wobei ein Bilden einer elektrischen Verbindung vor dem Bedecken der oberen Flächen des ersten und zweiten IC-Chips mit dem nicht leitfähigen Material (120) das Anordnen einer Brückenkomponente (690) auf den oberen Flächen des ersten und zweiten IC-Chips (105, 110) umfasst.
  17. Verfahren nach Anspruch 16, umfassend: Montieren der unteren Flächen des ersten und zweiten IC-Chips (105, 110) an einer ersten Seite eines Substrats (685) unter Verwendung einer ersten Bonding-Schicht, wobei die erste Bonding-Schicht Löthöcker und/oder Kupfersäulen umfasst; und Anordnen einer zweiten Bonding-Schicht auf einer zweiten Seite des Substrats, wobei die zweite Bonding-Schicht Löthöcker umfasst und wobei das Substrat eine dritte leitfähige Verbindung umfasst, um für eine elektrische Durchgängigkeit zwischen zumindest einem Teil der ersten Bonding-Schicht und der zweiten Bonding-Schicht zu sorgen.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei die erste leitfähige Verbindung (245A) das Bereitstellen einer elektrischen Durchgängigkeit zwischen einem Kontaktfleck auf der unteren Fläche des ersten IC-Chips (105) und mindestens einer Durchkontaktierung der mehreren Durchkontaktierungen umfasst und das Bilden einer zweiten leitfähigen Verbindung (245B) das Bereitstellen einer elektrischen Durchgängigkeit zwischen der mindestens einen Durchkontaktierung und einem Kontaktfleck auf der oberen Fläche des zweiten IC-Chips (110) umfasst.
DE102015109154.2A 2014-07-11 2015-06-10 Hochdichte chip-chip-verbindung und verfahren zu deren herstellung Active DE102015109154B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/329,717 2014-07-11
US14/329,717 US10056352B2 (en) 2014-07-11 2014-07-11 High density chip-to-chip connection

Publications (2)

Publication Number Publication Date
DE102015109154A1 DE102015109154A1 (de) 2016-01-14
DE102015109154B4 true DE102015109154B4 (de) 2023-06-22

Family

ID=54867040

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015109154.2A Active DE102015109154B4 (de) 2014-07-11 2015-06-10 Hochdichte chip-chip-verbindung und verfahren zu deren herstellung

Country Status (6)

Country Link
US (1) US10056352B2 (de)
JP (1) JP6275670B2 (de)
KR (1) KR101934953B1 (de)
CN (1) CN105261608B (de)
DE (1) DE102015109154B4 (de)
TW (1) TWI626726B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570422B2 (en) 2014-07-29 2017-02-14 International Business Machines Corporation Semiconductor TSV device package for circuit board connection
US9761559B1 (en) 2016-04-21 2017-09-12 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US10553515B2 (en) * 2016-04-28 2020-02-04 Intel Corporation Integrated circuit structures with extended conductive pathways
US10229865B2 (en) * 2016-06-23 2019-03-12 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10784202B2 (en) 2017-12-01 2020-09-22 International Business Machines Corporation High-density chip-to-chip interconnection with silicon bridge
EP3534394A1 (de) 2018-02-28 2019-09-04 Infineon Technologies Austria AG Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses
US11769735B2 (en) 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
TWI746310B (zh) * 2020-12-11 2021-11-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010000269A1 (de) 2009-02-02 2010-08-19 Infineon Technologies Ag Halbleiter-Bauelement
US20120056316A1 (en) 2010-09-03 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Different Height Conductive Pillars to Electrically Interconnect Stacked Laterally Offset Semiconductor Die
US20130001762A1 (en) 2011-06-03 2013-01-03 Stats Chippac, Ltd. Semiconductor Device and Method of Using Leadframe Bodies to Form Openings Through Encapsulant for Vertical Interconnect of Semiconductor Die
US20130009325A1 (en) 2010-03-18 2013-01-10 Nec Corporation Semiconductor element-embedded substrate, and method of manufacturing the substrate
US20140001645A1 (en) 2012-06-27 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Stacking Device and Method of Manufacture
US20140133105A1 (en) 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472747B2 (en) 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP4800606B2 (ja) 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
US20060278979A1 (en) * 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
KR100909322B1 (ko) * 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
US8829663B2 (en) 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US8101460B2 (en) * 2008-06-04 2012-01-24 Stats Chippac, Ltd. Semiconductor device and method of shielding semiconductor die from inter-device interference
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US7741148B1 (en) * 2008-12-10 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure for 3-D devices using encapsulant for structural support
KR20100110613A (ko) 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
US8310050B2 (en) 2010-02-10 2012-11-13 Wei-Ming Chen Electronic device package and fabrication method thereof
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
TWI513301B (zh) 2010-06-02 2015-12-11 Sony Corp 半導體裝置，固態成像裝置及相機系統
US20110316140A1 (en) 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
JP2012216601A (ja) 2011-03-31 2012-11-08 Fujitsu Ltd 電子装置の製造方法及び電子装置
KR101904926B1 (ko) 2012-05-04 2018-10-08 에스케이하이닉스 주식회사 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010000269A1 (de) 2009-02-02 2010-08-19 Infineon Technologies Ag Halbleiter-Bauelement
US20130009325A1 (en) 2010-03-18 2013-01-10 Nec Corporation Semiconductor element-embedded substrate, and method of manufacturing the substrate
US20120056316A1 (en) 2010-09-03 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Different Height Conductive Pillars to Electrically Interconnect Stacked Laterally Offset Semiconductor Die
US20130001762A1 (en) 2011-06-03 2013-01-03 Stats Chippac, Ltd. Semiconductor Device and Method of Using Leadframe Bodies to Form Openings Through Encapsulant for Vertical Interconnect of Semiconductor Die
US20140001645A1 (en) 2012-06-27 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Stacking Device and Method of Manufacture
US20140133105A1 (en) 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure

Also Published As

Publication number Publication date
US10056352B2 (en) 2018-08-21
TWI626726B (zh) 2018-06-11
CN105261608B (zh) 2019-03-15
KR101934953B1 (ko) 2019-01-04
CN105261608A (zh) 2016-01-20
TW201606975A (zh) 2016-02-16
JP2016021566A (ja) 2016-02-04
KR20160007354A (ko) 2016-01-20
DE102015109154A1 (de) 2016-01-14
US20160013153A1 (en) 2016-01-14
JP6275670B2 (ja) 2018-02-07

Similar Documents

Publication Publication Date Title
DE102015109154B4 (de) Hochdichte chip-chip-verbindung und verfahren zu deren herstellung
DE102014108992B4 (de) Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen
DE112008002459B4 (de) Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat
DE112007003111B4 (de) Verfahren zum Aufnehmen bestehender Siliziumchips in dreidimensional integrierte Stapel, Vorrichtung und System
DE102011054908B4 (de) Halbleitervorrichtung, Herstellungsverfahren hierfür und Halbleitergehäuse, das die Halbleitervorrichtung aufweist
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE112012006625B4 (de) Mehrchiplagenhalbleiterstruktur mit vertikalem Zwischenseitenchip und Halbleiterpaket dafür
DE112013000508B4 (de) Chiplagenstapel-Paket einschließlich Chiplage-in-Paket-Substrat
DE112013007312B4 (de) Zuerst eingehauste und später geätzte dreidimensionale flip-chip system-in-package-struktur und verfahren für deren herstellung
DE112009002155B4 (de) Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung
DE102010000269B4 (de) Halbleiter-Package-on-Package-Stapel
DE112009000383B4 (de) Package-on-Package unter Verwendung eines löthöckerlosen Aufbauschicht (BBUL)-Bausteins
DE112013000419B4 (de) System-In-Package mit eingebetteter RF-Chiplage in kernlosem Substrat
DE112012002506B4 (de) Mikroelektronische Vorrichtung, Stapelchippackung und Rechnersystem, das diese enthält, Verfahren zur Herstellung eines Mehrfachkanalkommunikationsweges in dieser und Verfahren zum Ermöglichen einer elektrischen Kommunikation zwischen Komponenten einer Stapelchippackung
DE112012006469B4 (de) Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE112010005038T5 (de) Eingelassenes und eingebettetes kernloses Chipgehäuse
DE112011102298T5 (de) Verbesserte Kühlung von Gehäusen für dreidimensional gestapelte Chips
DE202011110802U1 (de) Verbesserte mikroelektronische Stapelanordnungen mit mittigen Kontakten und verbessertem wärmetechnischem Kennwert
DE112011105977B4 (de) Raster-Interposer und Fügeverfahren
DE112011105967T5 (de) Mikroelektronisches Gehäuse und gestapelte mikroelektronische Baugruppe und Rechensystem mit denselben
DE112015007233T5 (de) Mikroprozessorgehäuse mit masseisolationsgewebestruktur mit kontakthöckern auf erster ebene
DE102006011473B4 (de) Mehrchipgehäuse und Verfahren zum Bilden von Mehrchipgehäusen für eine ausgeglichene Leistung
DE102020124814A1 (de) Hybridkernsubstratarchitektur für hochgeschwindigkeitssignalisierung und fli/slizuverlässigkeit und herstellung davon
DE102014003462B4 (de) Substrat-Routing mit lokaler hoher Dichte und Verfahren zum Herstellen einer entsprechenden Vorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: INTEL CORPORATION, SANTA CLARA, US

Free format text: FORMER OWNER: INTEL IP CORP., SANTA CLARA, CALIF., US

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final