DE112009002155B4 - Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung - Google Patents

Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE112009002155B4
DE112009002155B4 DE112009002155.7T DE112009002155T DE112009002155B4 DE 112009002155 B4 DE112009002155 B4 DE 112009002155B4 DE 112009002155 T DE112009002155 T DE 112009002155T DE 112009002155 B4 DE112009002155 B4 DE 112009002155B4
Authority
DE
Germany
Prior art keywords
chip
motherboard
dca
housing
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112009002155.7T
Other languages
English (en)
Other versions
DE112009002155T5 (de
Inventor
Damion Searls
Weston C. Roth
Margaret D. Ramirez
James D. Jackson
Rainer E. Thomas
Charles A. Gealer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix NAND Product Solutions Corp
Original Assignee
SK Hynix NAND Product Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix NAND Product Solutions Corp filed Critical SK Hynix NAND Product Solutions Corp
Publication of DE112009002155T5 publication Critical patent/DE112009002155T5/de
Application granted granted Critical
Publication of DE112009002155B4 publication Critical patent/DE112009002155B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

Computersystem, das Folgendes umfasst:
eine Hauptplatine;
einen DCA-IC-Chip, der direkt an der Hauptplatine angebracht ist;
ein Gehäuse, umfassend ein Substrat und einen ersten IC-Chip, der auf dem Substrat angeordnet ist, wobei das Gehäuse an der Hauptplatine angebracht und über mindestens einem Abschnitt des DCA-IC-Chips angeordnet ist; und
mindestens eine weitere Komponente, die auf der Hauptplatine angeordnet ist;
wobei die Hauptplatine mindestens einen elektrischen Pfad enthält, der den DCA-IC-Chip mit dem Gehäuse koppelt, und mindestens einen weiteren elektrischen Pfad enthält, der den DCA-IC-Chip mit der mindestens einen weiteren Komponente koppelt, dadurch gekennzeichnet, dass
das Computersystem des Weiteren ein Unterfüllmaterial umfasst, das zwischen dem Gehäuse und der Hauptplatine sowie zwischen dem DCA-IC-Chip und der Hauptplatine angeordnet ist, wobei das Unterfüllmaterial einen Raum zwischen dem DCA-IC-Chip und dem Gehäuse ausfüllt.

Description

  • GEBIET DER ERFINDUNG
  • Die offenbarten Ausführungsformen betreffen allgemein Computersysteme und insbesondere eine Platinenbaugruppe auf Systemebene.
  • ALLGEMEINER STAND DER TECHNIK
  • Ein handgehaltenes Computergerät - wie zum Beispiel ein Mobiltelefon, ein Smartphone, ein mobiles Internetgerät usw. - enthält in der Regel mehrere Komponenten, die auf einer Leiterplatte auf Systemebene angeordnet sind. Die oben angesprochenen Komponenten können Integrierte-Schaltkreis (IC)-Bauelemente, passive elektrische Komponenten und verschiedene Eingabe/Ausgabe (E/A)-Geräte sowie beliebige Kombinationen dieser und/oder anderer Komponenten enthalten. Viele dieser Komponenten - wenn vielleicht auch nicht alle - können auf der Leiterplatte auf Systemebene (die man auch als eine Hauptplatine bezeichnen kann) montiert werden. Die Hauptplatine enthält elektrische Pfade, um diese verschiedenen Komponenten miteinander zu einem Computersystem zu verbinden.
  • Für handgehaltene Computergeräte kann eine Platinenbaugruppe auf Systemebene mit einem kleinen Formfaktor wünschenswert sein. Eine Lösung zum Erreichen eines kleinen Formfaktors ist die Verwendung einer Package-on-Package (PoP)-Architektur, die allgemein ein oberes IC-Gehäuse enthält, das über einem unteren IC-Gehäuse angeordnet und elektrisch mit diesem gekoppelt ist, wobei jedes Gehäuse einen oder mehrere IC-Chips enthält, die auf einem Substrat oder einem sonstigen Chipträger angeordnet sind. Jedoch kann eine PoP-Komponente die Gesamthöhe (oder -dicke) der Baugruppe vergrößern. Des Weiteren kann die relativ geringere Schichtanzahl, die sich üblicherweise in dem unteren Substrat einer PoP-Komponente findet (z. B. 2-4 Schichten, im Vergleich zur Hauptplatine, die 6 oder mehr Schichten haben kann), die Routing-Flexibilität zwischen dem oberen und dem unteren Gehäuse begrenzen. Umgekehrt vergrößert das Nebeneinandermontieren dieser beiden Gehäuse auf der Hauptplatine die Oberfläche der Baugruppe.
  • US2004/0145039A1 offenbart ein gestapeltes Halbleitergehäuse, das an unbedeckten Teilen einer Zwischenablage angeordnet ist und ein vorgepacktes BGA-Subsystem und das Subsystem umfasst. Die Zwischenablage ist auf einer Versteifung montiert, die wiederum über den Chips und auf einem Verkapselungsstoff angebracht ist. Der Verkapselungsstoff kapselt ein System-in-Package (SIP) ein. Das SIP umfasst einen drahtgebondeten Chip, einen Flip-Chip mit BGA-Schnittstelle und verschiedenen passiven Schaltungskomponenten, die alle auf einem BGA-Substrat angebracht sind. Das BGA-Substrat umfasst eine BGA-Schnittstelle, die das gestapelte Halbleitergehäuse mit einem externen Substrat verbindet. Mit anderen Wörtern, US2004/0145039A1 offenbart vorgepackte Subsysteme die auf der Oberseite einer Zwischenablage und einer Versteifung gebildet sind, wobei die Versteifung wiederum mit einem Verkapselungsstoff verbunden ist.
  • US2004/0135243A1 offenbart eine Halbleitervorrichtung mit einer hohen Dichte von Halbleiterelementen. Die Halbleiterelemente sind an den jeweiligen Schaltungssubstraten angebracht. Die Schaltungssubstrate sind in Schichten gestapelt und einzeln an dem Basissubstrat angebracht. Basissubstrat hat externe Anschlüsse auf der Oberfläche gegenüber den gestapelten Halbleiterelementen. Die externen Anschlüsse können aus Elektroden, Leitungen oder Anschlussstiften gebildet werden und sind auf dem Basissubstrat angebracht.
  • Die Druckschrift JP H 11-3969 A offenbart, auf einem Substrat einen Chip anzubringen, oberhalb dessen ein weiterer Chip angeordnet wird, der über Lötverbindungen ebenfalls mit dem Substrat verbunden ist. Zwischen den Chips ist ein Zwischenmaterial angeordnet. Außerdem ist vorgesehen, dass Lötmaterial zur Abdichtung aufgetragen wird.
  • Die Druckschrift US 2006/0254809 A1 offenbart, auf einer Platine einen ersten Chip anzubringen, über dem ein weiterer Chip angeordnet ist. Der unmittelbar über dem Chip angeordnete Chip weist einen Träger auf, der den Chip umgreift und ebenfalls mit der Platine verbunden ist.
  • Auch die Druckschrift US 6 313 522 B1 offenbart eine derartige Anordnung, wobei dort offenbart ist, dass auch mehrere Chips übereinander angeordnet sein können.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
    • 1A ist ein Schaubild, das einen Aufriss einer Ausführungsform einer Baugruppe veranschaulicht, die eine Hauptplatine mit einem Gehäuse enthält, das über einem direkt auf der Hauptplatine angebrachten IC-Chip angeordnet ist.
    • 1B ist ein Schaubild, das einen Aufriss einer anderen Ausführungsform einer Baugruppe veranschaulicht, die eine Hauptplatine mit einem Gehäuse enthält, das über einem direkt auf der Hauptplatine angebrachten IC-Chip angeordnet ist.
    • 1C ist ein Schaubild, das einen Aufriss einer anderen Ausführungsform einer Baugruppe veranschaulicht, die eine Hauptplatine mit einem Gehäuse enthält, das über einem direkt auf der Hauptplatine angebrachten IC-Chip angeordnet ist.
    • 2 ist ein Blockschaubild, das eine Ausführungsform eines Verfahrens zum Herstellen einer Hauptplatinenbaugruppe veranschaulicht, die eine Hauptplatine mit einem Gehäuse enthält, das über einem direkt auf der Hauptplatine angebrachten IC-Chip angeordnet ist.
    • 3A-3E sind Schaubilder, die Ausführungsformen des Verfahrens zum Herstellen einer in 2 gezeigten Hauptplatinenbaugruppe veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Es werden Ausführungsformen einer Baugruppe auf Systemebene offenbart, die einen Integrierten-Schaltkreis (IC)-Chip, der direkt auf einer Hauptplatine angebracht ist, und ein Gehäuse, das über mindestens einem Abschnitt des IC-Chips angeordnet ist, enthält. Ein IC-Chip, der direkt mit einer Hauptplatine oder einer anderen Leiterplatte gekoppelt ist, kann als ein Direct-Chip Attach (DCA)-Chip bezeichnet werden. Das Gehäuse ist ebenfalls an der Hauptplatine angebracht, und dieses Gehäuse kann einen oder mehrere weitere IC-Chips enthalten, die auf einem Substrat oder weiteren Chipträger angeordnet sind. Die Hauptplatine stellt eine elektrische Verbindung zwischen dem DCA-Chip und dem darüber angeordneten Gehäuse sowie eine elektrische Verbindung zwischen dem DCA-Chip und einer oder mehreren weiteren Komponenten, die auf der Hauptplatine angeordnet sind, her. Die Hauptplatine kann außerdem eine elektrische Verbindung zwischen dem Gehäuse und einer oder mehreren der anderen auf der Hauptplatine angeordneten Komponenten herstellen. Beispielsweise kann der DCA-Chip ein Verarbeitungssystem enthalten, und das Gehäuse kann einen oder mehrere Speicherbausteine enthalten. Außerdem werden Ausführungsformen eines Verfahrens zum Herstellen der oben angesprochenen Hauptplatinenbaugruppe offenbart.
  • Wenden wir uns nun 1A zu, wo eine Ausführungsform einer Baugruppe 100 veranschaulicht ist. Die Baugruppe 100 enthält eine Anzahl von Komponenten, die auf einer Hauptplatine 110 angeordnet sind. Die Hauptplatine 110 enthält eine erste Seite 112 und eine gegenüberliegende zweite Seite 114, und verschiedene Komponenten können auf einer oder auf beiden der ersten und zweiten Seite 112, 114 angeordnet sein. Die Hauptplatine enthält außerdem eine Anzahl elektrischer Pfade (z.B. Leiterbahnen, Durchkontaktlöcher, plattierte Durchgangslöcher usw.), die eine oder mehrere der auf der Hauptplatine 110 angeordneten Komponenten miteinander zu einem Computersystem verbinden. Die Hauptplatinenbaugruppe 100 kann eine beliebige Art von Computersystem umfassen, wie zum Beispiel ein handgehaltenes Computergerät (z.B. ein Mobiltelefon, ein Smartphone, ein mobiles Internetgerät usw.) oder ein mobiles Computergerät (z.B. ein Laptop, ein Net-Top-Computer usw.). Jedoch sind die offenbarten Ausführungsformen nicht auf handgehaltene und sonstige mobile Computergeräte beschränkt, und diese Ausführungsformen können auch in anderen Arten von Computersystemen, wie zum Beispiel Desktop-Computern und Servern, Anwendung finden.
  • Die Hauptplatine 110 kann eine beliebige geeignete Art einer Leiterplatte oder eines sonstigen Substrats umfassen, das in der Lage ist, eine elektrische Verbindung zwischen einer oder mehreren der verschiedenen auf der Leiterplatte angeordneten Komponenten herzustellen. In einer Ausführungsform umfasst zum Beispiel die Hauptplatine 110 eine gedruckte Leiterplatte (PCB), die mehrere Metallschichten umfasst, die durch eine Schicht aus dielektrischem Material voneinander getrennt und durch elektrisch leitfähige Durchkontaktlöcher miteinander verbunden sind. Eine oder mehrere der Metallschichten können in einer gewünschten Schaltkreisstruktur ausgebildet sein, um - eventuell im Zusammenspiel mit weiteren Metallschichten - elektrische Signale zwischen den mit der Leiterplatte 110 gekoppelten Komponenten zu routen. Es versteht sich jedoch, dass die offenbarten Ausführungsformen nicht auf die oben beschriebe PCB beschränkt sind und dass des Weiteren die Hauptplatine 110 jedes andere geeignete Substrat umfassen kann.
  • Direkt auf der ersten Seite 112 der Hauptplatine 110 ist ein IC-Chip 120 angeordnet. Der IC-Chip 120 kann jede beliebige Art eines Integrierten-Schaltkreis-Bauelements umfassen. In einer Ausführungsform enthält der IC-Chip 120 ein Verarbeitungssystem (entweder mit einem einzelnen Kern oder mit mehreren Kernen). Zum Beispiel kann der IC-Chip einen Mikroprozessor, einen Grafikprozessor, einen Signalprozessor, einen Netzprozessor, einen Chipsatz usw. umfassen. Es versteht sich jedoch, dass die offenbarten Ausführungsformen nicht auf eine bestimmte Art oder Klasse von IC-Bauelementen beschränkt sind.
  • Der IC-Chip 120 ist elektrisch mit der Hauptplatine 110 durch eine Anzahl von Zwischenverbindungen 125 gekoppelt. Die Zwischenverbindungen 125 können jede beliebige Art von Strukturen und Materialien umfassen, die in der Lage sind, eine elektrische Verbindung zwischen dem Chip 120 und der Hauptplatine 110 herzustellen. Außerdem können die Zwischenverbindungen 125 den IC-Chip 120 direkt an der Hauptplatine 110 anbringen, entweder allein oder in Verbindung mit anderen Strukturen oder Strukturelementen, die den Chip und die Leiterplatte koppeln. In einer Ausführungsform koppeln die Zwischenverbindungen 125 den Chip 120 elektrisch mit der Leiterplatte 110 und unterstützen außerdem die mechanische Befestigung des Chips an der Hauptplatine. Jedoch können in anderen Ausführungsformen die Zwischenverbindungen 125 einen minimalen Beitrag zur mechanischen Befestigung des Chips 120 an der Hauptplatine 110 leisten. In einer weiteren Ausführungsform kann außerdem eine Schicht aus Unterfüllmaterial die mechanische Befestigung des Chips 120 an der Hauptplatine 110 unterstützen, wie weiter unten noch beschrieben wird. Wie bereits angemerkt, kann ein IC-Chip, der direkt mit einer Leiterplatte in der oben angesprochenen Konfiguration gekoppelt ist, als ein Direct-Chip Attach (DCA)-Chip bezeichnet werden.
  • Wie oben angesprochen, können die Zwischenverbindungen 125 jede geeignete Art einer Zwischenverbindung umfassen und können jegliche geeignete elektrisch leitfähige Materialien umfassen. Gemäß einer Ausführungsform umfassen die Zwischenverbindungen 125 eine Anordnung von Löthöckern, die sich zwischen dem Chip 120 und der Hauptplatine 110 erstrecken (eventuell in Kombination mit einer Anordnung von Kupfersäulen und/oder Kupferinseln, die auf dem Chip 120 und/oder der Leiterplatte 110 angeordnet sind), und es kann ein Lotaufschmelzprozess zum Ausbilden der Zwischenverbindungen 125 verwendet werden. Freilich versteht es sich, dass noch viele andere Arten von Zwischenverbindungen und Materialien möglich sind (z.B. Drahtbonds, die sich zwischen dem Chip 120 und der Hauptplatine 110 erstrecken).
  • Außerdem ist auf der Hauptplatine 110 ein Gehäuse 150a angeordnet. Das Gehäuse 150a ist über mindestens einem Abschnitt des DCA-Chips 120 angeordnet. In einer Ausführungsform liegt die Peripherie von DCA-Chip 120 vollständig innerhalb einer Peripherie des Gehäuses 150a, und in einer weiteren Ausführungsform sind der DCA-Chip 120 und das Gehäuse 150a konzentrisch aufeinander ausgerichtet (wie in 1A gezeigt). Das Gehäuse 150a enthält ein Substrat 160a mit einer ersten Seite 162a und einer gegenüberliegenden zweiten Seite 164a. Außerdem enthält das Gehäuse 150a mindestens einen IC-Chip 170a, der auf der ersten Seite 162a des Substrats (oder eventuell dem gegenüberliegenden zweiten Chip 162b, wie weiter unten noch beschrieben wird) angeordnet ist. Außerdem ist zu beachten, dass, in einigen Ausführungsformen, auch andere Komponenten auf dem Gehäuse 150a angeordnet sein können. Zu anderen Komponenten, die auf dem Gehäuse 150a angeordnet sein können, gehören zum Beispiel ein Spannungsregler und passive elektrische Bauelemente, wie zum Beispiel Kondensatoren, Filter, Induktionsspulen usw.
  • Der IC-Chip 170a kann jede beliebige Art eines Integrierten-Schaltkreis-Bauelements umfassen. Gemäß einer Ausführungsform umfasst der IC-Chip 170a einen Speicher. Zum Beispiel kann der IC-Chip 170a jede beliebige Art eines dynamischen Direktzugriffsspeichers (DRAM), jede beliebige Art eines statischen Direktzugriffsspeichers (SRAM) oder jede beliebige Art eines Flash-Speichers umfassen. In einer weiteren Ausführungsform kann das Gehäuse 150a ein Festkörperlaufwerk (SSD) umfassen, das mehrere IC-Chips mit einem Speichercontroller und einen oder mehrere Speicher-Chip aufweisen kann (obgleich das Gehäuse 150a in anderen Ausführungsformen keinen Speichercontroller zu enthalten braucht). Wie dem Leser jedoch einleuchtet, kann der IC-Chip 170a auch jede beliebige andere Art oder Klasse von IC-Bauelementen umfassen.
  • Der IC-Chip 170a ist elektrisch mit dem Substrat 160a durch eine Anzahl von Zwischenverbindungen 175a gekoppelt. Die Zwischenverbindungen 175a bilden elektrische Verbindungen zwischen dem Chip 170a und dem Substrat 160a, und diese Zwischenverbindungen können außerdem die mechanische Befestigung des Chips an diesem Substrat unterstützen. Um die Befestigung des Chips 170a an dem Substrat 160a zu unterstützen, kann eine (in den Figuren nicht gezeigte) Unterfüllschicht zwischen dem Chip 170a und dem Substrat 160a angeordnet sein. Die Zwischenverbindungen 175a können jede geeignete Art einer Zwischenverbindung umfassen und können alle geeigneten elektrisch leitfähigen Materialien umfassen. Gemäß einer Ausführungsform umfassen die Zwischenverbindungen 175a eine Anordnung von Löthöckern, die sich zwischen dem Chip 170a und dem Substrat 160a erstrecken (eventuell in Kombination mit einer Anordnung von Kupfersäulen und/oder Kupferinseln, die auf dem Chip 170a und/oder dem Substrat 160a angeordnet sind), und ein Lotaufschmelzprozess kann zum Ausbilden der Zwischenverbindungen 175a verwendet werden. Freilich versteht es sich, dass viele andere Arten von Zwischenverbindungen und Materialien möglich sind (z. B. Drahtbonds, die sich zwischen dem Chip 170a und dem Substrat 160a erstrecken).
  • Das Substrat 160a - mitunter als ein „Gehäusesubstrat“ bezeichnet - kann jede geeignete Art eines Substrats umfassen, das in der Lage ist, elektrische Verbindungen zwischen dem IC-Chip 170a und der darunterliegenden Hauptplatine 110 herzustellen. Das Substrat 160a kann außerdem eine tragende Stütze für den Chip 170a bilden. Beispielsweise umfasst in einer Ausführungsform das Substrat 160a ein Mehrschichtsubstrat - das abwechselnde Schichten eines dielektrischen Materials und eines Metalls enthält -, die um eine Kernschicht (entweder ein dielektrischer oder ein Metallkern) herum aufgebaut sind. In einer weiteren Ausführungsform umfasst das Substrat 160a ein kernloses Mehrschichtsubstrat. Andere Arten von Substraten und Substratmaterialien können ebenfalls mit den offenbarten Ausführungsformen verwendet werden (z. B. Keramikmaterialien, Saphir, Glas usw.). Des Weiteren kann gemäß einer Ausführungsform das Substrat 160a abwechselnde Schichten aus dielektrischem Material und Metall umfassen, die um den Chip 170a selbst herum aufgebaut sind. Dieser Prozess wird mitunter als ein „höckerloser Aufbauprozess“ bezeichnet. Wenn eine solche Verfahrensweise angewendet wird, so kann auf die Zwischenverbindungen 175a verzichtet werden (da die Aufbauschichten direkt über dem Chip 170a angeordnet sein können).
  • Das Substrat 160a - und somit das Gehäuse 150a - ist durch eine Anzahl von Zwischenverbindungen 165a elektrisch mit der Hauptplatine 110 gekoppelt. Die Zwischenverbindungen 165a bilden elektrische Verbindungen zwischen dem Gehäuse 150a und der Hauptplatine 110, und diese Zwischenverbindungen können außerdem die mechanische Befestigung des Gehäuse 150a an dieser Leiterplatte unterstützen. In einer weiteren Ausführungsform, wie weiter unten noch beschrieben wird, kann eine Schicht aus Unterfüllmaterial die mechanische Befestigung des Gehäuse 150a an der Hauptplatine 110 unterstützen. Die Zwischenverbindungen 165a können jede geeignete Art einer Zwischenverbindung umfassen und können alle geeigneten elektrisch leitfähigen Materialien umfassen. Gemäß einer Ausführungsform umfassen die Zwischenverbindungen 165a eine Anordnung von Löthöckern, die sich zwischen dem Substrat 160a und der Hauptplatine 110 erstrecken (eventuell in Kombination mit einer Anordnung von Kupfersäulen und/oder Kupferinseln, die auf dem Substrat 160a und/oder der Leiterplatte 110 angeordnet sind), und ein Lotaufschmelzprozess kann zum Ausbilden der Zwischenverbindungen 165a verwendet werden. In einer Ausführungsform ist die Höhe der aufgeschmolzenen Zwischenverbindungen 165a so gewählt, dass ein Spalt 180a zwischen dem DCA-Chip 120 und der Unterseite 164a des Gehäuses 150a vorhanden ist. Gemäß anderen Ausführungsformen ist die Höhe der aufgeschmolzenen Zwischenverbindungen 165a so gewählt, dass mindestens Abschnitte des Chips 120 die Unterseite 164a berühren.
  • Zusätzlich zum DCA-Chip 120 und dem Gehäuse 150a können eine oder mehrere zusätzliche Komponenten entweder auf einer oder auf beiden Seiten 112, 114 der Hauptplatine 110 angeordnet sein. Beispielsweise können, wie in den Figuren gezeigt, Komponenten 130a, 130b, 130c auf der ersten Seite 112 der Hauptplatine 110 angeordnet sein, und Komponenten 140a, 140b können auf der gegenüberliegende Seite 114 der Hauptplatine angeordnet sein. Eine Anzahl (in den Figuren nicht gezeigter) elektrischer Anschlüsse, wie zum Beispiel Metallinseln oder -absätze, können auf der ersten und der zweiten Seite 112, 114 der Hauptplatine angeordnet sein, um elektrische Verbindungen mit diesen zusätzlichen Komponenten zu bilden. Zu zusätzlichen Komponenten, die auf der Hauptplatine 110 angeordnet sein können, gehören andere IC-Bauelemente (z.B. Verarbeitungsbausteine, Speicherbausteine, Signalverarbeitungsbausteine, Drahtlosverbindungselemente usw.), Stromversorgungskomponenten (z.B. ein Spannungsregler, eine Stromversorgung wie zum Beispiel eine Batterie, und/oder passive Bauelemente, wie zum Beispiel ein Kondensator), ein oder mehrere E/A-Geräte (z. B. eine Antenne, ein Mikrofon, eine Tastatur oder andere Dateneingabegeräte, wie zum Beispiel ein berührungsempfindlicher Bildschirm und/oder eine Grafikanzeige usw.) sowie beliebige Kombinationen dieser und/oder anderer Bauelemente.
  • Wie oben angesprochen, bildet die Hauptplatine 110 elektrische Pfade, welche die Komponenten 120, 130a-c, 140a-b und 150a, die auf dieser Leiterplatte angeordnet sind, miteinander zu einem Computersystem verbinden. In einer Ausführungsform bildet die Hauptplatine 110 mindestens einen elektrischen Pfad, der den DCA-Chip 120 mit dem Gehäuse 150a elektrisch koppelt. In einer weiteren Ausführungsform bildet die Hauptplatine 110 mindestens einen elektrischen Pfad, der den DCA-Chip 120 elektrisch mit einer weiteren Komponente koppelt, die auf der Hauptplatine angeordnet ist (z.B. eine der Komponenten 130a-c, 140a-b). In einer weiteren Ausführungsform bildet die Hauptplatine 110 mindestens einen elektrischen Pfad, der das Gehäuse 150a elektrisch mit einer weiteren der Komponenten koppelt, die auf der Hauptplatine angeordnet sind. Zum Beispiel kann die Hauptplatine 110 enthalten: einen elektrischen Pfad 190a, der den DCA-Chip 120 und das Gehäuse 150a koppelt; einen elektrischen Pfad 190b, der den DCA-Chip 120 mit der Komponente 130a koppelt; einen elektrischen Pfad 190c, der das Gehäuse 150a mit der Komponente 130c koppelt; und einen elektrischen Pfad 190d, der das IC-Gehäuse 150a mit der Komponente 140b koppelt, die auf der gegenüberliegende Seite 114 der Hauptplatine angeordnet ist. Die elektrischen Pfade 190a-d können alle geeigneten leitfähigen Strukturen umfassen (z.B. beliebige Kombinationen von Leiterbahnen, Durchkontaktlöchern, plattierten Durchgangslöcher usw.), die aus einem beliebigen geeigneten leitfähigen Material (z.B. Kupfer) hergestellt sind. Die veranschaulichten elektrischen Pfade 190a-d sind als Beispiele gezeigt, um das Verständnis der offenbarten Ausführungsformen zu unterstützen. Es versteht sich jedoch, dass in der Praxis die Hauptplatine mehrere zusätzliche elektrische Pfade enthalten kann (eventuell Hunderte oder sogar Tausende dieser Pfade), um eine oder mehrere der verschiedenen auf der Hauptplatine angeordneten Komponenten miteinander zu verbinden.
  • In einer weiteren Ausführungsform kann eine (in den Figuren nicht gezeigte) Strahlungsabschirmung auf der Hauptplatine 110 angeordnet sein und sich über den DCA-Chip 120 und das Gehäuse 150a (oder 150b oder 150c) erstrecken. Der DCA-Chip 120 und/oder das Gehäuse 150a können elektromagnetische Strahlung abgeben, und die Strahlungsabschirmung kann das Entweichen dieser elektromagnetischen Strahlung unterdrücken, um elektromagnetische Interferenzen mit empfindlichen elektrischen Komponenten in der Nähe des Chips 120 und des Gehäuses 150a zu verhindern. Die Strahlungsabschirmung kann jedes geeignete elektrisch leitfähige Material umfassen (z.B. elektrisch leitfähige Metalle, wie zum Beispiel Nickel, Silber, Aluminium, Kupfer und Legierungen dieser und/oder anderer Metalle), und diese Abschirmung kann jede geeignete Form und Konfiguration aufweisen. In einer Ausführungsform ist die Strahlungsabschirmung elektrisch mit der Hauptplatine 110 gekoppelt und geerdet. Außerdem kann, in anderen Ausführungsformen, die Strahlungsabschirmung zusätzlich die Ableitung von Wärme von dem Gehäuse 150a und/oder dem DCA-Chip 120 unterstützen. In einer weiteren Ausführungsform können andere thermische Lösungen auf der Hauptplatine 110 (z.B. ein Hitzeverteiler, ein Kühlkörper usw.), entweder allein oder in Kombination mit einer Strahlungsabschirmung, angeordnet sein.
  • Es ist hervorzuheben, dass die offenbarten Ausführungsformen nicht auf die in 1A gezeigte Konfiguration beschränkt sind und dass des Weiteren auch andere Arten von Gehäusen über dem DCA-Chip 120 angeordnet sein können. Zusätzliche Ausführungsformen sind in jeder der 1B und 1C veranschaulicht, die unten beschrieben werden. Bezugszahlen, die zum Bezeichnen bestimmter Strukturelemente der in 1A gezeigten Baugruppe 100 verwendet werden, werden in den 1B und 1C für gleiche Elemente dieser Baugruppen beibehalten. Des Weiteren kann auf die Beschreibung gleicher Elemente, die bereits in der Besprechung von 1A beschrieben wurden, im folgenden Text verzichtet werden.
  • Wenden wir uns zuerst 1B zu, wo eine weitere Ausführungsform der Baugruppe 100 veranschaulicht ist. Die Ausführungsform von 1B ähnelt der von 1A, aber die Baugruppe von 1B enthält ein Gehäuse 150b, das in einer Chip-down-Konfiguration angeordnet ist. Genauer gesagt, umfasst das Gehäuse 150b ein Substrat 160b mit einer ersten Seite 162b und einer gegenüberliegenden zweiten Seite 164b. Das Gehäuse 150b ist durch eine Anzahl von Zwischenverbindungen 165b elektrisch mit der Hauptplatine gekoppelt. Ein IC-Chip 170b ist auf der zweiten Seite 164b des Substrats angeordnet und durch eine Anzahl von Zwischenverbindungen 165b elektrisch mit dem Substrat 160b gekoppelt. Der IC-Chip 170b ist dem DCA-Chip 120 zugewandt. In einer Ausführungsform besteht ein Spalt 180b zwischen dem IC-Chip 170b und dem DCA-Chip 120, obgleich in anderen Ausführungsformen Abschnitte des IC-Chips 170b den darunterliegenden DCA-Chip 120 kontaktieren können. Außerdem kann in einer weiteren Ausführungsform, wie weiter unten noch beschrieben wird, eine (in 1B nicht gezeigte) Unterfüllschicht zwischen dem Substrat 160b und der Hauptplatine 110 angeordnet sein, und diese Unterfüllschicht kann auch in dem Raum zwischen dem DCA-Chip 120 und der Hauptplatine 110, dem Spalt 180b zwischen dem Chip 170b und dem Chip 120 und/oder dem Raum zwischen dem Chip 170b und dem Substrat 160b vorhanden sein. Außerdem können in einer weiteren Ausführungsform zusätzlich zu dem IC-Chip 170b ein oder mehrere zusätzliche IC-Chips auf der gegenüberliegende Seite 162b des Substrats 160b angeordnet sein.
  • Wenden wir uns als nächstes 1C zu, wo eine weitere Ausführungsform der Baugruppe 100 veranschaulicht ist. Die Ausführungsform von 1C ähnelt der von 1A, aber die Baugruppe von 1C enthält ein Gehäuse 150c, auf dem ein Chipstapel angeordnet ist. Genauer gesagt, umfasst das Gehäuse 150c ein Substrat 160c mit einer ersten Seite 162c und einer gegenüberliegenden zweiten Seite 164c. Das Gehäuse 150c ist elektrisch mit der Hauptplatine 110 durch eine Anzahl von Zwischenverbindungen 165c gekoppelt. Eine Anzahl von Chips 170c, die in einer Stapelkonfiguration angeordnet sind, sind auf dem Substrat 160c angeordnet. Die Chips 170c können an dem Substrat 160c und aneinander mittels Klebeschichten 178c befestigt sein. In einer weiteren Ausführungsform kann ein Abstandshalter zwischen jeweils zwei benachbarten Chips 170c angeordnet sein. Eine Anzahl von Zwischenverbindungen 175c - in diesem Beispiel Drahtbonds - können jeden der Chips 170c elektrisch mit dem Substrat 160c und/oder miteinander koppeln. In einer Ausführungsform umfassen alle Chips 170c die gleiche Art eines integrierten Schaltkreises, während in anderen Ausführungsformen die Chips 170c voneinander verschieden sein können. In einer Ausführungsform umfasst jeder der IC-Chips 170c einen Speicherbaustein. In einer weiteren Ausführungsform umfasst mindestens einer der Chips 170c einen Speichercontroller, und die anderen Chips 170c in dem Stapel umfassen Speicherbausteine. In einer Ausführungsform umfasst das Gehäuse 150c ein Festkörperlaufwerk (SSD). Gemäß einer Ausführungsform besteht ein Spalt 180c zwischen dem Substrat 160c und dem DCA-Chip 120, obgleich in anderen Ausführungsformen Abschnitte des Chips 120 das darüberliegende Substrat 160c kontaktieren können. Außerdem kann in einer weiteren Ausführungsform, wie weiter unten noch beschrieben wird, eine (in 1C nicht gezeigte) Unterfüllschicht zwischen dem Substrat 160c und der Hauptplatine 110 angeordnet sein, und diese Unterfüllschicht kann auch in dem Raum zwischen dem DCA-Chip 120 und der Hauptplatine 110 und/oder in dem Spalt 180c zwischen dem DCA-Chip 120 und dem Substrat 160c vorhanden sein.
  • Wenden wir uns nun 2 zu, wo Ausführungsformen eines Verfahrens zum Herstellen einer Hauptplatinenbaugruppe, wie zum Beispiel beliebige der Ausführungsformen der in den 1A-1C gezeigten Baugruppe 100, veranschaulicht sind. Verschiedene Ausführungsformen des Verfahrens von 2 sind in den 3A bis 3E weiter veranschaulicht, und auf diese Figuren ist entsprechend den Verweisen im folgenden Text Bezug zu nehmen. Außerdem ist zu beachten, dass Bezugszahlen, die zum Bezeichnen bestimmter Strukturelemente der in 1A gezeigten Baugruppe 100 verwendet werden, in den 3A bis 3E für gleiche Elemente dieser Baugruppen beibehalten werden, und auf die Beschreibung dieser gleichen Elemente kann im folgenden Text verzichtet werden.
  • Wenden wir uns zuerst Block 210 in 2 zu, wo ein Chip direkt auf einer Hauptplatine angebracht ist. Dies ist in 3A veranschaulicht, wo der IC-Chip 120 durch eine Anzahl von Zwischenverbindungen 125 direkt an der Hauptplatine 110 angebracht wurde. Ein Aufschmelzvorgang kann ausgeführt werden, um Zwischenverbindungen 125 zwischen dem DCA-Chip 120 und der Hauptplatine 110 herzustellen. Gemäß anderen Ausführungsformen braucht jedoch kein Aufschmelzvorgang unmittellbar nach dem Aufsetzen des Chips 120 auf die Hauptplatine 110 ausgeführt zu werden. In einer weiteren Ausführungsform, wie in Block 205 dargelegt und wie in 3A gezeigt, können eine oder mehrere andere Komponenten (z. B. Komponenten 140a, 140b, die auf der gegenüberliegenden Seite 114 der Hauptplatine angeordnet sind) vor der Anbringung des DCA-Chips 120 an der Hauptplatine 110 angebracht werden. Jedoch werden in anderen Ausführungsformen keine Komponenten an der Hauptplatine vor dem DCA-Chip 120 angebracht.
  • Wie in Block 220 dargelegt, wird ein Gehäuse an der Hauptplatine angebracht, und dieses Gehäuse wird über mindestens einem Teil des zuvor angebrachten DCA-Chips angeordnet. Dies ist in den 3B und 3C veranschaulicht, wo das Gehäuse 150a über dem DCA-Chip 120 angeordnet und mit der Hauptplatine durch Zwischenverbindungen 165a gekoppelt ist. Ein Seitenaufriss ist in 3B gezeigt, während in 3C eine Draufsicht gezeigt ist. Wie am besten in 3C zu sehen, sind das Gehäuse 150a und der DCA-Chip 120 in der veranschaulichten Ausführungsform allgemein konzentrisch aufeinander ausgerichtet, und der Chip 120 und die Zwischenverbindungen 125 liegen innerhalb der Struktur der Zwischenverbindungen 165a. In einer weiteren Ausführungsform, wie in Block 225 dargelegt, können zusätzliche Komponenten auf der Hauptplatine 110 zusammen mit dem Gehäuse 150a angeordnet werden. Dies ist in 3B veranschaulicht, wo außerdem Komponenten 130a-130c auf der Hauptplatine 110 angeordnet sind (im Interesse der Klarheit und einfacheren Veranschaulichung wurden die Komponenten 130a-c aus 3C weggelassen). In einer Ausführungsform wird ein Aufschmelzvorgang ausgeführt, um Zwischenverbindungen 165a herzustellen, die sich zwischen dem Gehäuse 150a und der Hauptplatine 110 erstrecken, und um die Komponenten 130a-c mit der Hauptplatine 110 zu koppeln. In einer weiteren Ausführungsform kann ein einzelner Aufschmelzvorgang ausgeführt werden, um Zwischenverbindungen 125 und Zwischenverbindungen 165a herzustellen, und in einer weiteren Ausführungsform können mittels dieses einzelnen Aufschmelzvorgangs außerdem Komponenten 130a-c an der Hauptplatine 110 angebracht werden. Jedoch kann in anderen Ausführungsformen ein Aufschmelzvorgang ausgeführt werden, bei dem nur die Zwischenverbindungen 165a hergestellt werden (und es kann zuvor ein Aufschmelzvorgang ausgeführt werden, um Zwischenverbindungen 125 herzustellen).
  • Wenden wir uns Block 230 zu, wo ein Unterfüllmaterial auf der Hauptplatine angeordnet werden kann. Dies ist in 3D veranschaulicht, wo Material zwischen dem Gehäuse 150a und der Hauptplatine 110 angeordnet ist, um eine Unterfüllschicht 105 zu bilden, wobei diese Unterfüllschicht 105 außerdem den Raum 180a zwischen dem DCA-Chip 120 und dem Substrat 160a sowie den Raum zwischen dem DCA-Chip 120 und der Hauptplatine 110 ausfüllt. Das Unterfüllmaterial 105 kann jedes geeignete Material umfassen, wie zum Beispiel flüssige oder zuvor aufgetragene Epoxidverbindungen. Des Weiteren kann dieses Unterfüllmaterial mittels jeder geeigneten Technik aufgetragen werden (z. B. Kapillarfluss, Strahlauftrag, eine vorgeformte Folie usw.). In einer Ausführungsform wird nach dem Auftragen der Unterfüllschicht 105 ein Erwärmungsprozess ausgeführt, um die Unterfüllschicht auszuhärten. In einer weiteren Ausführungsform wird die Unterfüllschicht während eines Aufschmelzvorgangs ausgehärtet (z. B. während des Aufschmelzvorgangs zum Herstellen der Zwischenverbindungen 165a). In einer weiteren Ausführungsform kann das Unterfüllmaterial in zwei Stufen aufgebracht werden. Zum Beispiel kann in einem Schritt eine Unterfüllschicht unter dem DCA-Chip 120 angeordnet werden, und in einem zweiten Schritt kann eine Unterfüllschicht unter dem Gehäuse 150a angeordnet werden.
  • In einer weiteren Ausführungsform, wie in Block 240 dargelegt, können nach der Unterfüllung (und/oder nach der Anbringung des Gehäuses) ein oder mehrere zusätzliche Prozesse ausgeführt werden. Zum Beispiel können zusätzliche Komponenten (z. B. Komponenten 130a-c und/oder Komponenten 140a-b) an der Hauptplatine 110 angebracht und elektrisch mit dieser gekoppelt werden. Auch hier können, wie oben angesprochen, eine oder mehrere dieser Komponenten in einer früheren Phase der Baugruppe an der Hauptplatine angebracht werden. Gemäß einer Ausführungsform werden die elektrischen Zwischenverbindungen, die zum Koppeln einer oder mehrerer dieser zusätzlichen Komponenten 130a-c, 140a-b ausgebildet werden, in demselben Aufschmelzvorgang aufgeschmolzenen, der zum Ausbilden der Zwischenverbindungen 125 und/oder der Zwischenverbindungen 165a verwendet wird. Zu weiteren zusätzlichen Prozessen, die ausgeführt werden können, gehören die mechanische Befestigung von Komponenten (z. B. die Befestigung durch Niete, Klammern, Schrauben und andere Befestigungsmittel usw.) sowie Tests.
  • Die oben beschriebenen Ausführungsformen können mehrere anmerkungswürdige Strukturelemente aufweisen. Zum Beispiel kann die Gesamthöhe oder -dicke H (siehe 1A) der Baugruppe 100 relativ gering sein (z.B. kann die Dicke H ungefähr 1,6 mm betragen, während die entsprechende Dicke einer üblichen PoP-Baugruppe ungefähr 2,7 mm betragen kann). In einem weiteren Beispiel kann die Hauptplatine 110 eine relativ größere Anzahl von Metallschichten aufweisen (z. B. 6 oder mehr), was eine größere Routing-Flexibilität zwischen dem DCA-Chip 120 und dem Gehäuse 150a (und/oder anderen Komponenten, die auf der Hauptplatine 110 angeordnet sind) erbringen kann. Außerdem dürfte die Anwendung der offenbarten Ausführungsformen nicht zu einem Anstieg der Gesamtgröße oder -fläche der Hauptplatinenbaugruppe führen.

Claims (13)

  1. Computersystem, das Folgendes umfasst: eine Hauptplatine; einen DCA-IC-Chip, der direkt an der Hauptplatine angebracht ist; ein Gehäuse, umfassend ein Substrat und einen ersten IC-Chip, der auf dem Substrat angeordnet ist, wobei das Gehäuse an der Hauptplatine angebracht und über mindestens einem Abschnitt des DCA-IC-Chips angeordnet ist; und mindestens eine weitere Komponente, die auf der Hauptplatine angeordnet ist; wobei die Hauptplatine mindestens einen elektrischen Pfad enthält, der den DCA-IC-Chip mit dem Gehäuse koppelt, und mindestens einen weiteren elektrischen Pfad enthält, der den DCA-IC-Chip mit der mindestens einen weiteren Komponente koppelt, dadurch gekennzeichnet, dass das Computersystem des Weiteren ein Unterfüllmaterial umfasst, das zwischen dem Gehäuse und der Hauptplatine sowie zwischen dem DCA-IC-Chip und der Hauptplatine angeordnet ist, wobei das Unterfüllmaterial einen Raum zwischen dem DCA-IC-Chip und dem Gehäuse ausfüllt.
  2. Computersystem nach Anspruch 1, das des Weiteren einen zweiten IC-Chip umfasst, der auf dem Substrat angeordnet und über den ersten IC-Chip gelegt ist.
  3. Computersystem nach Anspruch 2, wobei sowohl der erste IC-Chip als auch der zweite IC-Chip einen Speicher umfasst.
  4. Computersystem nach Anspruch 3, wobei das Gehäuse ein SSD-Festkörperlaufwerk umfasst.
  5. Computersystem nach Anspruch 4, wobei das SSD-Festkörperlaufwerk einen Speichercontroller enthält.
  6. Computersystem nach Anspruch 1, wobei der erste IC-Chip dem DCA-IC-Chip zugewandt ist.
  7. Computersystem nach Anspruch 1, wobei der DCA-IC-Chip ein Verarbeitungssystem umfasst, das Gehäuse mindestens einen Speicherchip enthält und die mindestens eine weitere Komponente ein Drahtloskommunikationsgerät umfasst.
  8. Computersystem nach Anspruch 7, das des Weiteren Folgendes umfasst: eine Grafikanzeige, die auf der Hauptplatine angeordnet ist, wobei die Hauptplatine einen elektrischen Pfad enthält, der die Grafikanzeige mit dem DCA-IC-Chip und/oder dem Gehäuse koppelt; und eine Stromversorgung, die auf der Hauptplatine angeordnet ist, wobei die Hauptplatine den DCA-IC-Chip und das Gehäuse elektrisch mit der Stromversorgung koppelt.
  9. Computersystem nach Anspruch 7, das des Weiteren ein Dateneingabegerät umfasst, das auf der Hauptplatine angeordnet ist.
  10. Verfahren, das Folgendes umfasst: direktes Anbringen eines DCA-IC-Chips auf einer Hauptplatine; Anordnen eines Gehäuses an einer Stelle, die mindestens einen Abschnitt des DCA-IC-Chips bedeckt, und Anbringen des Gehäuses an der Hauptplatine, wobei das Gehäuse ein Substrat und einen ersten IC-Chip, der auf dem Substrat angeordnet ist umfasst; Herstellen eines elektrischen Pfades durch die Hauptplatine zwischen dem DCA-IC-Chip und dem Gehäuse; und Herstellen eines elektrischen Pfades durch die Hauptplatine zwischen dem DCA-IC-Chip und einem Anschluss, der auf der Hauptplatine angeordnet ist, wobei der Anschluss dem Koppeln einer weiteren Komponente dient, dadurch gekennzeichnet, dass das Verfahren des Weiteren das Einfüllen eines Unterfüllmaterials in einen Raum zwischen dem DCA-IC-Chip und der Hauptplatine und in einen Raum zwischen dem Gehäuse und der Hauptplatine umfasst, wobei das Unterfüllmaterial einen Raum zwischen dem DCA-IC-Chip und dem Gehäuse ausfüllt.
  11. Verfahren nach Anspruch 10, das des Weiteren das elektrische Koppeln einer Komponente mit dem Anschluss umfasst.
  12. Verfahren nach Anspruch 11, das des Weiteren das Durchführen eines Aufschmelzvorgangs umfasst, um das Gehäuse an der Hauptplatine zu befestigen, wobei die Komponente während des Aufschmelzvorgangs elektrisch mit dem Anschluss gekoppelt wird.
  13. Verfahren nach Anspruch 10, das des Weiteren das Durchführen eines einzelnen Aufschmelzvorgangs umfasst, um den DCA-IC-Chip an der Hauptplatine anzubringen und das Gehäuse an der Hauptplatine anzubringen.
DE112009002155.7T 2008-09-08 2009-08-27 Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung Active DE112009002155B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/231,965 2008-09-08
US12/231,965 US10251273B2 (en) 2008-09-08 2008-09-08 Mainboard assembly including a package overlying a die directly attached to the mainboard
PCT/US2009/055133 WO2010027890A2 (en) 2008-09-08 2009-08-27 Mainboard assembly including a package overlying a die directly attached to the mainboard

Publications (2)

Publication Number Publication Date
DE112009002155T5 DE112009002155T5 (de) 2012-01-12
DE112009002155B4 true DE112009002155B4 (de) 2023-10-19

Family

ID=41797795

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112009002155.7T Active DE112009002155B4 (de) 2008-09-08 2009-08-27 Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung

Country Status (10)

Country Link
US (2) US10251273B2 (de)
JP (2) JP5448003B2 (de)
KR (2) KR20110039396A (de)
CN (1) CN102150262B (de)
BR (1) BRPI0913484B1 (de)
DE (1) DE112009002155B4 (de)
GB (1) GB2475658B (de)
RU (1) RU2480862C2 (de)
TW (1) TWI444120B (de)
WO (1) WO2010027890A2 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
US8148813B2 (en) * 2009-07-31 2012-04-03 Altera Corporation Integrated circuit package architecture
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
KR20120137051A (ko) * 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법
CN103975427B (zh) * 2011-10-07 2017-03-01 沃尔泰拉半导体公司 互连衬底的功率管理应用
US9768105B2 (en) * 2012-04-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rigid interconnect structures in package-on-package assemblies
US8703539B2 (en) * 2012-06-29 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple die packaging interposer structure and method
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
US9142477B2 (en) * 2013-03-08 2015-09-22 Kabushiki Kaisha Toshiba Semiconductor module
KR102053349B1 (ko) * 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
WO2015047324A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Magnetic field shielding for packaging build-up architectures
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
RU2576666C1 (ru) * 2014-08-28 2016-03-10 Публичное акционерное общество "Радиофизика" Способ монтажа мощного полупроводникового элемента
KR102287396B1 (ko) * 2014-10-21 2021-08-06 삼성전자주식회사 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
JP2017022352A (ja) * 2015-07-15 2017-01-26 富士通株式会社 半導体装置
US10122420B2 (en) * 2015-12-22 2018-11-06 Intel IP Corporation Wireless in-chip and chip to chip communication
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
WO2017135971A1 (en) * 2016-02-05 2017-08-10 Intel Corporation System and method for stacking wire-bond converted flip-chip die
WO2017171850A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Underfilled electronic device package and manufacturing method thereof
KR102556327B1 (ko) 2016-04-20 2023-07-18 삼성전자주식회사 패키지 모듈 기판 및 반도체 모듈
WO2018190747A1 (ru) * 2017-04-11 2018-10-18 Леонид Михайлович БЕРЕЩАНСКИЙ Устройство тревожного оповещения об угрозе личной безопасности
US10586716B2 (en) 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
CN107863333A (zh) * 2017-11-15 2018-03-30 贵州贵芯半导体有限公司 高散热等线距堆栈芯片封装结构及其封装方法
CN109817610A (zh) * 2017-11-21 2019-05-28 环旭电子股份有限公司 半导体封装装置
US11081468B2 (en) 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses
CN112616245B (zh) * 2020-12-14 2022-04-19 海光信息技术股份有限公司 加速处理器加速卡及其制作方法
CN113301717A (zh) * 2021-05-21 2021-08-24 维沃移动通信有限公司 电路板结构以及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113969A (ja) 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
US6313522B1 (en) 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US20040135243A1 (en) 2002-11-25 2004-07-15 Seiko Epson Corporation Semiconductor device, its manufacturing method and electronic device
US20040145039A1 (en) 2003-01-23 2004-07-29 St Assembly Test Services Ltd. Stacked semiconductor packages and method for the fabrication thereof
US20060254809A1 (en) 2000-03-13 2006-11-16 Kledzik Kenneth J Modular integrated circuit chip carrier

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03174760A (ja) 1990-03-29 1991-07-29 Sanyo Electric Co Ltd 混成集積回路装置
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
US5313366A (en) 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US5543585A (en) 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
US5525204A (en) 1994-09-29 1996-06-11 Motorola, Inc. Method for fabricating a printed circuit for DCA semiconductor chips
US5773195A (en) 1994-12-01 1998-06-30 International Business Machines Corporation Cap providing flat surface for DCA and solder ball attach and for sealing plated through holes, multi-layer electronic structures including the cap, and a process of forming the cap and for forming multi-layer electronic structures including the cap
US5796591A (en) 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
US5634268A (en) 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US5769989A (en) 1995-09-19 1998-06-23 International Business Machines Corporation Method and system for reworkable direct chip attach (DCA) structure with thermal enhancement
JPH09260433A (ja) 1996-03-22 1997-10-03 Nitto Denko Corp 半導体装置の製法およびそれによって得られた半導体装置
US5940686A (en) 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
US5897336A (en) 1996-08-05 1999-04-27 International Business Machines Corporation Direct chip attach for low alpha emission interconnect system
US5910644A (en) 1997-06-11 1999-06-08 International Business Machines Corporation Universal surface finish for DCA, SMT and pad on pad interconnections
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
US7233321B1 (en) * 1998-12-15 2007-06-19 Intel Corporation Pointing device with integrated audio input
US6750551B1 (en) 1999-12-28 2004-06-15 Intel Corporation Direct BGA attachment without solder reflow
US6301121B1 (en) 1999-04-05 2001-10-09 Paul T. Lin Direct-chip-attach (DCA) multiple chip module (MCM) with repair-chip ready site to simplify assembling and testing process
US6306688B1 (en) 1999-04-28 2001-10-23 Teravicta Technologies, Inc. Method of reworkably removing a fluorinated polymer encapsulant
US6341418B1 (en) 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
JP2001207031A (ja) 2000-01-28 2001-07-31 Nitto Denko Corp 半導体封止用樹脂組成物及び半導体装置
US6900534B2 (en) 2000-03-16 2005-05-31 Texas Instruments Incorporated Direct attach chip scale package
JP2002204053A (ja) 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
TW472372B (en) 2001-01-17 2002-01-11 Siliconware Precision Industries Co Ltd Memory module with direct chip attach and the manufacturing process thereof
US6730860B2 (en) 2001-09-13 2004-05-04 Intel Corporation Electronic assembly and a method of constructing an electronic assembly
JP4663184B2 (ja) 2001-09-26 2011-03-30 パナソニック株式会社 半導体装置の製造方法
AU2003216362A1 (en) 2002-02-26 2003-09-09 Legacy Electronics, Inc. A modular integrated circuit chip carrier
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US6787392B2 (en) 2002-09-09 2004-09-07 Semiconductor Components Industries, L.L.C. Structure and method of direct chip attach
US6845664B1 (en) 2002-10-03 2005-01-25 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration MEMS direct chip attach packaging methodologies and apparatuses for harsh environments
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
US7144538B2 (en) 2003-06-26 2006-12-05 Semiconductor Components Industries, Llc Method for making a direct chip attach device and structure
US6835580B1 (en) 2003-06-26 2004-12-28 Semiconductor Components Industries, L.L.C. Direct chip attach structure and method
JP2006040870A (ja) 2004-02-20 2006-02-09 Matsushita Electric Ind Co Ltd 接続部材および実装体、ならびにその製造方法
JP4441328B2 (ja) 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7218007B2 (en) 2004-09-28 2007-05-15 Intel Corporation Underfill material to reduce ball limiting metallurgy delamination and cracking potential in semiconductor devices
US7817434B2 (en) 2004-10-14 2010-10-19 Agere Systems Inc. Method and apparatus for improving thermal energy dissipation in a direct-chip-attach coupling configuration of an integrated circuit and a circuit board
US7217994B2 (en) * 2004-12-01 2007-05-15 Kyocera Wireless Corp. Stack package for high density integrated circuits
US7445962B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuits package system with dense routability and high thermal conductivity
JP4827556B2 (ja) * 2005-03-18 2011-11-30 キヤノン株式会社 積層型半導体パッケージ
US7317256B2 (en) 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
JP2006013555A (ja) 2005-09-22 2006-01-12 Oki Electric Ind Co Ltd 半導体装置
TW200740735A (en) 2006-01-31 2007-11-01 Asahi Kasei Chemicals Corp Industrial process for production of high-purity diol
JP4946872B2 (ja) * 2006-02-02 2012-06-06 パナソニック株式会社 メモリカードの製造方法
US7435619B2 (en) 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US7692295B2 (en) 2006-03-31 2010-04-06 Intel Corporation Single package wireless communication device
JP5005321B2 (ja) 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
US8384199B2 (en) * 2007-06-25 2013-02-26 Epic Technologies, Inc. Integrated conductive structures and fabrication methods thereof facilitating implementing a cell phone or other electronic system
JP2007266640A (ja) 2007-07-11 2007-10-11 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
RU72339U8 (ru) * 2007-12-27 2008-06-10 Общество с ограниченной ответственностью "НТЦ "Фактор" Модуль многопроцессорной вычислительной системы (варианты)
US7901987B2 (en) * 2008-03-19 2011-03-08 Stats Chippac Ltd. Package-on-package system with internal stacking module interposer
US7971347B2 (en) * 2008-06-27 2011-07-05 Intel Corporation Method of interconnecting workpieces
US10251273B2 (en) 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113969A (ja) 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
US6313522B1 (en) 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
US20060254809A1 (en) 2000-03-13 2006-11-16 Kledzik Kenneth J Modular integrated circuit chip carrier
US20040135243A1 (en) 2002-11-25 2004-07-15 Seiko Epson Corporation Semiconductor device, its manufacturing method and electronic device
US20040145039A1 (en) 2003-01-23 2004-07-29 St Assembly Test Services Ltd. Stacked semiconductor packages and method for the fabrication thereof

Also Published As

Publication number Publication date
WO2010027890A2 (en) 2010-03-11
KR20130051517A (ko) 2013-05-20
US10251273B2 (en) 2019-04-02
BRPI0913484A2 (pt) 2016-08-30
JP2012502476A (ja) 2012-01-26
RU2011113546A (ru) 2012-10-20
DE112009002155T5 (de) 2012-01-12
US10555417B2 (en) 2020-02-04
JP5448003B2 (ja) 2014-03-19
CN102150262A (zh) 2011-08-10
KR20110039396A (ko) 2011-04-15
TW201026184A (en) 2010-07-01
CN102150262B (zh) 2013-02-27
GB2475658B (en) 2012-11-28
US20190182958A1 (en) 2019-06-13
JP6232681B2 (ja) 2017-11-22
WO2010027890A3 (en) 2010-05-20
JP2014030042A (ja) 2014-02-13
BRPI0913484B1 (pt) 2019-06-04
TWI444120B (zh) 2014-07-01
GB201104809D0 (en) 2011-05-04
RU2480862C2 (ru) 2013-04-27
US20100061056A1 (en) 2010-03-11
GB2475658A (en) 2011-05-25

Similar Documents

Publication Publication Date Title
DE112009002155B4 (de) Computersystem mit einer Hauptplatinenbaugruppe mit einem Gehäuse über einem direkt auf der Hauptplatine angebrachten Chip und Verfahren zu dessen Herstellung
DE112013000508B4 (de) Chiplagenstapel-Paket einschließlich Chiplage-in-Paket-Substrat
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102014019634B4 (de) Gehäuse eines integrierten Schaltkreises und Verfahren zum Bilden desselben
DE102012215438B4 (de) System mit einem High-Power-Chip und einem Low-Power-Chip, das niedrige Verbindungsparasitäten aufweist
DE112005001949B4 (de) Verfahren zum Bereitstellen von Stapelchipelementen
DE112012002506B4 (de) Mikroelektronische Vorrichtung, Stapelchippackung und Rechnersystem, das diese enthält, Verfahren zur Herstellung eines Mehrfachkanalkommunikationsweges in dieser und Verfahren zum Ermöglichen einer elektrischen Kommunikation zwischen Komponenten einer Stapelchippackung
DE102013207326B4 (de) Hoch-Dichte-3D-Paket
DE60309422T2 (de) Multichip-modul und Herstellungsverfahren
DE102013104455A1 (de) PoP-Gerät
DE112006002686T5 (de) Integrierte Mikrokanäle für 3D Through-Silicon-Architekturen
DE102020122699A1 (de) Hochdichte zwischenverbindungen für integrierter-schaltkreis-gehäuse
DE102008022352A1 (de) Stapelartige Chip-Package-Struktur
DE102007002707A1 (de) System-in Package-Modul
DE102007052515A1 (de) Halbleiterchipstapelpackung
DE112009000383T5 (de) Package-on-Package unter Verwendung eines löthöckerlosen Aufbauschicht (BBUL)-Bausteins
DE102020100002B4 (de) Fan-out-packages und verfahren zu deren herstellung
DE102004001829A1 (de) Halbleitervorrichtung
DE112007000183T5 (de) Hochleistungsmodul mit offener Rahmenbaugruppe
DE112011105977B4 (de) Raster-Interposer und Fügeverfahren
DE112017008340T5 (de) Ultradünne hochdichte halbleiter-packages
DE112016007578T5 (de) Verbindungstruktur für einen gestapelten Die in einem mikroelektronischen Bauelement
DE112007003208T5 (de) Ein Halbleitergehäuse
DE102019117199A1 (de) Fan-out-packages und verfahren zu deren herstellung
DE102013114938A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023480000

Ipc: H01L0023500000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023500000

Ipc: H01L0025160000

Effective date: 20121002

Free format text: PREVIOUS MAIN CLASS: H01L0023480000

Ipc: H01L0023500000

Effective date: 20110926

R016 Response to examination communication
R082 Change of representative

Representative=s name: MAUCHER JENKINS, DE

Representative=s name: MAUCHER JENKINS PATENTANWAELTE & RECHTSANWAELT, DE

R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: SK HYNIX NAND PRODUCT SOLUTIONS CORP., SAN JOS, US

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 112009005588

Country of ref document: DE