JP2017022352A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017022352A
JP2017022352A JP2015141387A JP2015141387A JP2017022352A JP 2017022352 A JP2017022352 A JP 2017022352A JP 2015141387 A JP2015141387 A JP 2015141387A JP 2015141387 A JP2015141387 A JP 2015141387A JP 2017022352 A JP2017022352 A JP 2017022352A
Authority
JP
Japan
Prior art keywords
chip
base material
base
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015141387A
Other languages
English (en)
Inventor
英明 鍋倉
Hideaki Nabekura
英明 鍋倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2015141387A priority Critical patent/JP2017022352A/ja
Priority to US15/189,533 priority patent/US9748202B2/en
Publication of JP2017022352A publication Critical patent/JP2017022352A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】基材上に低背チップと高背チップが搭載された基板を複数重ねた構造において、低背チップを積層すると共に基材上の低背チップと高背チップの配線長の短縮を図る。【解決手段】半導体装置１０２は、基材１０６Ａ上にプロセッサチップ１０８Ａと、プロセッサチップ１０８Ａよりも基材１０６Ａからの高さが高いメモリチップ１１０Ａとが搭載される基板１０４Ａと、基材１０６Ｂ上にプロセッサチップ１０８Ｂと、プロセッサチップ１０８Ｂよりも基材１０６Ｂからの高さが高いメモリチップ１１０Ｂとが搭載され、プロセッサチップ１０８Ａに基材１０６Ｂが対向するように基板１０４Ａと重ねて配置され、基材１０６Ｂがメモリチップ１１０Ａと接触しない基板１０４Ｂと、を有する。【選択図】図１

Description

本願の開示する技術は半導体装置に関する。
異なる上下の半導体チップの中間に上下チップ間を接続するためのインターポーザチップを配し、半導体チップの電源ピン間、グランドピン間が太い配線パターンで接続された構造がある。
また、半導体素子どうしがバンプを介してフリップチップ接合され、導電性材料で形成された平面ベタ層の配線層が設けられたインターポーザがバンプに接続された構造がある。
さらに、第１の配線基板の一方の面に第１の半導体装置を、他方の面に第２の半導体装置を搭載し、第２の半導体装置を収納する開口部と外部電極を有する第２の配線基板が、第１の配線基板の他方の面に接続された構造がある。
さらに、複数の半導体チップを１つのパッケージに搭載し、ASIC(Application Specified Integrated Circuit)とメモリチップ の間の配線を行う中継配線基板を有する構造がある。
特開２００６−２１０７４５号公報 特開２００２−３４３９３０号公報 特開２００７−１２３４５７号公報 特開２００８−２４４１０４号公報
基材上に複数の半導体チップ、たとえばプロセッサチップやメモリチップを搭載した基板を重ねて半導体装置を形成することがある。しかし、プロセッサチップよりもメモリチップの背（高さ）が高い場合、プロセッサチップの上に他の基材を配置しようとしても、他の基材が高背のメモリチップに接触してしまうと、プロセッサチップの積層が難しい。
この場合、高背のメモリチップを最下層の基材にまとめて搭載し、最下層以外の基材はメモリチップと接触しない程度に小型化すれば、プロセッサチップの積層が可能である。しかし、最下層以外のプロセッサチップに対応するメモリチップが最下層に搭載される構造となってしまうため、プロセッサチップとメモリチップの配線長が長い箇所が生じる。
本願の開示技術は、１つの側面として、基材上に低背チップと高背チップが搭載された基板を複数重ねた構造において、低背チップを積層すると共に基材上の低背チップと高背チップの配線長の短縮を図ることが目的である。
本願の開示する技術では、第一基材上に第一チップと、第一チップよりも第一基材からの高さが高い第二チップとが搭載される第一基板を有する。さらに、第二基材上に第三チップと、第三チップよりも第二基材からの高さが高い第四チップとが搭載され、第一チップに第二基材が対向するように第一基板と重ねて配置され、第二基材が第二チップとは接触しない第二基板を有する。
本願の開示する技術では、基材上に低背チップと高背チップが搭載された基板を複数重ねた構造において、低背チップを積層すると共に基材上の低背チップと高背チップの配線長を短縮できる。
図１は第一実施形態の半導体装置を示す正面図である。 図２は第一実施形態の半導体基板を示す分解斜視図である。 図３は第一実施形態の半導体装置を示す斜視図である。 図４は第二実施形態の半導体装置を示す正面図である。 図５は第二実施形態の半導体基板を示す分解斜視図である。 図６は第二実施形態の半導体装置を示す斜視図である。 図７は第三実施形態の半導体装置を示す正面図である。 図８は第三実施形態の半導体基板を示す分解斜視図である。 図９は第三実施形態の半導体装置を示す斜視図である。 図１０は第四実施形態の半導体装置を示す正面図である。 図１１は第四実施形態の半導体基板を示す分解斜視図である。 図１２は第四実施形態の半導体装置を示す斜視図である。 図１３は第一比較例の半導体基板を示す正面図である。
第一実施形態について、図面に基づいて詳細に説明する。
図１〜図３に示すように、第一実施形態の半導体装置１０２は、複数（図１〜図３の例では４つ）の基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄを有する。基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄは、下からこの順に重ねて配置される。なお、図面において、半導体装置１０２を正面から矢印Ｄ１方向に見たときの上方向、奥行方向及び右方向をそれぞれ矢印Ｈ、Ｄ、Ｒで示す。これらの方向は説明の便宜のための方向である。各図では、下側から順に基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄが積層された状態を示しているが、半導体装置１０２の使用状況における方向は、各図に示す方向に限定されない。
基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄはそれぞれ、基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄを有する。基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄはさらに、基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ上に搭載されるプロセッサチップ１０８Ａ、１０８Ｂ、１０８Ｃ、１０８Ｄ及びメモリチップ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄを有する。さらに、基板１０４Ａ、１０４Ｂ、１０４Ｃは、基材１０６Ａ、１０６Ｂ、１０６Ｃ上に搭載されるインターポーザ１１２Ａ、１１２Ｂ、１１２Ｃを有する。本実施形態の半導体装置１０２は、たとえば、異種の半導体チップを基材上に搭載して基板を形成し、このような基板を複数積層して１つのパッケージにまとめたSiP(System in Package)構造の半導体装置である。プロセッサチップの例としては、ASICを挙げることができる。
基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄはいずれも、絶縁性及び剛性を有する材料、たとえばガラスエポキシ、紙フェノール、セラミック等により板状に形成される。第一実施形態では、図２に示すように、基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄは平面視（矢印Ｈ１方向視）で長方形である。基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ、それぞれ同材質であってもよいし、異材質であってもよい。
基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄの長手方向の長さを幅Ｌ１と定義する。第一実施形態では、下側の基材１０６Ａから上側の基材１０６Ｂ、１０６Ｃ、１０６Ｄへ向かって次第にその幅Ｌ１が狭くなる。
また、基材１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄは、平面視で、左右方向（矢印Ｒ方向及びその反対方向）の中心（図１に中心線ＣＬ−１を示す）が一致するよう重ねられる。したがって、上下に隣り合う２枚の基材では、平面視で、下側の基材が、上側の基材よりも外側に張出す張出部を有する。たとえば、基材１０６Ａは、基材１０６Ｂよりも左右方向外側に張出す一対の張出部１１４Ａを有する。基材１０６Ｂは基材１０６Ｃよりも左右方向外側方向に張出す一対の張出部１１４Ｂを有する。基材１０６Ｃは、基材１０６Ｄよりも左右方向外側方向に張出す一対の張出部１１４Ｃを有する。
最も下に位置する基材１０６Ａには、長手方向の中央にプロセッサチップ１０８Ａが配置され、長手方向手向の両端近傍（張出部１１４Ａ）に１つまたは複数のメモリチップ１１０Ａが配置される。さらに、基材１０６Ａには、平面視でプロセッサチップ１０８Ａの周囲に、複数のインターポーザ１１２Ａが配置される。メモリチップ１１０Ａは、プロセッサチップ１０８Ａよりも基材１０６Ａからの高さが高い。
プロセッサチップ１０８Ａとメモリチップ１１０Ａとは、基材１０６Ａの信号配線１２０Ａにより接続される。たとえば、プロセッサチップ１０８Ａにおける各種の処理において、命令やデータの読み書きを、基材１０６Ａ上に搭載されたメモリチップ１１０Ａに対して行う。
プロセッサチップ１０８Ａ及びインターポーザ１１２Ａは、基材１０６Ａからの高さが同じである。
図１に示すように、プロセッサチップ１０８Ａ及びインターポーザ１１２Ａの下面及び上面にはバンプ１１６が設けられる。バンプ１１６により、プロセッサチップ１０８Ａとインターポーザ１１２Ａはいずれも、下側の基材１０６Ａ及び上側の基材１０６Ｂと電気的に接続される。メモリチップ１１０Ａの下面にもバンプ１１６が設けられる。バンプ１１６により、メモリチップ１１０Ａは基材１０６Ａと電気的に接続される。
基材１０６Ａにおいて、プロセッサチップ１０８Ａやメモリチップ１１０Ａの搭載面の反対面（図１では下面）には、複数の電力供給端子１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄが設けられる。電力供給端子１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄへは、図示しない電源部材から電力が供給される。
基材１０６Ａには、電力供給端子１１８Ａからメモリチップ１１０Ａへ電力供給するための電力供給経路１２２Ａが形成される。
電力供給端子１１８Ａは平面視でメモリチップ１１０Ａと重なる。基材１０６Ａの一部はこの重なる部位に位置しており、電力供給経路１２２Ａは基材１０６Ａを経由して直線状に形成される。
下から２番目に位置し、基材１０６Ａの上側に配置される基材１０６Ｂは、基材１０６Ａより幅狭であり、プロセッサチップ１０８Ａ及びインターポーザ１１２Ａの直上に基材１０６Ｂを配置しても、メモリチップ１１０Ａには接触しない形状である。換言すれば、基材１０６Ａに、基材１０６Ｂよりも外側に張出す張出部１１４Ａを形成し、メモリチップ１１０Ａを張出部１１４Ａに搭載したことで、基材１０６Ｂがメモリチップ１１０Ａと非接触である構造が実現される。
基材１０６Ｂには、長手方向の中央にプロセッサチップ１０８Ｂが配置され、長手方向の両端近傍（張出部１１４Ｂ）に１つ又は複数のメモリチップ１１０Ｂが配置される。さらに、基材１０６Ｂには、平面視でプロセッサチップ１０８Ｂの周囲に、複数のインターポーザ１１２Ｂが配置される。メモリチップ１１０Ｂは、プロセッサチップ１０８Ｂよりも基材１０６Ｂからの高さが高い。
プロセッサチップ１０８Ｂとメモリチップ１１０Ｂとは、基材１０６Ｂの信号配線１２０Ｂにより接続される。たとえば、プロセッサチップ１０８Ｂにおける各種の処理において、一時的なデータの格納を、基材１０６Ｂ上に搭載されたメモリチップ１１０Ｂが担う。
プロセッサチップ１０８Ｂ及びインターポーザ１１２Ｂは、基材１０６Ｂからの高さが同じである。
図１に示すように、プロセッサチップ１０８Ｂ及びインターポーザ１１２Ｂの下面及び上面にはバンプ１１６が設けられる。バンプ１１６により、プロセッサチップ１０８Ｂとインターポーザ１１２Ｂはいずれも、下側の基材１０６Ｂ及び上側の基材１０６Ｃと電気的に接続される。メモリチップ１１０Ｂの下面にもバンプ１１６が設けられる。バンプ１１６により、メモリチップ１１０Ｂは基材１０６Ｂと電気的に接続される。
基材１０６Ａ、インターポーザ１１２Ａ及び基材１０６Ｂには、電力供給端子１１８Ｂからメモリチップ１１０Ｂへ電力供給するための電力供給経路１２２Ｂが形成される。メモリチップ１１０Ｂはメモリチップ１１０Ａに対し左右方向に異なる位置にあるので、この電力供給経路１２２Ｂは、電力供給経路１２２Ａと重ならない。
電力供給端子１１８Ｂは、平面視で、メモリチップ１１０Ｂと重なる。基材１０６Ａ、インターポーザ１１２Ａ及び基材１０６Ｂのそれぞれの一部はこの重なる部位に位置しており、電力供給経路１２２Ｂは基材１０６Ａ、インターポーザ１１２Ａ及び基材１０６Ｂを経由して直線状に形成される。
下から３番目に位置し、基材１０６Ｂの上側に配置される基材１０６Ｃは、基材１０６Ｂより幅狭であり、プロセッサチップ１０８Ｂ及びインターポーザ１１２Ｂの直上に基材１０６Ｃを配置しても、メモリチップ１１０Ｂには接触しない形状である。換言すれば、基材１０６Ｂに、基材１０６Ｃよりも外側に張出す張出部１１４Ｂを形成し、メモリチップ１１０Ｂを張出部１１４Ｂに搭載したことで、基材１０６Ｃがメモリチップ１１０Ｂと非接触である構造が実現される。
基材１０６Ｃには、長手方向の中央にプロセッサチップ１０８Ｃが配置され、長手方向の両端近傍（張出部１１４Ｃ）に１つ又は複数のメモリチップ１１０Ｃが配置される。さらに、基材１０６Ｃには、平面視でプロセッサチップ１０８Ｃの周囲に、複数のインターポーザ１１２Ｃが配置される。メモリチップ１１０Ｃは、プロセッサチップ１０８Ｃよりも基材１０６Ｃからの高さが高い。
プロセッサチップ１０８Ｃとメモリチップ１１０Ｃとは、基材１０６Ｃの信号配線１２０Ｃにより接続される。たとえば、プロセッサチップ１０８Ｃにおける各種の処理において、一時的なデータの格納を、基材１０６Ｃ上に搭載されたメモリチップ１１０Ｃが担う。
プロセッサチップ１０８Ｃ及びインターポーザ１１２Ｃは、基材１０６Ｃからの高さが同じである。
図１に示すように、プロセッサチップ１０８Ｃ及びインターポーザ１１２Ｃの下面及び上面にはバンプ１１６が設けられる。バンプ１１６により、プロセッサチップ１０８Ｃとインターポーザ１１２Ｃはいずれも、下側の基材１０６Ｃ及び上側の基材１０６Ｄと電気的に接続される。メモリチップ１１０Ｃの下面にもバンプ１１６が設けられる。バンプ１１６により、メモリチップ１１０Ｃは基材１０６Ｃと電気的に接続される。
基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ及び基材１０６Ｃには、電力供給端子１１８Ｃからメモリチップ１１０Ｃへ電力供給するための電力供給経路１２２Ｃが形成される。メモリチップ１１０Ｃは、メモリチップ１１０Ａ、１１０Ｂに対し左右方向に異なる位置にあるので、この電力供給経路１２２Ｃは、電力供給経路１２２Ａ、１２２Ｂと重ならない。
電力供給端子１１８Ｃは、平面視で、メモリチップ１１０Ｃと重なる。基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ及び基材１０６Ｃのそれぞれの一部はこの重なる部位に位置する。電力供給経路１２２Ｃは基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ及び基材１０６Ｃを経由して直線状に形成される。
最も上に位置し、基材１０６Ｃの上側に配置される基材１０６Ｄは、基材１０６Ｃより幅狭であり、プロセッサチップ１０８Ｃ及びインターポーザ１１２Ｃの直上に基材１０６Ｄを配置しても、メモリチップ１１０Ｃには接触しない形状である。換言すれば、基材１０６Ｃに、基材１０６Ｄよりも外側に張出す張出部１１４Ｃを形成し、メモリチップ１１０Ｃを張出部１１４Ｃに搭載したことで、基材１０６Ｄがメモリチップ１１０Ｃと非接触である構造が実現される。
基材１０６Ｄには、 長手方向の中央にプロセッサチップ１０８Ｄが配置され、長手向の両端近傍に１つ又は複数のメモリチップ１１０Ｄが配置される。基材１０６Ｄでは、メモリチップ１１０Ｄがプロセッサチップ１０８Ｄの周囲、特に左右方向の両側でプロセッサチップ１０８Ｄに接近して配置される。メモリチップ１１０Ｄは、プロセッサチップ１０８Ｄよりも基材１０６Ｄからの高さが高い。
プロセッサチップ１０８Ｄとメモリチップ１１０Ｄとは、基材１０６Ｄの信号配線１２０Ｄにより接続される。たとえば、プロセッサチップ１０８Ｄにおける各種の処理において、一時的なデータの格納を、基材１０６Ｄ上に搭載されたメモリチップ１１０Ｄが担う。
図１に示すように、プロセッサチップ１０８Ｄの下面にはバンプ１１６が設けられる。バンプ１１６により、プロセッサチップ１０８Ｄは基材１０６Ｄと電気的に接続される。メモリチップ１１０Ｄの下面にもバンプ１１６が設けられる。バンプ１１６により、メモリチップ１１０Ｄは基材１０６Ｃと電気的に接続される。
基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ、基材１０６Ｃ、インターポーザ１１２Ｃ、基材１０６Ｄには、電力供給端子１１８Ｄからメモリチップ１１０Ｄへ電力供給するための電力供給経路１２２Ｄが形成される。メモリチップ１１０Ｄは、メモリチップ１１０Ａ、１１０Ｂ、１１０Ｃに対し左右方向に異なる位置にあるので、この電力供給経路１２２Ｄは、電力供給経路１２２Ａ、１２２Ｂ、１２２Ｃと重ならない。
電力供給端子１１８Ｄは、平面視で、メモリチップ１１０Ｄと重なる。基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ、基材１０６Ｃ、インターポーザ１１２Ｃ及び基材１０６Ｄのそれぞれの一部はこの重なる部位に位置する。電力供給経路１２２Ｄは基材１０６Ａ、インターポーザ１１２Ａ、基材１０６Ｂ、インターポーザ１１２Ｂ、基材１０６Ｃ、インターポーザ１１２Ｃ及び基材１０６Ｄを経由して直線状に形成される。
基材１０６Ａ、プロセッサチップ１０８Ａ、基材１０６Ｂ、プロセッサチップ１０８Ｂ、基材１０６Ｃ、プロセッサチップ１０８Ｃ、基材１０６Ｄ、プロセッサチップ１０８Ｄには、信号経路１２０Ｐ及び電力供給経路１２２Ｐが形成される。信号経路１２０Ｐを経由して、各プロセッサチップの間で信号が送受信される。電力供給端子１１８Ｐから電力供給経路１２２Ｐにより、各プロセッサチップに電力供給される。基材１０６Ａ、プロセッサチップ１０８Ａ、基材１０６Ｂ、プロセッサチップ１０８Ｂ、基材１０６Ｃ、プロセッサチップ１０８Ｃ、基材１０６Ｄ及びプロセッサチップ１０８Ｄは平面視で重なる。信号経路１２０Ｐ及び電力供給経路１２２Ｐは、この重なる部位を経由して直線状に形成される。
次に、本実施形態の作用を説明する。
図１に示すように、第一実施形態の半導体装置１０２では、それぞれのプロセッサチップの上側に位置する基材は、プロセッサチップの下側に位置する基材よりも幅狭である。半導体装置１０２を表面から（矢印Ｄ１方向に）視ると、左右両側が階段状に高さ変化する構造であるとも言える。すなわち、プロセッサチップの上側に位置する基材は、下側の基材に搭載されたメモリチップに接触しない形状である。したがって、複数の基板を重ねる構造において、メモリチップの高さの制約を受けずに、プロセッサチップと、その上側の基材とを近接させて積層できる。プロセッサチップと基材との間に隙間が生じている場合と比較して、プロセッサチップの間の距離が短い。また、プロセッサチップ間を電気的に接続するためにこの隙間を埋める部材が不要である。
図１３には、比較例の半導体装置３２が示される。第一比較例の半導体装置３２では、最も下側の基材３６Ａの中央にプロセッサチップ３８Ａが搭載される。また、最も下側の基材３６Ａには、プロセッサチップ３８Ａの両側に、プロセッサチップ３８Ａよりも高さの高いメモリチップ４０Ａ、４０Ｂ、４０Ｃ、４０Ｄが左右方向の中央から外側へ順に搭載される。
さらに、プロセッサチップ３８Ａの上側に、プロセッサチップ３８Ｂが搭載された基材３６Ｂが配置される。同様に、プロセッサチップ３８Ｂの上側に、プロセッサチップ３８Ｃが搭載された基材３６Ｃが配置され、プロセッサチップ３８Ｃの上側に、プロセッサチップ３８Ｄが搭載された基材３６Ｄが配置される。
メモリチップ４０Ａはプロセッサチップ３８Ａと対応しており、基材３６Ａの信号配線５０Ａにより、電気信号を送受信する。
メモリチップ４０Ｂはプロセッサチップ３８Ｂと対応しており、基材３６Ａ、プロセッサチップ３８Ａ及び基材３６Ｂの信号配線５０Ｂにより、電気信号を送受信する。
メモリチップ４０Ｃはプロセッサチップ３８Ｃと対応しており、基材３６Ａ、プロセッサチップ３８Ａ、基材３６Ｂ、プロセッサチップ３８Ｂ及び基材３６Ｃの信号配線５０Ｃにより、電気信号を送受信する。
メモリチップ４０Ｄはプロセッサチップ３８Ｄと対応しており、基材３６Ａ、プロセッサチップ３８Ａ、基材３６Ｂ、プロセッサチップ３８Ｂ、基材３６Ｃ、プロセッサチップ３８Ｃ及び基材３６Ｄの信号配線５０Ｄにより、電気信号を送受信する。
基材３６Ｂ、３６Ｃ、３６Ｄはいずれも、最も内側のメモリチップ４０Ａに接触しないように幅狭に形成される。
比較例の半導体装置３２では、メモリチップ４０Ａ、４０Ｂ、４０Ｃ、４０Ｄがいずれも最も下側の基材３６Ａに搭載される。このため、プロセッサチップ３８Ｂとメモリチップ４０Ｂとは、同一の基材上にはない。プロセッサチップ３８Ｂとメモリチップ４０Ｂとの電子信号の送受信は、信号配線５０Ｂ、すなわち基材３６Ａ、プロセッサチップ３８Ａ及び基材３６Ｂを経由する。このため、プロセッサチップ３８Ｂとメモリチップ４０Ｂとが同一の基材上に搭載される構造と比較して、配線長が長い。プロセッサチップ３８Ｂとメモリチップ４０Ｂの配線長が長いと、メモリレイテンシが大きくなり、プロセッサチップ３８Ｂのスループットが低下するおそれがある。
比較例の半導体装置３２において、より上層のプロセッサチップ３８Ｃ、３８Ｄと、それぞれ対応するメモリチップ４０Ｃ、４０Ｄでは、さらに配線長（信号配線５０Ｃ、５０Ｄの長さ）が長くなる。このため、メモリレイテンシの増大及び、プロセッサチップ３８Ｃ、３８Ｄのスループットの低下を招くおそれがある。
これに対し、第一実施形態の半導体装置１０２では、それぞれの基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ毎に、１つの基材上にプロセッサチップと、対応するメモリチップとが搭載される。このため、比較例の構造と比較して、プロセッサチップと、対応するメモリチップとの配線長の短縮を図ることができる。これにより、メモリレイテンシを低下させ、プロセッサチップのスループットを増大させることができる。また、プロセッサチップと、対応するメモリチップとの配線長が短いので、消費電力を低くすることも可能である。
第一実施形態の半導体装置１０２では、基材１０６Ａ、１０６Ｂの間に、インターポーザ１１２Ａが配置され、基材１０６Ｂ、１０６Ｃの間に、インターポーザ１１２Ｂが配置され、基材１０６Ｃ、１０６Ｄの間に、インターポーザ１１２Ｃが配置される。インターポーザ１１２Ａ、１１２Ｂ、１１２Ｃは接続部材の一例である。すなわち、インターポーザ１１２Ａ、１１２Ｂ、１１２Ｃを用いる簡易な構造で、電力供給端子１１８Ａ〜１１８Ｄから、メモリチップ１１０Ａ〜１１０Ｄへ電力供給を行う電力供給経路１２２Ａ〜１２２Ｄを形成できる。
このように、対向する基材の間にインターポーザを配置して電気的に接続しており、電力供給経路１２２Ａ〜１２２Ｄはいずれも、対応する電力供給端子１１８Ａ〜１１８Ｄとメモリチップ１１０Ａ〜１１０Ｄの間で直線状に形成できる。電力供給経路１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄが曲がっている（湾曲あるいは屈曲している）構造と比較して経路が短いので、メモリチップ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄへの効率的な電力供給が可能である。
それぞれのインターポーザは、基材の平面視で、プロセッサチップ（第一チップの一例）を囲む位置に搭載される。すなわち、プロセッサチップの周囲のスペースを効果的に用いて、インターポーザを配置できる。
インターポーザのそれぞれは、対応する第一基材に搭載される。たとえば、インターポーザ１１２Ａは、基材１０６Ａに搭載される。これにより、基材１０６Ａ（第一基材）上において、プロセッサチップ１０８Ａ（第一チップ）の周囲にインターポーザ１１２Ａ（接続部材）が配置された構造を容易に実現できる。
第一基材からの接続部材の高さは、第一チップの高さと等しい。これにより、接続部材の上面と第一チップの上面とが同一平面に位置するので、接続部材及び第一チップの上側に、第二基材を安定的に配置できる。たとえば、第一チップ上に第二基材を配置するとき、接続部材が邪魔にならない。
第一チップは、バンプ１１６により、第一基材及び第二基材と電気的に接続される。第一チップは、たとえば図１に示す構造では、信号経路及び電力供給経路として作用するが、この場合の第一基材及び第二基材との電気的な接触をバンプ１１６によって確実に維持できる。
接続部材は、バンプ１１６により、第一基材及び第二基材と電気的に接続される。接続部材は、たとえば図１に示す構造では、電力供給経路として作用するが、この場合の第一基材及び第二基材との電気的な接触をバンプ１１６によって確実に維持できる。
電力供給経路１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄは互いに、左右方向に異なる位置にある。メモリチップ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄへの電流が特定の部位に集中せずに分散する（電流密度が低い）ので、エレクトロマイグレーションによる配線の劣化（配線を形成している材料の欠損）を抑制でき、半導体装置１０２の耐性が高い。
第一実施形態の半導体装置１０２として、上記では、４つの基板１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄが重ねて配置される構造を例示したが、たとえば、２つの基板が重ねて配置される構造でもよいし、３つの基板が重ねて配置される構造でもよい。さらには、５つ以上の基板が重ねて配置される構造でもよい。半導体装置１０２として、初期では２つの基板１０４Ａ、１０４Ｂを重ねた構造としておき、後から機能を追加する場合に、基板１０４Ｃや、さらには基板１０４Ｄを重ねる構造を採ることが可能である。
基板１０４Ａと基板１０４Ｂとの関係では、基板１０４Ａが第一基板であり、基板１０４Ｂが第二基板である。この場合、基材１０６Ａが第一基材の一例であり、プロセッサチップ１０８Ａが第一チップの一例であり、メモリチップ１１０Ａが第二チップの一例である。また、基材１０６Ｂが第二基材の一例であり、プロセッサチップ１０８Ｂが第三チップの一例であり、メモリチップ１１０Ｂが第四チップの一例である。
これに対し、基板１０４Ｂと基板１０４Ｃとの関係では、基板１０４Ｂが第一基板であり、基板１０４Ｃが第二基板である。この場合、基材１０６Ｂが第一基材の一例であり、プロセッサチップ１０８Ｂが第一チップの一例であり、メモリチップ１１０Ｂが第二チップの一例である。また、基材１０６Ｃが第二基材の一例であり、プロセッサチップ１０８Ｃが第三チップの一例であり、メモリチップ１１０Ｃが第四チップの一例である。
さらに、基板１０４Ｃと基板１０４Ｄとの関係では、基板１０４Ｃが第一基板であり、基板１０４Ｄが第二基板である。この場合、基材１０６Ｃが第一基材の一例であり、プロセッサチップ１０８Ｃが第一チップの一例であり、メモリチップ１１０Ｃが第二チップの一例である。また、基材１０６Ｄが第二基材の一例であり、プロセッサチップ１０８Ｄが第三チップの一例であり、メモリチップ１１０Ｄが第四チップの一例である。
第一実施形態の半導体装置１０２では、第二基材が第一基材よりも幅狭に形成されており、これによって、第二基材が、第一基材上の第二チップに対し非接触である構造が実現される。第二基材を、第一基材に対し幅狭にすればよいので、第二基材の構造の複雑化を招かない。
また、第一実施形態の半導体装置１０２では、第一基材のそれぞれが、対応する第二基材に対し外側に張出す張出部を有する構造である。この張出部に第二チップを搭載することで、第二基材が、第一基材上の第二チップに対し非接触である構造を容易に実現できる。
次に、第二実施形態について説明する。第二実施形態において、第一実施形態と同様の要素、部材等については同一符号を付して、詳細な説明を省略する。
図４〜図６に示すように、第二実施形態の半導体装置２０２では、順に重ねて配置される複数（図４〜図６の例では４つ）の基板２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄを有する。基板２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄはいずれも、長方形の板状に形成された基材２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄを有する。
基材２０６Ａの長手方向の中央にはプロセッサチップ１０８Ａが配置され、長手方向の両端近傍（張出部１１４Ａ）には１つ又は複数のメモリチップ１１０Ａが配置される。さらに、基材２０６Ａには、平面視でプロセッサチップ１０８Ａの周囲に、複数のインターポーザ１１２Ａが配置される。
基材２０６Ｂの長手方向の中央にはプロセッサチップ１０８Ｂが配置され、長手方向の両端近傍（張出部１１４Ｂ）には１つ又は複数のメモリチップ１１０Ｂが配置される。さらに、基材２０６Ｂには、平面視でプロセッサチップ１０８Ｂの周囲に、複数のインターポーザ１１２Ｂが配置される。
基材２０６Ｃの長手方向の中央にはプロセッサチップ１０８Ｃが配置され、長手方向の両端近傍（張出部１１４Ｃ）には１つ又は複数のメモリチップ１１０Ｃが配置される。さらに、基材２０６Ｃには、平面視でプロセッサチップ１０８Ｃの周囲に、複数のインターポーザ１１２Ｃが配置される。
基材２０６Ｄの長手方向の中央にはプロセッサチップ１０８Ｄが配置され、長手方向の両端近傍（張出部１１４Ｄ）には１つ又は複数のメモリチップ１１０Ｄが配置される。
第二実施形態の半導体装置２０２では、平面視（矢印Ｈ１方向視）で、基材２０６Ｂの長手方向が基材２０６Ａの長手方向と直交するよう基材２０６Ａ、２０６Ｂが配置される。これにより、基材２０６Ａには、基材２０６Ｂよりも平面視で外側に張出す張出部１１４Ａが形成される。この張出部１１４Ａに、メモリチップ１１０Ａが搭載される。
また、第二実施形態の半導体装置２０２では、基材２０６Ｃの長手方向が基材２０６Ｂの長手方向と直交するように基材２０６Ｂ、２０６Ｃが配置される。これにより、基材２０６Ｂには、基材２０６Ｃよりも平面視で外側に張出す張出部１１４Ｂが形成される。この張出部１１４Ｂに、メモリチップ１１０Ｂが搭載される。
さらに、第二実施形態の半導体装置２０２では、基材２０６Ｄの長手方向が基材２０６Ｃの長手方向と直交するように基材２０６Ｃ、２０６Ｄが配置される。これにより、基材２０６Ｃには、基材２０６Ｄよりも平面視で外側に張出す張出部１１４Ｃが形成される。この張出部１１４Ｃに、メモリチップ１１０Ｃが搭載される。
第二実施形態の半導体装置２０２では、張出部１１４Ａと張出部１１４Ｃの間に、メモリチップ１１０Ａの高さより広い間隙が生じるように、インターポーザ１１２Ａ、基材２０６Ｂ及びインターポーザ１１２Ｂの高さの和が設定される。また、基材２０６Ｂの張出部１１４Ｂと基材２０６Ｄの張出部１１４Ｄの間に、メモリチップ１１０Ｂの高さより広い間隙が生じるように、インターポーザ１１２Ｂ、基材２０６Ｃ及びインターポーザ１１２Ｃの高さの和が設定される。
このように、第二実施形態の半導体装置２０２は、長方形状の基材２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄを平面視で順に９０度ずつ向きを変えて配置する。これにより、第二チップが第二基材に非接触（たとえばメモリチップ１１０Ａが基材２０６Ｂに非接触）である構造を実現できる。基材２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄとしては、同一形状の部材とし、これらの向きを変えればよく、基材２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄの共通化（汎用化）を図ることができる。
ただし、基材２０６Ｄについては、それよりも上側に基材が存在しないので、たとえば、長手方向の長さを短くし、メモリチップ１１０Ｄをプロセッサチップ１０８Ｄに近づけた配置とすることも可能である。
第二実施形態では、基材２０６Ａ、２０６Ｂの関係では、図５及び図６に示す矢印Ｄ１方向に見たときの各基材の左右方向の長さを「幅」と定義することで、基材２０６Ｂは基材２０６Ａよりも幅狭であると言える。また、基材２０６Ｂ、２０６Ｃの関係では、矢印Ｒ１方向に見たときの各基材の左右方向の長さを「幅」と定義することで、基材２０６Ｃは基材２０６Ｂよりも幅狭であると言える。
次に、第三実施形態について説明する。第三実施形態において、第一実施形態と同様の要素、部材等については同一符号を付して、詳細な説明を省略する。
図７〜図９に示すように、第三実施形態の半導体装置３０２では、順に重ねて配置される複数（図７〜図９の例では４つ）の基板３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄを有する。基板３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄはいずれも、長方形の板状に形成された基材３０６Ａ、３０６Ｂ、３０６Ｃ、３０６Ｄを有する。
基材３０６Ａの左右方向の中央にはプロセッサチップ１０８Ａが配置され、左右方向の両端近傍には１つ又は複数のメモリチップ１１０Ａが配置される。さらに、基材３０６Ａには、平面視でプロセッサチップ１０８Ａの周囲に、複数のインターポーザ１１２Ａが配置される。
基材３０６Ｂの左右方向の中央にはプロセッサチップ１０８Ｂが配置される。基材３０６Ｂには、基板３０４Ａ、３０４Ｂを重ねて配置した状態で、メモリチップ１１０Ａに対応する位置に、収容孔３２４Ｂが形成される。
基材３０６Ｂの左右方向における収容孔３２４Ｂの内寄りには、１つ又は複数のメモリチップ１１０Ｂが配置される。さらに、基材３０６Ｂには、平面視でプロセッサチップ１０８Ｂの周囲に、複数のインターポーザ１１２Ｂが配置される。
基材３０６Ｃの左右方向の中央にはプロセッサチップ１０８Ｃが配置される。基材３０６Ｃには、基板３０４Ｂ、３０４Ｃを重ねて配置した状態で、メモリチップ１１０Ｂに対応する位置に、収容孔３２４Ｃが形成される。
基材３０６Ｃの左右方向における収容孔３２４Ｃの内寄りには、１つ又は複数のメモリチップ１１０Ｃが配置される。さらに、基材３０６Ｃには、平面視でプロセッサチップ１０８Ｃの周囲に、複数のインターポーザ１１２Ｃが配置される。
基材３０６Ｄの左右方向の中央にはプロセッサチップ１０８Ｄが配置される。基材３０６Ｄには、基板３０４Ｃ、３０４Ｄを重ねて配置した状態で、メモリチップ１１０Ｃに対応する位置に、収容孔３２４Ｄが形成される。
基材３０６Ｄの左右方向における収容孔３２４Ｄの内寄りには、１つ又は複数のメモリチップ１１０Ｄが配置される。
第三実施形態の半導体装置３０２では、基板３０４Ａ、３０４Ｂを重ねた状態で、基材３０６Ｂに形成された収容孔３２４Ｂに、メモリチップ１１０Ａが収容されるので、プロセッサチップ１０８Ａ、１０８Ｂを積層することが可能である。同様に、基板３０４Ｂ、３０４Ｃを重ねた状態で、基材３０６Ｃに形成された収容孔３２４Ｃに、メモリチップ１１０Ｂが収容されるので、プロセッサチップ１０８Ｂ、１０８Ｃを積層することが可能である。さらに、基板３０４Ｃ、３０４Ｄを重ねた状態で、基材３０６Ｄに形成された収容孔３２４Ｄに、メモリチップ１１０Ｃが収容されるので、プロセッサチップ１０８Ｃ、１０８Ｄを積層することが可能である。
第三実施形態の半導体装置３０２では、基材に形成された収容孔に、メモリチップを収容する構造であるので、それぞれの基材のサイズ（特に長手方向の幅）の制約が少ない。たとえば、基材３０６Ａ〜３０６Ｄまで同幅とすることも可能である。
また、第三実施形態の半導体装置３０２では、基材３０６Ｂ、３０６Ｃ、３０６Ｄは、収容孔３２４Ｂ、３２４Ｃ、３２４Ｄよりも左右方向の外側に延出された延出部３２６Ｂ、３２６Ｃ、３２６Ｄを有する構造であるとも言える。この延出部３２６Ｂ、３２６Ｃ、３２６Ｄを、電子部品の搭載スペースとして用いることが可能である。
次に、第四実施形態について説明する。第四実施形態において、第一実施形態と同様の要素、部材等については同一符号を付して、詳細な説明を省略する。
図１０〜図１２に示すように、第四実施形態の半導体装置４０２では、順に重ねて配置される複数（図１０〜図１２の例では４つ）の基板４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄを有する。基板４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄはいずれも、長方形の板状に形成された基材４０６Ａ、４０６Ｂ、４０６Ｃ、４０６Ｄを有する。
基材４０６Ａの左右方向の一端近傍にはプロセッサチップ１０８Ａが配置され、左右方向の他端近傍には１つ又は複数のメモリチップ１１０Ａが配置される。さらに、基材４０６Ａには、平面視でプロセッサチップ１０８Ａの周囲に、複数のインターポーザ１１２Ａが配置される。
基材４０６Ｂの左右方向の一端近傍にはプロセッサチップ１０８Ｂが配置され、左右方向の他端近傍には１つ又は複数のメモリチップ１１０Ｂが配置される。さらに、基材４０６Ｂには、平面視でプロセッサチップ１０８Ｂの周囲に、複数のインターポーザ１１２Ｂが配置される。
基材４０６Ｃの左右方向の一端近傍にはプロセッサチップ１０８Ｃが配置され、左右方向の他端近傍には１つ又は複数のメモリチップ１１０Ｃが配置される。さらに、基材４０６Ｃには、平面視でプロセッサチップ１０８Ｃの周囲に、複数のインターポーザ１１２Ｃが配置される。
基材４０６Ｄの左右方向の一端近傍にはプロセッサチップ１０８Ｄが配置され、左右方向の他端近傍には１つ又は複数のメモリチップ１１０Ｄが配置される。
第四実施形態の半導体装置４０２では、図１０に示すように、基板４０４Ａから基板４０４Ｂ、４０４Ｃ、４０４Ｄへの順に幅が狭くなると共に、一端側は、左右方向で同位置に揃えられる。したがって、基板４０４Ａの他端側には、基板４０４Ｂよりも外側に張出す張出部１１４Ａが形成される。この張出部１１４Ａにメモリチップ１１０Ａが搭載される。
同様に、基板４０４Ｂの他端側には、基板４０４Ｃよりも外側に張出す張出部１１４Ｂが形成される。この張出部１１４Ｂにメモリチップ１１０Ｂが搭載される。
さらに、基板４０４Ｃの他端側には、基板４０４Ｄよりも外側に張出す張出部１１４Ｃが形成される。この張出部１１４Ｃにメモリチップ１１０Ｃが搭載される。
第四実施形態の半導体装置４０２では、それぞれのプロセッサチップの上側に位置する基材は、プロセッサチップの下側に位置する基材よりも幅狭であり、この下側の基材に搭載されたメモリチップに接触しない形状である。複数の基板を重ねる構造において、メモリチップの高さの制約を受けずに、プロセッサチップを積層できる。
上記では、第一チップ及び第三チップの一例としてプロセッサチップを挙げ、第二チップ及び第四チップの一例としてメモリチップを挙げた。第一チップ、第二チップ、第三チップ及び第四チップの例はこれらに限定されない。第一チップ及び第三チップとしては、前述のASICの他に、マイクロコントローラ等の制御チップを挙げることができる。
また、上記では、接続部材の一例としてインターポーザを挙げたが、第一基材と第二基材との間でこれらを電気的に接続されれば、接続部材はインターポーザに限定されない。たとえば、導電性の材料で形成された柱状の部材（銅ピラー等）で第一基材と第二基材とを電気的に接続してもよい。
上記各実施形態の半導体装置は、たとえば、携帯型の電子機器（デジタルカメラ、携帯電話、モバイルコンピュータ等）に用いることが可能である。上記各実施形態の半導体装置は、複数の基板を３次元に実装しており、半導体装置の小型化、高密度化を図ることが可能である。そして、上記した携帯型の電子機器に、上記各実施形態の半導体装置を用いることで、電子機器の小型化や、高性能化、高機能化に寄与できる。
以上、本願の開示する技術の実施形態について説明したが、本願の開示する技術は、上記に限定されるものでなく、上記以外にも、その主旨を逸脱しない範囲内において種々変形して実施可能であることは勿論である。
本明細書は、以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
第一基材上に第一チップと前記第一チップよりも前記第一基材からの高さが高い第二チップとが搭載される第一基板と、
第二基材上に第三チップと前記第三チップよりも前記第二基材からの高さが高い第四チップとが搭載され、前記第一チップに前記第二基材が対向するように前記第一基板と重ねて配置され、前記第二基材が前記第二チップとは接触しない第二基板と、
を有する半導体装置。
（付記２）
前記第二基材は前記第一基材よりも幅が狭いとともに、前記第二チップとは接触しない付記１に記載の半導体装置。
（付記３）
前記第一基材はさらに、平面視で前記第二基材よりも外側に張出す張出部を有し、
前記第二チップが前記張出部に搭載される付記２に記載の半導体装置。
（付記４）
前記第二基材を貫通する収容孔に前記第二チップが収容されて前記第二基材は前記第二チップに接触しない付記１に記載の半導体装置。
（付記５）
前記第一基材と前記第二基材との間に配置され、前記第一基材と前記第二基材とを電気的に接続する接続部材をさらに有する付記１〜付記４のいずれか１つに記載の半導体装置。
（付記６）
前記第一基材の平面視で前記接続部材が前記第一チップを囲む位置に配置される付記５に記載の半導体装置。
（付記７）
前記接続部材が前記第一基材に搭載される付記５又は付記６に記載の半導体装置。
（付記８）
前記第一基材からの前記接続部材の高さが前記第一チップの高さと同じである付記５〜付記７のいずれか１つに記載の半導体装置。
（付記９）
前記第一チップが前記第一基材及び前記第二基材とバンプで電気的に接続される付記８に記載の半導体装置。
（付記１０）
前記接続部材が前記第一基材及び前記第二基材とバンプで電気的に接続される付記８又は付記９に記載の半導体装置。
（付記１１）
前記第一基材、前記接続部材及び前記第二基材を通じて前記第二基材上の前記第三チップへ電力供給される付記５〜付記１０のいずれか１つに記載の半導体装置。
（付記１２）
前記第一基材から前記第二チップへの電力供給経路と、前記第一基材から前記第四チップへの電力供給経路とが、前記第一基材の平面視で異なる位置にある付記１〜付記１１のいずれか１つに記載の半導体装置。
１０２ 半導体装置
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ 基板
１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ 基材
１０８Ａ、１０８Ｂ、１０８Ｃ、１０８Ｄ プロセッサチップ
１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ メモリチップ
１１２Ａ、１１２Ｂ、１１２Ｃ インターポーザ
１１４Ａ、１１４Ｂ、１１４Ｃ、１１４Ｄ 張出部
１１６ バンプ
１１８Ａ、１１８Ｂ、１１８Ｃ、１１８Ｄ，１１８Ｐ 電力供給端子
１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ 信号配線
１２０Ｐ 信号経路
１２２Ａ、１２２Ｂ、１２２Ｃ、１２２Ｄ、１２２Ｐ 電力供給経路
２０２ 半導体装置
２０４Ａ、２０４Ｂ、２０４Ｃ、２０４Ｄ 基板
２０６Ａ、２０６Ｂ、２０６Ｃ、２０６Ｄ 基材
３０２ 半導体装置
３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄ 基板
３０６Ａ、３０６Ｂ、３０６Ｃ、３０６Ｄ 基材
３２４Ｂ、３２４Ｃ、３２４Ｄ 収容孔
３２６Ｂ、３２６Ｃ、３２６Ｄ 延出部
４０２ 半導体装置
４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄ 基板
４０６Ａ、４０６Ｂ、４０６Ｃ、４０６Ｄ 基材
ＣＬ−１ 中心線

Claims (5)

  1. 第一基材上に第一チップと前記第一チップよりも前記第一基材からの高さが高い第二チップとが搭載される第一基板と、
    第二基材上に第三チップと前記第三チップよりも前記第二基材からの高さが高い第四チップとが搭載され、前記第一チップに前記第二基材が対向するように前記第一基板と重ねて配置され、前記第二基材が前記第二チップとは接触しない第二基板と、
    を有する半導体装置。
  2. 前記第二基材は前記第一基材よりも幅が狭いとともに、前記第二チップとは接触しない請求項１に記載の半導体装置。
  3. 前記第一基材はさらに、平面視で前記第二基材よりも外側に張出す張出部を有し、
    前記第二チップが前記張出部に搭載される請求項２に記載の半導体装置。
  4. 前記第一基材と前記第二基材との間に配置され、前記第一基材と前記第二基材とを電気的に接続する接続部材をさらに有する請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 前記第一基材から前記第二チップへの電力供給経路と、前記第一基材から前記第四チップへの電力供給経路とが、前記第一基材の平面視で異なる位置にある請求項１〜請求項４のいずれか１項に記載の半導体装置。
JP2015141387A 2015-07-15 2015-07-15 半導体装置 Pending JP2017022352A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015141387A JP2017022352A (ja) 2015-07-15 2015-07-15 半導体装置
US15/189,533 US9748202B2 (en) 2015-07-15 2016-06-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015141387A JP2017022352A (ja) 2015-07-15 2015-07-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2017022352A true JP2017022352A (ja) 2017-01-26

Family

ID=57775890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015141387A Pending JP2017022352A (ja) 2015-07-15 2015-07-15 半導体装置

Country Status (2)

Country Link
US (1) US9748202B2 (ja)
JP (1) JP2017022352A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102609138B1 (ko) * 2019-04-29 2023-12-05 삼성전기주식회사 인쇄회로기판 어셈블리
US11869859B2 (en) * 2021-08-28 2024-01-09 Taiwan Semiconductor Manufacturing Company Limited Die stack and integrated device structure including improved bonding structure and methods of forming the same
TWI824318B (zh) * 2021-10-14 2023-12-01 欣興電子股份有限公司 線路板連接結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133510A (ja) * 2001-10-29 2003-05-09 Sharp Corp 積層型半導体装置
JP2006279016A (ja) * 2005-01-25 2006-10-12 Seiko Epson Corp デバイス実装構造とデバイス実装方法、液滴吐出ヘッド及びコネクタ並びに半導体装置
JP2012502476A (ja) * 2008-09-08 2012-01-26 インテル・コーポレーション メインボードに直接取着されたダイをパッケージが被覆しているメインボード構造
US20140097512A1 (en) * 2012-10-08 2014-04-10 Qualcomm Incorporated Hybrid semiconductor module structure
JP2014154722A (ja) * 2013-02-08 2014-08-25 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343930A (ja) 2001-05-16 2002-11-29 Fujitsu Ltd 半導体装置
JP4409455B2 (ja) 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
JP2007123457A (ja) 2005-10-27 2007-05-17 Nec Electronics Corp 半導体モジュール
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
JP4332567B2 (ja) 2007-03-27 2009-09-16 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法及び実装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133510A (ja) * 2001-10-29 2003-05-09 Sharp Corp 積層型半導体装置
JP2006279016A (ja) * 2005-01-25 2006-10-12 Seiko Epson Corp デバイス実装構造とデバイス実装方法、液滴吐出ヘッド及びコネクタ並びに半導体装置
JP2012502476A (ja) * 2008-09-08 2012-01-26 インテル・コーポレーション メインボードに直接取着されたダイをパッケージが被覆しているメインボード構造
US20140097512A1 (en) * 2012-10-08 2014-04-10 Qualcomm Incorporated Hybrid semiconductor module structure
JP2014154722A (ja) * 2013-02-08 2014-08-25 Rohm Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US9748202B2 (en) 2017-08-29
US20170018528A1 (en) 2017-01-19

Similar Documents

Publication Publication Date Title
US10804139B2 (en) Semiconductor system
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
TWI658551B (zh) 半導體堆疊封裝
KR102116979B1 (ko) 적층 반도체 패키지
US20180145053A1 (en) Semiconductor package and method of manufacturing the same
US11380651B2 (en) Semiconductor package including stacked semiconductor chips
US9159664B2 (en) Semiconductor device
US9780071B2 (en) Stacked semiconductor package including reconfigurable package units
TWI819060B (zh) 半導體封裝件
JP2008294423A (ja) 半導体装置
US8648451B2 (en) Semiconductor package, test socket and related methods
KR20210019226A (ko) 적층 반도체 칩을 포함하는 반도체 패키지
JP2017022352A (ja) 半導体装置
US9402315B2 (en) Semiconductor package having magnetic connection member
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
US10163838B2 (en) Semiconductor device
KR20220006807A (ko) 적층 반도체 칩을 포함하는 반도체 패키지
US10658350B2 (en) Semiconductor package
US20160118371A1 (en) Semiconductor package
KR20160022457A (ko) 반도체 패키지
JP2011146706A (ja) 半導体チップの実装基板及びそれを有する半導体パッケージ
US11916042B2 (en) Semiconductor package having chip stack
KR20100004790A (ko) 반도체 패키지
KR20160141280A (ko) 반도체 패키지
US8692133B2 (en) Semiconductor package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190924

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200204