JP4827556B2 - 積層型半導体パッケージ - Google Patents

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Description

本発明は、少なくとも１つの半導体チップが実装された複数の半導体パッケージを、３次元的に複数積層した積層型半導体パッケージに関するものである。
従来から、電子機器の小型化・高機能化をおこなうため、半導体パッケージには、グリッド状にランドをもつＢＧＡパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＣＳＰパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が採用されている。また近年、電子機器の更なる高性能化に対応して、使用される電気回路の規模は益々増大してきている。そこで電気回路の高密度化を実現するために、半導体パッケージを３次元的に積層配置した積層型半導体パッケージが使用されるようになっている。
３次元配置の積層型半導体パッケージの構造としては、ＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）構造や、ＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）構造が知られている。特開２００４−２５３６６７（特許文献１）には、ＳＩＰ構造を持つ積層型半導体パッケージが記載されている。一般的なＳＩＰ構造を持つ積層半導体パッケージの断面図を図１６に示す。
図１６において、１００１は積層型半導体パッケージ１０００が実装されているプリント配線板である。積層型半導体パッケージ１０００は、第１層半導体パッケージ１０１０と第２層半導体パッケージ１０２０の２層構造をなしている。
第１層半導体パッケージ１０１０は、第１層パッケージ基板１０１１、第１のＬＳＩ１０１２、及びはんだボール群１０１５により構成されている。第１のＬＳＩ１０１２は、第１層パッケージ基板１０１１の上面に、フリップチップ方式、ワイヤーボンディング方式、ＣＳＰ方式、ＢＧＡ方式等により実装されている。また、はんだボール群１０１５は、第１層パッケージ基板１０１１の下面に設けられ、プリント配線板１００１に接続されている。
第２層半導体パッケージ１０２０は、第２層パッケージ基板１０２１、第２のＬＳＩ１０２２、第３のＬＳＩ１０２３、及びはんだボール群１０２５により構成されている。第２のＬＳＩ１０２２及び第３のＬＳＩ１０２３は、第２層パッケージ基板１０２１の上面に、フリップチップ方式、ワイヤーボンディング方式、ＣＳＰ方式、ＢＧＡ方式等により実装されている。また、はんだボール群１０２５は、第２層半導体パッケージ１０２０の下面にもうけられている。
第１層半導体パッケージ１０１０と第２層半導体パッケージ１０２０を、はんだボール群１０２５により接合することで積層型半導体パッケージ１０００は形成される。積層型半導体パッケージ１０００は、はんだボール群１０１５により、プリント配線板１００１上に実装される。
通常、第１層半導体パッケージ１０１０に搭載されるＬＳＩ１０１２は、製品機能をつかさどるＬＯＧＩＣ回路やＭＰＵ回路を担うＬＳＩである。これは、第１層半導体パッケージ１０１０に配置されるＬＯＧＩＣ回路やＭＰＵ回路は、プリント配線板上の回路との信号の送受信が多く、プリント配線板１００１に隣接して配置したほうが製品の機能上有利であるためである。これに対して、第２層半導体パッケージ１０２０に搭載されるＬＳＩ１０２２、１０２３は、データ処理をおこなうためのメモリーを担うＬＳＩである。これは、第２層半導体パッケージ１０２０に配置されるメモリーは、第１層半導体パッケージ１０１０に配置されるＬＯＧＩＣ回路やＭＰＵ回路との信号の送受信がほとんどである。そのため、プリント配線板１００１に隣接して配置するよりも、ＬＯＧＩＣ回路やＭＰＵ回路に隣接して配置するほうが製品の機能上有利であるためである。
このような２層構造をとることによって、プリント配線板１００１上の部品実装面積は小さくなるため、電気機器回路の高密度化に寄与することができる。また、２つの半導体パッケージ間の距離が短くなり、各ＬＳＩ間の高速な動作にも有効である。
またこのような積層型半導体パッケージの製造方法が、特開２００４−２５３６６７（特許文献２）に記載されている。特許文献２に記載された製造方法を図１６の積層型半導体パッケージを用いて説明する。まず第２のＬＳＩ１０２２及び第３のＬＳＩ１０２３を搭載した第２層パッケージ基板１０２１を反転させて治具上に固定する。次に第２層パッケージ基板１０２１の上面にあらかじめ形成された、はんだ接続用ランドにはんだペーストを印刷する。次に、上面にはんだボール群１０２５が取り付けられた、第１のＬＳＩ１０１２を搭載した第１層パッケージ基板１０１１を、反転させた状態で、治具上に固定された第２層パッケージ基板１０２１上に積層する。この時、はんだとボール群１０２５の位置は、接続用ランドに印刷したはんだペーストの位置と一致するように調整されている。その後、積層した第１層パッケージ基板１０１１と、第２層パッケージ基板１０２１を、リフロー炉に冶具ごと投入する。リフロー炉をはんだペースト及びはんだとボール群１０２５の融点以上の温度に加熱した後冷却することで、第１層パッケージ基板１０１１と第２層パッケージ基板１０２１を接合され、積層型半導体パッケージとなる。
特登録０３２３９９０９ 特開２００４−２５３６６７
図１６に示した積層型半導体パッケージの場合、前述したように第２層半導体パッケージ１０２０に搭載されるのは、通常データ処理をおこなうためのメモリーを担うＬＳＩである。図１６に示した構成は、メモリーを担うＬＳＩ１０２２、１０２３と、第１層半導体パッケージ１０１０に配置されるＬＯＧＩＣ回路やＭＰＵ回路を担うＬＳＩ１０１２との間で、信号の送受信する場合には非常に有効である。しかしながら、メモリーを担うＬＳＩ１０２２、１０２３には、ＬＯＧＩＣ回路やＭＰＵ回路を担うＬＳＩ１０１２との信号のみではなく、電源及びＧＮＤを供給する必要がある。
図１７は図１６に示した積層型半導体パッケージ１０００の電源供給経路を示した断面図である。図１７において１０５０は電源供給経路であり、図１６と同じ部材には同じ符号を付している。図１７から分かるように、積層型半導体パッケージ１０００において、メモリーを担うＬＳＩ１０２２、１０２３の電源及びＧＮＤは、プリント配線板１００１から第１層半導体パッケージ１０１０を経由して供給されている。すなわち、プリント配線板１００１→はんだボール群１０１５→第１層パッケージ基板１０１１→はんだボール群１０２５→第２層パッケージ基板１０２１→ＬＳＩ１０２２、１０２３という経路となっていた。そのため、電源供給経路における接続点が多く、伝送条件の場所による変化も激しくなってしまう。従って電源供給経路のインダクタンスの変動が大きくなり、電源バウンスが発生し、安定した信号品質を得ることが困難である。これは信号の高速化を阻害することにもなる。
また、第２層半導体パッケージ１０２０が、電源電圧の異なる複数のメモリーＬＳＩを搭載している場合、それぞれのＬＳＩに対応した、異なる電源供給経路を設けなければならない。すなわち、第１層パッケージ基板１０１１とプリント配線板１００１とを接続するはんだボール群１０１５と、第１層パッケージ基板１０１１と第２層パッケージ基板１０２１とを接続するボール群１０２５の両方を増加させなければならない。そのため、第１層パッケージ基板１０１１と第２層パッケージ基板１０２１はともに大型化してしまう。
本発明は前述の問題点に着目してなされたものであって、積層型半導体パッケージを大型化することなく、高品質の信号の高速伝送を実現することを目的としている。
このような課題を解決するため本発明は、複数個の半導体パッケージを積層してなる積層型半導体パッケージにおいて、少なくとも１つのＬＳＩを搭載した第１層目パッケージ基板と、前記第１層目パッケージ基板と前記プリント配線板と接合する第１のグリッドアレイとを有する第１層半導体パッケージと、少なくとも１つのＬＳＩを搭載した第２層目パッケージ基板と、前記第２層目パッケージ基板と前記第１層目の半導体パッケージと接合する第２のグリッドアレイと、前記プリント配線板と接合する第３のグリッドアレイとを有している前記第２層目の半導体パッケージとを有しており、前記第３のはんだボール群は、前記第２層目半導体パッケージに搭載されたＬＳＩに電源を供給する電源用はんだ群もしくはグラウンドと接続するグラウンド用はんだ群のいずれかであることを特徴とする積層型半導体パッケージを提供している。
本発明によれば、積層型半導体パッケージのプリント配線板から第１層目以外の半導体パッケージ基板に、直接電源を供給する電源供給経路を形成することで、配線のインダクタンスの変化を抑制することができる。これにより、電源バウンスの発生防止し、高速で高品質の信号を安定して送受信することができる。また同様にＧＮＤ供給経路をプリント配線板から直接形成することもできる。
また、積層型半導体パッケージの各層の半導体パッケージ基板における、ランド数を増加させる必要がないため、積層型半導体パッケージを大きくする必要もない。特に第１層半導体パッケージ基板のランド数を削減し、基板を小さくすることが可能である。
また、プリント配線板から第１層目以外の半導体パッケージ基板に、複数の異なる電源を容易に供給することが可能となるため、異なる電源電圧で機能する複数のＬＳＩの設計が容易になり、積層型半導体パッケージの機能向上をはかることができる。
以下に、本発明を実施するための最良の形態を、実施例に基づいて説明する。
図１は本発明の実施例１における積層型半導体パッケージ１００の断面図である。図１において１０１は積層半導体パッケージ１００が実装されているプリント配線板である。積層型半導体パッケージ１００は第１層半導体パッケージ１１０と第２層半導体パッケージ１２０の２段構成をなしている。
第１層半導体パッケージ１１０は、４角形の第１層パッケージ基板１１１、及び第１のＬＳＩ１１２、及びはんだボール群１１５により構成されている。第１のＬＳＩ１１２は、第１層パッケージ基板１１１の上面に、フリップチップ方式により実装されている。ＬＳＩ１１２は、製品機能をつかさどるＬＯＧＩＣ回路である。また第１層パッケージ基板１１１の下面は、プリント配線板１０１と電気的に接続するためのはんだボール群１１５が設けられている。
第２層半導体パッケージ１２０は、４角形の第２層パッケージ基板１２１、及び第２のＬＳＩ１２２、第３のＬＳＩ１２３、及びはんだボール群１２５、１３５により構成されている。第２層パッケージ基板１２１の面積は、第１層パッケージ基板１１の面積よりも大きくなっている。第２のＬＳＩ１２２及び第３のＬＳＩ１２３は、第２層パッケージ基板２１の上面に、フリップチップにより実装されている。ＬＳＩ１２２、１２３は、データ処理を行うためのメモリーを担うＬＳＩである。また、第２層パッケージ基板１２１の下面には、第１層パッケージ基板１１１と電気的に接続するためのはんだボール群１２５と、プリント配線板１０１と電気的に接続するためのはんだボール群１３５が設けられている。はんだボール群１３５のはんだボールの直径は、はんだボール群１１５、及びはんだボール群１２５のはんだボールの直径よりも大きいのものとなっている。はんだボール群１３５は、第２層プリント基板の下面に設けられた電源用ランド１２６に取り付けられており、プリント配線板１０１の電源用ランド（不図示）に接続されている。
図２は図１に示した積層型半導体パッケージを、プリント配線板１０１側から、プリント配線板１０１を透視して見た平面図である。図２からわかるように第２層目パッケージ基板１２１は、第１層目パッケージ基板１１１よりも大きい面積を有しており、第１層目パッケージ基板１１１は第２層目パッケージ基板１２１の外周からはみ出さない位置に配置されている。またはんだボール群１３５は、第２層パッケージ基板１２１の外周部に配置されている。すなわち、第１層パッケージ基板１１１は、第２層パッケージ基板１２１の中央部においてはんだボール群１１５を介して第２層パッケージ基板１２１と接合されている。そしてこの第２層パッケージ基板１２１の周りを取り囲むように、大径のはんだボール群１３５は配置されている。
このように第２層パッケージ基板１２１の周りを取り囲むようにはんだボール群３５を配置することにより、積層型半導体パッケージ１００から延びる、プリント配線板上の配線の密度を、外側を疎とすることができる。そのため、中心部のはんだボール群１１５からの配線の引出しを非常に容易とし、基板設計の自由度を広げることができる。
また、積層半導体パッケージ１００は、大径のはんだボール群１３５及びはんだボール群１２５を介して、プリント配線板１０１に実装される。そのため、はんだボール群１３５のプリント配線板１０１と接触する先端位置と、はんだボール群１２５のプリント配線板１０１と接触する先端位置とは、実装信頼性を確保するために、同一平面上に位置させなければならない。本実施例では、はんだボール群１３５の直径を調整することにより、実装位置の調整を行なっている。尚、プリント配線板の実装面が平面でなく傾斜や段差を有している場合は、各はんだボールの直径を調整することにより、実装信頼性を確保している。
また、はんだボール群１３５はプリント配線板１０１の電源用ランド１２６に接続されるために、はんだ溶融に時間がかかる場合がある。その特は大径のはんだボール１３５のはんだ材料を、はんだボール群１１５の材料よりも、低融点であるはんだとすることで良好な実装をおこなうことができる。
図３は、本発明の図１に示した積層型半導体パッケージ１００の、第２層パッケージ基板１２１への電源供給経路を説明する断面図である。図中１５０は電源供給経路を示している。図２からわかるように、第２層パッケージ基板１２１に実装されたＬＳＩ１２２には、第１層半導体パッケージを経由することなく、直接プリント配線板１０から電源を供給している。すなわち第２層半導体パッケージ１０２０に搭載したＬＳＩ１２２、１２３への電源供給経路１５０は、プリント配線板１０１→はんだボール群１３５→第２層パッケージ基板１２１→ＬＳＩ１２２、１２３となっている。
図３に示した電源供給経路１５０は、前述の図１６に示した従来技術における電源供給経路１０５０と比べると、経路が単純で短く、供給経路中の接続点が大幅に減少していることがわかる。すなわち図３に示した電源供給経路１５０における接続点は、プリント配線板１０１とはんだボール群１３５との接続点、はんだボール群１３５と第２層パッケージ基板１２１との接続点のみである。これに対して図１７に示した、従来の積層型半導体パッケージ１０００の電源供給経路１５０における接続点は、プリント配線板１００とはんだボール群１２５との接続点、はんだボール群１２５と第１層パッケージ基板の下面の電源用ランド１２６との接続点、第１層パッケージ基板の下面の電源用ランド１２６とはんだボール群１１５との接続点、はんだボール群１１５と第２層パッケージ基板の下面の電源用ランド１２６との接続点である。
従って、図３に示した電源供給経路１５０のインダクタンスは、図１７に示した電源供給経路１０５０のインダクタンスにくらべてはるかに安定している。これにより電源電圧を一定に保ち電源バウンス、電源降下の発生を防止し、高速で高品質の信号を安定して送受信することができる。また、はんだボール群１３５が接続されるのは電源用ランド１２６のみではなく、グラウンド用ランドであってもかまわない。はんだボール群１１５をプリント配線板１０１のグラウンド（ＧＮＤ）に接続した場合、ＧＮＤを安定させることができ、電源の場合と同様に高速で高品質の信号を安定して送受信することができる。また、第２層半導体パッケージ２０とプリント配線板１０１との間で、直接信号送受信する必要がある場合は、はんだボール群１３５が接続されるのは信号用ランドであってもかまわない。
尚、本実施例の変形例として、はんだボール群１３５に代えて、図４に示すように円筒状のはんだ群１３５’を使用することも可能である。はんだボール群１３５の場合、プリント配線板１０１と第２層パッケージ基板１２１の下面との距離が大きくなると、ボールの径を大きくしなければならない。それにより第２層パッケージ基板１２１の面積は大きくなってしまう。これに対して円筒状のはんだ群１３５’を使用すれば、第２層パッケージ基板１２１の面積は大きくすることなく、プリント配線板１０１と接続することが可能となる。
また、本実施例の他の変形例として、前記第２層目パッケージ基板の面積が第１層目パッケージ基板の面積よりも大きい場合にも適応可能である。図５はその時の積層型半導体パッケージの断面図であり、図６はプリント配線板１０１側から、プリント配線板１０１を透視して見た平面図である。尚、図５、６において、図１５と同じ部材には同じ符号が付されている。図８において、第２層パッケージ基板１２１’は長方形である。図９からわかるように、第１層目パッケージ基板は第２層目パッケージ基板の外周から一部はみ出している。また第２層目パッケージ基板は第１層目パッケージ基板の外周から一部はみ出しており、このはみ出し部に第１層パッケージ基板１１１と電気的に接続するためのはんだボール群１２５と、プリント配線板１０１と電気的に接続するためのはんだボール群１３５が設けられている。
尚、本実施例においては、はんだボール群１３５を第１層パッケージ基板１１１を取り囲むように配置している。しかしながら本発明はこれに限られるものではなく、大径のはんだボール群１３５が第２層半導体パッケージ１２０に対して、どの位置に配置されていてもかまわない。また、図４に示したように、大径のはんだボール群１３５を第２層パッケージ基板１２１のコーナー部のみに配置しても良い。これにより、中心部のはんだボール１１５からの配線の引出しを更に容易とすることができ、基板設計の自由度を更に広げることができる。
尚、本実施例においては、第１のＬＳＩ１１２は第１層パッケージ基板１１１に、第２、第３のＬＳＩ１２２、１２３は第１層パッケージ基板１２１に、フリップチップ方式で実装されているが、本発明はこれに限るものではなく、ワイヤーボンディング方式、ＢＧＡ方式、ＣＳＰ方式、ＢＧＡ方式のいずれであってもかまわない。
図８は本発明の実施例２を示す、積層型半導体パッケージ２００の模式図であり、図８（ａ）はその断面図、図８（ｂ）はその底面からみた平面図である。積層型半導体パッケージ１０１は第１層半導体パッケージ２１０と第２層半導体パッケージ２２０の２段構成をなしている。
第１層半導体パッケージ２１０は、第１層パッケージ基板２１１、第１のＬＳ２１２に、はんだボール群２１５により構成されている。第１のＬＳＩ２１２は、第１層パッケージ基板２１１の上面に、フリップチップ方式により実装されている。ＬＳＩ２１２は、製品機能をつかさどるＭＰＵ回路である。また第１層パッケージ基板２１１の下面には、不図示のプリント配線板と電気的に接続するためのはんだボール群２１５が設けられている。
第２層半導体パッケージ２２０は、第２層パッケージ基板２２１、及びフラッシュメモリー２２２、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ２２３、パッケージモールド樹脂２２４、及びはんだボール群２２５、２３５により構成されている。第２層パッケージ基板２２１の面積は、第１層パッケージ基板２１１の面積よりも大きくなっている。フラッシュメモリー２２２とＤＲＡＭ２２３は、第２層パッケージ基板２２１の上面に、ワイヤーボンディング方式により積層して実装されている。また、第２層パッケージ基板２２１の下面には、第１層パッケージ基板２１１と電気的に接続するためのはんだボール群２２５と、プリント配線板（不図示）と電気的に接続するためのはんだボール群２３５が設けられている。はんだボール群２３５のはんだボールの直径は、はんだボール群２１５、及びはんだボール群２２５のはんだボールの直径よりも大きいのものとなっている。はんだボール群２１５は、プリント配線板の電源用ランドに接続されている。
図８（ｂ）からわかるように、はんだボール群２３５は、第２層パッケージ基板２２１の両側面部に配置されている。すなわち、第２層パッケージ基板２２１よりも小さい面積の第１層パッケージ基板２１１は、第２層パッケージ基板２２１の中央部において、はんだボール群２１５により第２層パッケージ基板２２１と接続されている。そしてこの第１層パッケージ基板２１１の対向した２つの側面に沿ってはんだボール群２３５は配置されている。
はんだボール群２２５の各はんだボールの直径はΦ０．３ｍｍであり、各ボール間のピッチは０．６５ｍｍである。第１層パッケージ基板２１１は厚み０．３ｍｍである。また、はんだボール群２１５の各はんだボールの直径はΦ０．２５ｍｍであり、各はんだボール間のピッチは０．５０ｍｍである。従ってはんだボール群２３５の各はんだボールの直径はΦ０．８５ｍｍである。尚はんだボールは、接合される際に広がり完全な球形ではなくなるため、接合後のはんだボールの直径は、接合前より高さが若干低くなる。また第２層半導体パッケージ２１０のはんだボール群２３５の各ボール間のピッチは１．２７ｍｍとしている。
次に、図９を参照して、実施例２の積層型半導体パッケージ１０１の製造方法を説明する。図９は積層型半導体パッケージ１０１の各製造プロセスを示す模式的断面図である。
まず、フラッシュメモリー２２２とＤＲＡＭ２２３とを積層してなるＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）を、第２層パッケージ基板２２１の上面に実装し、パッケージモールド樹脂２２４により封止する。第２層パッケージ基板２２１の下面の外周部には、大径のはんだボール群２３５が取り付けられている。この時、はんだボール群２３５は、フラッシュメモリー２２２及びＤＲＡＭ２２３の電源端子とつながっている電源用ランド（不図示）に、取り付けられている。次に、図９（ａ）に示すように、第２層パッケージ基板２２１を反転させ、粘着性を有する冶具基板１６０（（株）大昌電子 マジックレジンキャリア）に固定する。
次に図９（ｂ）に示すように、第１層パッケージ基板２１１を反転させて、第２層パッケージ基板２２１の上に積層する。反転させた状態において、第１層パッケージ基板２１１下面にはＭＰＵ回路を担う第１のＬＳＩ２１２が実装されている。また第１のＬＳＩ２１２を取り囲むようにはんだボール群２２５が取り付けられている。はんだボール群２２５の各はんだボールの先端には、フラックス２１６（千住金属製 デルタラックス５２９Ｄ−１）が転写されている。また、第１層パッケージ基板２１１の上面には、はんだボール群２１５が取り付けられている。第１層半導体パッケージ１１０を第２層半導体パッケージ１２０の上に積層する際、はんだボール群２２５と第２層パッケージ基板２２１の信号用ランド１２６とは位置決めされる。この時はんだボール群２３５とはんだボール群２２５のはんだボールの先端の高さは、同一平面上に位置している。本実施例では、はんだボール群２２５のはんだボール間のピッチは０．５ｍｍである。この場合一般に、はんだボール群２３５とはんだボール群２１５を含めたコプラナリティは、０．０７ｍｍ以下にすることが望まれる。ただし、コプラナリティを満足できない場合は、はんだボール群２３５の大きさやその取り付け電極用ランド１２６の大きさで調整することが可能である。
次に、この冶具基板２６０上に積層された状態の、第１層パッケージ基板２１１及び第２層パッケージ基板２２１を、不図示のリフロー炉に入れる。はんだ組成であるＳｎ、Ａｇ、Ｃｕの融点（２１７℃〜２２０℃）以上の温度に加熱し、はんだボール群２２５を溶融させた後、冷却することで第１層パッケージ基板２１１と第２層パッケージ基板２２１を、図９（ｃ）に示すように接合する。このときフラックス１１６は加熱されることにより蒸発する。
次に、接合された第１層パッケージ基板２１１及び第２層パッケージ基板２２１を、冶具基板２６０から取り外し反転させることにより、図９（ｄ）に示した積層型半導体パッケージ２００製造が終了する。
その後、通常の表面実装部品と同様の方法である、はんだペースト印刷、マウント、リフロー工程により、積層型半導体パッケージ２００をプリント配線板に実装する。この時、はんだボール群２３５は、プリント配線板の電源に接続される。
以上のように、第１層パッケージ基板２１１の表面にあらかじめ、はんだボール群２２５を取り付けた後、反転させて第２層パッケージ基板２２１と積層し接合することで、第１層パッケージ基板２１１と第２層パッケージ基板２１２との位置決めを容易にすることを可能としている。また従来と同様のＳＭＴマウンターによりランドを形成することが可能であり、複数の大きさのはんだボールを配置する場合でも高価なボール搭載装置を使用する不要はない。そのため、製造コストをアップすることなく高精度な積層型半導体パッケージを製造することができる。
図１０は本発明の実施例３を表す積層型半導体パッケージ３００の模式図であり、図１０（ａ）はその断面図、図１０（ｂ）はその底面からみた平面図である。積層型半導体パッケージ３０１は第１層半導体パッケージ３１０と第２層半導体パッケージ３２０の２段構成をなしている。
第１層半導体パッケージ３１０は、第１層パッケージ基板３１１、及び第１のＬＳ３１２により構成されている。第１のＬＳＩ３１２は、第１層パッケージ基板３１１の上面に、フリップチップ方式により実装されている。ＬＳＩ３１２は、製品機能をつかさどるＭＰＵ回路である。また第１層パッケージ基板３１１の下面は、はんだボール群３１５を介してプリント配線板（不図示）と電気的に接続されている。
第２層半導体パッケージ３２０は、第２層パッケージ基板３２１、及び第２のＬＳＩであるフラッシュメモリー３２２、第３のＬＳＩであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３２３、電気回路部品であるチップコンデンサー３２４、ダンピングとなるチップ抵抗３２６により構成されている。第２層パッケージ基板３２１の上下面の面積は、第１層パッケージ基板３１１の上下面の面積よりも大きくなっている。第２のＬＳＩ３２２及び第３のＬＳＩ３２３は、第２層パッケージ基板３２１の上面に、フリップチップ方式により実装されている。ＬＳＩ３２２、３２３は、データ処理を行うためのメモリーを担うＬＳＩである。また、第１層半導体パッケージ３１０と第２層半導体パッケージ３２０は、はんだボール群３２５を介して電気的に接続されている。また、第２層半導体パッケージ３２０は、はんだボール群３３５を介して、プリント配線板に電気的に接続されている。はんだボール群３３５のはんだボールの径は、はんだボール群３１５、及びはんだボール群３２５のはんだボール径よりも大径のものとなっている。
図１０（ｂ）から分かるように、はんだボール群３３５は、第２層半導体パッケージ３２０の４つの角部に配置されている。すなわち、第２層半導体パッケージ３２０よりも小さい面積の第１層半導体パッケージ３１０は、第２層半導体パッケージ３２０の中央部において４５度角度を回転させた状態で配置されている。この時大径のはんだボール群３３５は、第２層パッケージ基板３２１の電源用ランド１２６と接続され、またプリント配線板の電源用ランド１２６及びＧＮＤ用ランド１２６と接続されている。尚第１層半導体パッケージ３１０を第２層半導体パッケージ３２０に対して傾ける角度は４５度に限られたものではない。各パッケージ基板の大きさや、はんだボールの大きさ、数等に応じて適宜設定できるものである。
次に、図１１を参照して、実施例２の積層型半導体パッケージ３００の製造方法を説明する。図１１は各製造プロセスにおける積層型半導体パッケージ３００の模式的断面図である。本実施例では、一つのモジュール基板３０１に複数の半導体パッケージ実装した後、モジュール基板３０１を切断することで、複数の積層型半導体パッケージ３００を同時に製造している。尚モジュール基板３０１は、切断することにより図１０に示した第２層パッケージ基板３２１となるものであり、実質的には同一の部材を示している。
まず、板厚０．２ｍｍの２層配線基板からなるモジュール基板３０１の片面に、クリームはんだ（図示せず）を印刷する。次に図１１（ａ）（ｂ）に示すように、フラッシュメモリーＬＳＩ３２２とＤＲＡＭ３２３とが積層されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）と、デカップリングとなるチップコンデンサー３２４、ダンピングとなるチップ抵抗３２６をモジュール基板３０１に搭載する。
次に、このＬＳＩ及び電子部品の搭載されたモジュール基板３０１を、リフロー炉に投入し、はんだの融点以上の温度に加熱した後室温まで冷却するする。これによりフラッシュメモリーＬＳＩ３２２、ＤＲＡＭ３２３、チップコンデンサー３２４、チップ抵抗３２６は、モジュール基板３０１に接合される。
次にこのモジュール基板３０１を反転する。そして、モジュール基板３０１の上面に、第１層半導体パッケージ３１０との接合部となるランドにクリームはんだを印刷する。そして、図１１（ｃ）に示すように第１層パッケージ基板３１１の両面にはんだボール群３１５、３２５が設けられた、高さ０．８ｍｍの第１層半導体パッケージ３１０を、モジュール基板２０１上に搭載する。その際、図１０（ｂ）に示すように、第１層半導体パッケージ３１０は、モジュール基板３０１に対して４５度回転させて搭載する。このような構成とすることで、モジュール基板３０１の信号線の引き回しが容易となり、基板設計の自由度が上がる。
次に不図示のリールテープの個々のポケットに予め装着された、直径Φ０．８０〜０．８５ｍｍのはんだボール３３５を、不図示のマウンターのフィーダーユニットにセットし、通常のチップ部品と同様にマウンターの吸着ノズルで１個ずつ所定の配置位置に搭載する。はんだボール３３５が搭載された状態を図１１（ｄ）に示す。尚、はんだボール３３５のマウンターへの供給方法としては、リールテープ以外にもバルクケースにより、供給する方式を採用することができる。特にはんだが球形の場合、方向性を有していないため、バルクケースによる供給はマウンターとしては対応しやすい。
次に、図１１（ｅ）に示すように再びモジュール基板３０１をリフロー炉に投入して加熱する。これによりクリームはんだを溶融させ、第１層半導体パッケージ３１０のはんだボール群３１５、及び大径のはんだボール群３３５をモジュール基板３０１に接合する。
最後に、図１１（ｆ）に示すようにモジュール基板３０１を切断し、積層型半導体パッケージを得る。モジュール基板３０１の切断方法としては、ルーター加工、ダイサー加工、レーザー加工等が使用される。
本実施例においては、モジュール基板３０１を用いることで、通常のＳＭＴの両面リフロー方式で容易に積層型半導体パッケージを製造することができる。そのため、複数のパッケージであっても容易に積層することが可能であり、さらにデカップリングコンデンサー、ダンピング抵抗も同時に実装できることから信号品質を高めることが可能となる。
さらに、大径のはんだボール群３３５もマウンターにより同時に実装できることから、そのため、はんだボールのサイズの調整等が非常に容易であり、実装面のコプラナリティを向上させることができる。ここれにより、プリント配線板に積層型半導体パッケージを実装する際の、接続不良の発生を低減させるだけでなく、より挟ピッチの接続にも対応できることになる。
前述の実施例１乃至３において、第１層半導体パッケージははんだボール群によりプリント配線板に接続されている。本発明では、第１層半導体パッケージとプリント配線板との接続は、はんだボール群に限ったものではなく、エリアグリッドアレイであれば良い。
図１２は本発明の実施例４を表す積層型半導体パッケージ４００の模式図である。本実施例においては、第１層半導体パッケージ４１０はランドグリッドアレイ（ＬＧＡ）３１５によりプリント配線板（不図示）に実装される。となっている。ＬＧＡ３１５以外の構成は、実施例２と同様であり同じ符号を付してある。
本実施例では半導体モジュールの取り付け高さを抑えるため、ＬＧＡ４１５を第１層半導体パッケージ３１０に採用することにより、はんだボール群３３５の大きさを、実施例２と比較して小さくすることができる。すなわち、実施例２と同じ大きさの第１層半導体パッケージを使用した場合、はんだボール群３３５の直径はΦ０．５０〜０．６０ｍｍとなる。これに対して実施例２のはんだボール群２３５の直径はΦ０．８０〜０．８５ｍｍであり、本実施例におけるはんだボール群３３５の直径は、実施例２よりも大幅に小さくすることが可能である。それにより、はんだボール群３３５の取り付けピッチの削減、はんだボール群３３５の取り付け領域の削減が可能で、積層型半導体パッケージの小型化を実現できる。
また、取り付け高さに若干の余裕のある場合、プリント配線板への積層型半導体パッケージの接合性をあげるため、第１層半導体パッケージの接続用ランド部に、はんだをプリコートした半球状のバンプ形状とすることもできる。このバンプは、プリント配線板への実装時のぬれ性の向上と、リフロー加熱工程での半導体パッケージ基板の熱変形を吸収し接合性を向上させることができる。
また、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）４１５の代わりに、図１３に示すようなバンプグリッドアレイ５１５を使用することも可能である。バンプグリッドアレイ５１５を使用し場合にも、ＬＧＡ４１５と同様の効果を得ることができる。
尚、本実施例においては、積層型半導体パッケージ基板は、第１層半導体パッケージ１１０と第２層半導体パッケージ１２０を積層した２段構成となっている。しかしながら本発明はこれに限られるものではなく、３つ以上の半導体パッケージを積層してもかまわない。
図１４は第１層半導体パッケージ６１０、第２層半導体パッケージ６２０、第３層半導体パッケージ６３０を積層した積層型半導体パッケージ６００の断面図である。図１４において、第３層半導体パッケージ６３０は大径のはんだボール群６４５によりプリント配線板６０１に直接接続されている。第３層半導体パッケージ６３０に搭載されたＬＳＩ６３２には、はんだボール群６４５及び電源用ランド６３６を介して電源を直接供給することができる。
図１５は第１層半導体パッケージ７１０、第２層半導体パッケージ７２０、第３層半導体パッケージ７３０を積層した積層型半導体パッケージ７００の断面図である。図１４において、第３層半導体パッケージ７３０は大径のはんだボール群７４５により第１層半導体パッケージ７１０に接合されている。第３層半導体パッケージ７３０に搭載されたＬＳＩ７３２には、第１層半導体パッケージ７１０からはんだボール群７４５を介して電源を供給することができる。これにより第２層半導体パッケージ７２０を経由しないため、電源供給配線のインダクタンスを安定化することが可能である。
第１の実施例における積層型半導体パッケージの断面図 第１の実施例における積層型半導体パッケージの平面図 第１の実施例における積層型半導体パッケージの電源供給経路を説明する模式図 第１の実施例における積層型半導体パッケージの変形例を示す平面図 第１の実施例における変形例である積層型半導体パッケージの断面図 第１の実施例における他の変形例である積層型半導体パッケージの断面図 第１の実施例における他の変形例である積層型半導体パッケージの平面図 第２の実施例における積層型半導体パッケージの断面図と平面図 第２の実施例における積層型半導体パッケージの製造方法を示す断面図 第３の実施例における積層型半導体パッケージの断面図と平面図 第３の実施例における積層型半導体パッケージの製造方法を示す断面図 第３の実施例における積層型半導体パッケージの断面図と平面図 第３の実施例における積層型半導体パッケージの変形例を示す平面図 他の実施例における積層型半導体パッケージの変形例を示す平面図 他の実施例における積層型半導体パッケージの変形例を示す平面図 従来技術における積層型半導体パッケージの断面図 従来技術における積層型半導体パッケージの電源供給経路を説明する模式図
符号の説明
１００、２００、３００、４００、６００、７００、１０００ 積層型半導体パッケージ
１０１、５０１、６０１、１００１ プリント配線板
１１０、２１０、３１０、６１０、７１０、１０１０ 第１層半導体パッケージ
１１１、２１１、３１１、１０１１ 第１層パッケージ基板
１１２、１２２、１２３、２１２、２２２、２２３、３１２、３２２、３２３、１０１２、１０２２、１０２３ ＬＳＩ
１１５、１２５、１３５、２１５、２２５、２３５、３１５、３２５、３３５、６４５、７４５、１０１５、１０２５ はんだボール群
１２０、２２０、３２０、６２０、７２０、１０２０ 第２層半導体パッケージ
１２１、２２１、３２１、１０２１ 第２層パッケージ基板
１３５’ 円筒状のはんだ群
３０１ モジュール基板
６３０、７３０ 第３層半導体パッケージ

Claims (6)

  1. プリント配線板に実装される、複数個の半導体パッケージを積層してなる積層型半導体パッケージにおいて、少なくとも１つのＬＳＩを搭載した第１層目パッケージ基板と、前記第１層目パッケージ基板と前記プリント配線板と接合する第１のはんだボール群とを有する第１層半導体パッケージと、少なくとも１つのＬＳＩを搭載した第２層目パッケージ基板と、前記第２層目パッケージ基板と前記第１層目の半導体パッケージと接合する第２のはんだボール群と、前記プリント配線板と接合する第３のはんだボール群とを有している前記第２層目の半導体パッケージとを有しており、前記第３のはんだボール群は、前記第２層目半導体パッケージに搭載されたＬＳＩに電源を供給する電源用はんだ群もしくはグラウンドと接続するグラウンド用はんだ群のいずれかであることを特徴とする積層型半導体パッケージ。
  2. 前記はんだ群ははんだボール群であり、前記第３のはんだボール群の直径は前記第１、第２のはんだボール群の直径よりも大きいことを特徴とする請求項１に記載の積層型半導体パッケージ。
  3. 前記第１のはんだボール群および前記第３のはんだ群それぞれの前記プリント配線板と接触する先端位置は、同一平面上に位置することを特徴とする請求項１または２に記載の積層型半導体パッケージ。
  4. 前記第１層目パッケージ基板および第２層目パッケージ基板はともに４角形であり、第１層目パッケージ基板は、第２層目パッケージ基板に対して基板面において所定の角度回転した位置に配置されており、前記第３のはんだボール群は、前記第２層目の半導体パッケージのコーナー部のみに配置されていることを特徴とする請求項１乃至３のいずれか１つに記載の積層型半導体パッケージ。
  5. 少なくとも１つのＬＳＩを搭載した複数の半導体パッケージを、はんだボール群を介して複数層に積層して形成されており、はんだボールを介してプリント配線板に実装される積層型半導体パッケージにおいて、前記複数の半導体パッケージのうち、間に他の半導体パッケージを配置することで隣接しない層を形成している２つの半導体パッケージを、前記はんだボール群よりも大径の電源用はんだボール群により直接接合していることを特徴とする積層型半導体パッケージ。
  6. 少なくとも１つのＬＳＩを搭載した複数の半導体パッケージを、はんだボール群を介して複数層に積層して形成されており、はんだボールを介してプリント配線板に実装される積層型半導体パッケージにおいて、前記複数の半導体パッケージのうち、間に他の半導体パッケージを配置することで隣接しない層を形成している２つの半導体パッケージを、前記はんだボール群よりも大径のグラウンド用はんだボール群により接合していることを特徴とする積層型半導体パッケージ。
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