JP4829853B2 - 半導体ｐｏｐ装置 - Google Patents

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Description

本発明は、複数の半導体パッケージを３次元的に積層する高密度構造をもつ半導体ＰＯＰ装置に関し、特に半導体積層時に半田微接点の断裂を避ける半導体ＰＯＰ装置に関する。
近年、電子製品の小型化要求に対応したプリント基板の小型化に伴い、基板表面上に電子素子を収納する面積も小さくなっている。従来は、複数の半導体パッケージを並列に並べて直接プリント基板に接合するように横方向のサイズが大きくなり、小型化の達成が不可能であった。
このような課題を解決するために、複数の半導体パッケージを縦方向３次元的に積層した小型高密度な構造、すなわちＰＯＰ（Package-On-Package）という装置を実現できる。従来は、両半導体パッケージの間に半田ボールや上下表面に半田材を有する転送ボードを介して電気的導通をとっていた。半田ボールを採用すると断裂現象が出現するので半田ボールを大きくすることが必要となり、積層間に間隔が出来、半田ボール短絡（ブリッジ）および半田材汚染の不具合を発生しやすい。前記間隔内の半田ボールは半田微接点の要求に達することができなくなり、リード数と配線レイアウトが制限される。一方、転送ボードを採用すると、転送ボードの中央部に開口を有する収容槽を設置しなければならず、収容槽の周辺に導通穴を設置してコストが高くなる。
Fujitsu社は特許文献１に、Tessera社は特許文献２に、それぞれパッケージ積層に応用できる微接点構造を提出した。従来の半導体ＰＯＰ装置１００は図１に示すように、主に第１半導体パッケージ１１０、第２半導体パッケージ１２０及び半田材１３０から構成される。第２半導体パッケージ１２０は第１半導体パッケージ１１０の上に積層され、半田材１３０で両半導体パッケージ１１０と１２０とを接続している。第１半導体パッケージ１１０は、第１基板１１１、第１基板１１１の上表面１１１Ａに設置される第１チップ１１２、及び第１基板１１１の下表面１１１Ｂに形成される複数のバンプ１１３を有する。
複数の第１ボンディングワイヤ１１４を用い、第１基板１１１の第１スロット１１１Ｃを通して、第１チップ１１２のボンディングパッドと第１基板１１１とを電気接続し、第１ボンディングワイヤ１１４群を第１封止体１１５で封止する。
前記の第１半導体パッケージ１１０と同様に第２半導体パッケージ１２０も、第２基板１２１、第２基板１２１の上表面１２１Ａに設置される第２チップ１２２、及び第２基板１２１の下表面１２１Ｂに形成される複数のバンプ１２３、例えば銅バンプやリフローができない柱状バンプ、を有する。複数の第２ボンディングワイヤ１２４を用い、第２基板１２１の第２スロット１２１Ｃを通して第２チップ１２２と第２基板１２１とを電気接続し、第２ボンディングワイヤ１２４群を第２封止体１２５で封止する。
第１半導体パッケージ１１０の第１基板１１１の上表面１１１Ａに複数の平面状の接続パッド１１１Ｄが設置され、第２半導体パッケージ１２０のバンプ１２３群と第１半導体パッケージ１１０の対応接続パッド１１１Ｄとを半田材１３０で接続し、半田微接点の形態となる。
このように、第１半導体パッケージ１１０と第２半導体パッケージ１２０を積層する際にバンプ１２３群を半田微接点とすることにより、信号用リード数を増加させることができ、配線面積も増大させることができ、さらにＰＯＰ積層の隙間を縮小することができる。
なお、半田接合の形状と面積が異なるため、リフローした後にバンプ１２３群と接続パッド１１１Ｄ群に対して半田接合強度は一致しないことが知られ、特に、接続パッド１１１Ｄ群の半田付け表面は平面状となるゆえ、せん断応力（即ち、第１基板１１１の膨張収縮により起きる熱応力であり）に対し半田材１３０の抵抗力が比較的に弱い。
また、接続パッド１１１Ｄ群の表面にＮｉ‐Ａｕメッキ層を有し、このＮｉ‐Ａｕ層は熔けて半田材１３０に流れ込むことより半田材１３０内に金属脆化現象を発生して半田付け接触面の強度はさらに弱くなる。よって、従来の半導体ＰＯＰ装置１００は高速演算あるいは放熱不良な環境において、接続パッド１１１Ｄ群と半田付けとの接触面やバンプ１２３群の表面で、半田微接点が容易に断裂する。
米国特許Ｎｏ６，４７６，５０３号 米国特許Ｎｏ２００６／０１３８６４７号
本発明の主な目的は、半導体積層時に半田微接点の断裂を避ける半導体ＰＯＰ装置を提供し、半田材の接合形状と接合面積を均等にすることにより半導体積層の際に半田微接点の断裂を避けることにある。
本発明のもう１つの目的は、半導体積層時に半田微接点の断裂を避ける半導体ＰＯＰ装置を提供することにより、熱放散を可能にすると共に微小間隔を保持することにある。
本発明における半導体ＰＯＰ装置は、主に第１半導体パッケージ、第２半導体パッケージ及び鉛を含まない複数の半田材を有する。
前記第１半導体パッケージは、第１基板、第１チップ及び複数の上層バンプを有し、前記上層バンプ群及び前記第１チップは前記第１基板の上表面に設置されている。
また、前記第２半導体パッケージは、第２基板、第２チップ及び複数の下層バンプを有し、前記下層バンプ群は前記第２基板の下表面に設置され、前記第２チップは前記第２基板の上表面に設置されている。
前記半田材群は前記上層バンプと前記下層バンプとの接合用として用いられる。
前記第２半導体パッケージは前記第１半導体パッケージの上方に積層され、前記下層バンプ群はそれぞれ前記上層バンプ群に照準させて、均等に半田付けがなされる。このとき、前記上層バンプ群と前記下層バンプ群とは、同様なサイズの円錐台状もしくは円筒状の外形を有している。前記半田材は、前記上層バンプ群および前記下層バンプ群のそれぞれの頂部および両側の側面に接合して、その断面はＨ状の半田付け断面となる。
前記第１半導体パッケージは、さらに複数の第２下層バンプを有することができ、前記第２下層バンプは前記第１基板の下表面に設置される。
また、前記第２下層バンプの被覆用として、第２半田材を有することができる。
前記第２半導体パッケージは、さらに複数の第２上層バンプを有することができ、前記第２上層バンプは前記第２基板の上表面に設置される。
前記第１半導体パッケージはさらに複数の第１ボンディングワイヤを有することができ、前記第１基板は第１スロットを有し、前記第１ボンディングワイヤは前記第１スロットを通して前記第１チップと前記第１基板とを電気接続している。
前記第１半導体パッケージはさらに第１封止体を有することができ、前記第１封止体は前記第１スロットに形成されて第１ボンディングワイヤ群を密封する。
前記第１封止体は前記第１チップを被覆することなく露出してもよい。
また、前記第２半導体パッケージは実質的に前記第１半導体パッケージと同様に、複数の第２ボンディングワイヤと第２封止体を有する。
前記下層バンプ群と前記上層バンプ群とは銅柱にすることができる。
前記第２半導体パッケージは複数のダミーバンプを有することができ、前記ダミーバンプは、熱放散のために前記第２基板の下表面に設置され、かつ前記第１半導体パッケージの前記第１チップ上方に位置している。
前記ダミーバンプ群は前記第１チップの背面に接触することができる。
以下、本発明の実施例を図面に基づいて説明する。
（第１実施例）
本発明の第１実施例による半導体ＰＯＰ装置２００は、図２に示すように、主に第１半導体パッケージ２１０、第２半導体パッケージ２２０及び複数の半田材２３０を有する。
第１半導体パッケージ２１０は、第１基板２１１、第１チップ２１２及び複数の第１上層バンプ２１３を有し、第１上層バンプ２１３と第１チップ２１２とは第１基板２１１の上表面２１１Ａに設置される。第１基板２１１は両面導通基板、例えばプリント基板である。第１チップ２１２の能動面を第１基板２１１に向けるよう、ダイアタッチ接着剤、接着剤付きテープあるいはフリップチップバンプを用いて第１チップ２１２が第１基板２１１の上表面２１１Ａに接合される。
第１実施例において、第１基板２１１は第１スロット２１１Ｃを有し、第１スロット２１１Ｃは第１基板２１１の上表面２１１Ａと下表面２１１Ｂを貫通している。第１半導体パッケージ２１０は複数の第１ボンディングワイヤ２１５を有することができ、それらの第１ボンディングワイヤ２１５はワイヤーボンディング方式で形成され、第１スロット２１１Ｃを通して第１チップ２１２の複数の第１ボンディングパッド２１２Ａと第１基板２１１とを電気接続している。
第１半導体パッケージ２１０はさらに第１封止体２１６を有し、この第１封止体２１６は、モールディング（molding）やディスペンス（dispense）方式で第１スロット２１１Ｃに形成されて第１ボンディングワイヤ２１５群を密封する。但し、熱放散とパッケージ薄化のため、第１チップ２１２の背面を露出させて第１チップ２１２を被覆しない。
第２半導体パッケージ２２０は、第２基板２２１、第２チップ２２２および複数の第１下層バンプ２２３を有し、第１下層バンプ２２３群は第２基板２２１の下表面２２１Ｂに設置され、第２チップ２２２は第２基板２２１の上表面２２１Ａに設置される。
好ましくは、第２半導体パッケージ２２０は実質的に第１半導体パッケージ２１０と同様に、複数の第２ボンディングワイヤ２２５と第２封止体２２６とを有する。それらの第２ボンディングワイヤ２２５は、第２スロット２２１Ｃを通して第２チップ２２２の複数の第２ボンディングパッド２２２Ａと第２基板２２１とを電気接続して第２封止体２２６に密封される。第１実施例において、第１半導体パッケージ２１０はさらに複数の第２下層バンプ２１４を有し、それらの第２下層バンプ２１４は第１基板２１１の下表面２１１Ｂに設置される。第２半導体パッケージ２２０はさらに複数の第２上層バンプ２２４を有し、それらの第２上層バンプ２２４は第２基板２２１の上表面２２１Ａに設置される。
半田材２３０群は第１上層バンプ２１３群と第１下層バンプ２２３群とを接合するように使われる。第２半導体パッケージ２２０は第１半導体パッケージ２１０の上に積層され、かつ第１下層バンプ２２３群を第１上層バンプ２１３群にそれぞれ照準させて、均等な半田付けがなされる。半田材２３０群は鉛フリー半田材を用いることができ、例えば錫９６．５％‐銀３％‐銅０．５％の半田材では、リフロー温度（約２１７℃、最高温度は約２４５℃）以上に達して半田濡れ性が生じる。但し、第１上層バンプ２１３群と第１下層バンプ２２３群とは必ず前記リフロー温度よりも高い融点を持つ。
第１上層バンプ２１３群と第１下層バンプ２２３群は、図３に示すように、同様なサイズと外形を有することができ、第１上層バンプ２１３群と第１下層バンプ２２３群とは円錐台状もしくは円筒状であり、若しくはワイヤーボンディング方式で形成される結線バンプでもよい。また、第１上層バンプ２１３群と第１下層バンプ２２３群とは銅柱や他にリフローする必要のないバンプになってもよい。第１上層バンプ２１３群と第１下層バンプ２２３群とは微細接触の形態であり、ＤＤＲ２のＤＲＡＭが使用する従来のWindowBGAを例にして、そのパッケージ形態のソルダボール（solder ball）直径は約０．４５ｍｍであり、ソルダボールと接合する基板の連結パッド開口は約０．３５ｍｍ‐０．４ｍｍであり、そして、ＳＭＴを完成した後の間隔高度（standoff height）は約０．３ｍｍである。
第１実施例において、第１上層バンプ２１３群と第１下層バンプ２２３群との高度は約０．０８ｍｍ‐０．１５ｍｍとなり、バンプの頂部表面サイズは０．０６ｍｍ以上であり、バンプの底部表面サイズは０．１８ｍｍぐらいである。なお、第１半導体パッケージ２１０と第２半導体パッケージ２２０とを積層した後の間隔高度は約０．２７５ｍｍとなる。第１実施例において、ソルダボールと接合用の基板連結パッド群相互の間隔はさらに縮小することが可能であるため、高密度と高端子数の要求に対応できる。
図３に示す半田材２３０群は、Ｈ状の半田付け断面を有することにより、上下半田付けの強度は一致し、かつせん断応力に対する抵抗力も比較的強くなる。言い換えれば、第１上層バンプ２１３群と第１下層バンプ２２３群とは同様な半田接合形状と面積にすることができるため、半導体積層時に半田微接点の断裂を避けることが可能であり、かつ両面積層のボードレベル信頼性（board level reliability）を高めることができる。
半導体ＰＯＰ装置２００は図４に示すように、さらに第２半田材２４０を有することができ、その第２半田材２４０は第２下層バンプ２１４を被覆し、半導体ＰＯＰ装置２００は第２半田材２４０を介して外部回路基板１０と接合している。また、メモリ容量や機能の拡充のため、半導体ＰＯＰ装置２００の上方に再び適当数量の第２半導体パッケージ２２０を随意に積層することが可能である。
（第２実施例）
本発明の第２実施例による半導体ＰＯＰ装置３００は、図５に示すように、第１半導体パッケージ３１０、第２半導体パッケージ３２０および複数の第１半田材３３０を有する。第１半導体パッケージ３１０は第１基板３１１、第１チップ３１２および複数の上層バンプ３１３を有し、それらの上層バンプ３１３と第１チップ３１２とは第１基板３１１の上表面３１１Ａに設置される。第２実施例において、第１チップ３１２はフリップチップ接合方式を用いて第１基板３１１に設置される。
第２半導体パッケージ３２０は、第２基板３２１、第２チップ３２２および複数の下層バンプ３２３を有し、それらの下層バンプ３２３は第２基板３２１の下表面３２１Ｂに設置され、第２チップ３２２は第２基板３２１の上表面３２１Ａに設置される。
第１半田材３３０は上層バンプ３１３群と下層バンプ３２３群とを接合させる。また、第２半導体パッケージ３２０は第１半導体パッケージ３１０の上に積層され、かつ下層バンプ３２３群を上層バンプ３１３群に照準させて、均等に半田付けがなされる。好ましくは、上層バンプ３１３群と下層バンプ３２３群との半田付けによる接合形状はＵ状の大きい開口になる。
第１半導体パッケージ３１０はさらに複数の下層バンプ３１４を有することができ、それらの下層バンプ３１４は第１基板３１１の下表面３１１Ｂに設置される。また、半導体ＰＯＰ装置３００はさらに下層バンプ３１４群の被覆用として第２半田材３４０を有する。
好ましくは、第２半導体パッケージ３２０は複数のダミーバンプ３２４を有することができ、それらのダミーバンプ３２４は、第２基板３２１の下表面３２１Ｂに設置され、かつ第１半導体パッケージ３１０の第１チップ３１２の上方に位置して熱放散の役割をしている。なお、ダミーバンプ３２４群は第１チップ３１２の背面に接触することができることによって、熱放散ができると共に微小間隔を保持することも可能である。
以上、本発明をその好適な実施例に基づいて説明したが、本発明の保護範囲は特許請求の範囲で限定されて、この保護範囲を基準として、本発明の精神と範囲内に触れるどの様な変更や修正も本発明の保護範囲に属する。
従来の半導体ＰＯＰ装置の断面図である。 本発明の第１実施例による半導体ＰＯＰ装置を示す断面図である。 本発明の第１実施例による半導体ＰＯＰ装置において、第１半導体パッケージと第２半導体パッケージとを半田接合する箇所の断面図である。 本発明の第１実施例による半導体ＰＯＰ装置において、複数の半導体パッケージのアセンブリにより外部回路基板と接合される状態を示す断面図である。 本発明の第２実施例による半導体ＰＯＰ装置を示す断面図である。
符号の説明
１０：外部回路基板、２００：半導体ＰＯＰ装置、２１０：第１半導体パッケージ、２１１：第１基板、２１１Ａ：上表面、２１１Ｂ：下表面、２１１Ｃ：第１スロット、２１２：第１チップ、２１２Ａ：第１ボンディングパッド、２１３：第１上層バンプ、２１４：第２下層バンプ、２１５：第１ボンディングワイヤ、２１６：第１封止体、２２０：第２半導体パッケージ、２２１：第２基板、２２１Ａ：上表面、２２１Ｂ：下表面、２２１Ｃ：第２スロット、２２２：第２チップ、２２２Ａ：第２ボンディングパッド、２２３：第１下層バンプ、２２４：第２上層バンプ、２２５：第２ボンディングワイヤ、２２６：第２封止体、２３０：半田材、２４０：第２半田材、３００：半導体ＰＯＰ装置、第１半導体パッケージ、３１１：第１基板、３１１Ａ：上表面、３１１Ｂ：下表面、３１２：第１チップ、３１３：上層バンプ、３１４：下層バンプ、３２０：第２半導体パッケージ、３２１：第２基板、３２１Ａ：上表面、３２１Ｂ：下表面、３２２：第２チップ、３２３：下層バンプ、３２４：ダミーバンプ、３３０：第１半田材、３４０：第２半田材

Claims (2)

  1. 第１基板、第１チップ及び複数の上層バンプを有し、前記上層バンプと前記第１チップとは前記第１基板の上表面に設置される第１半導体パッケージと、
    第２基板、第２チップ及び複数の下層バンプを有し、前記下層バンプは前記第２基板の下表面に設置され、前記第２チップは前記第２基板の上表面に設置される第２半導体パッケージと、
    同様なサイズの円錐台状もしくは円筒状の外形をもつ前記上層バンプ群と前記下層バンプ群とを接合するよう使用され、かつ前記下層バンプ群を前記上層バンプ群に照準させて均等に半田付けする鉛を含まない複数の半田材と、
    を備え、
    前記半田材は、前記上層バンプ群および前記下層バンプ群のそれぞれ頂部表面、両側面、前記上層バンプ群の周縁外側の前記第１基板の上表面、および前記下層バンプ群の周縁外側の前記第２基板の下表面に接合して内側に湾曲する側面を形成するＨ状の半田付け断面となることを特徴とする半導体ＰＯＰ装置。
  2. 基板、チップ、複数の下層バンプおよび複数の上層バンプを有し、前記下層バンプ群は前記基板の下表面に設置され、前記上層バンプ群と前記チップとは前記基板の上表面に設置され、相互に積層する複数の半導体パッケージを有する半導体ＰＯＰ装置において、前記上層バンプ群と前記下層バンプ群とを接合するように使用され、かつ同様なサイズの円錐台状もしくは円筒状の外形をもつ前記下層バンプ群を前記上層バンプ群に照準させて均等に半田付けをする鉛を含まない複数の半田材を備え、
    前記半田材は、前記上層バンプ群および前記下層バンプ群のそれぞれ頂部表面、両側面、前記上層バンプ群の周縁外側の前記基板の上表面、および前記下層バンプ群の周縁外側の前記基板の下表面に接合して内側に湾曲する側面を形成するＨ状の半田付け断面となることを特徴とする半導体ＰＯＰ装置。
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