JP2002026073A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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義之 ▲角▼
Yoshiyuki Sumi
Hiroshi Kikuchi
広 菊地
Ikuo Yoshida
育生 吉田
Toshihiko Sato
俊彦 佐藤
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Abstract

(57)【要約】 【課題】 バンプ電極を介してチップを配線基板にフリ
ップチップ実装する半導体装置において、端子数の多い
チップに好適な実装技術を提供する。 【解決手段】 シリコンチップ6Aの主面には複数個の
半田バンプ8がマトリクス状に配置されている。シリコ
ンチップ6Aとモジュール基板2との隙間には異方性導
電性樹脂10が充填されており、シリコンチップ6Aの
半田バンプ8とモジュール基板2の電極パッド4とは、
異方性導電性樹脂10中の金属粒子を介して電気的に接
続されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、バンプ電極を介して半導体
チップを配線基板にフリップチップ実装する半導体装置
に適用して有効な技術に関する。
【0002】
【従来の技術】特開平11−17046号公報は、端子
を有する半導体チップを異方性導電性接着剤によって搭
載するための半導体チップ搭載用基板を開示している。
この基板の表面には、半導体チップの端子と接続するた
めの接続端子と、その接続端子から引き出された配線導
体と、その配線導体を被覆する絶縁被覆とが形成される
と共に、半導体チップを搭載する箇所には絶縁被覆が形
成されない開口部が設けられており、この開口部の大き
さが半導体チップよりも小さいことを特徴としている。
【0003】特開平11−17056号公報は、バンプ
を有する半導体チップを異方性導電性接着剤によって搭
載するための半導体チップ搭載用基板を開示している。
この基板の表面には、半導体チップの端子と接続するた
めの接続端子と配線導体とが形成され、その配線導体
は、後に搭載される半導体チップの外形線の箇所には配
置されていないことを特徴としている。
【0004】
【発明が解決しようとする課題】本発明者らは、プリン
ト配線基板上に多数のLSIチップを実装したマルチチ
ップモジュールの開発を進めている。このマルチチップ
モジュールは、LSIチップの高密度実装を実現するた
めに、チップの主面に形成したAu(金)のバンプ電極
(以下、単にAuバンプという)を配線基板の電極パッ
ド(接続端子)に接続するフリップチップ実装方式を採
用している。また、低価格で高い信頼性を実現するため
に、エポキシ樹脂からなる絶縁フィルム中にNi(ニッ
ケル)などの金属粒子を分散させた、いわゆる異方性導
電フィルム(Anisotropic Conductive Film;ACF)をチ
ップとプリント配線基板との隙間に介在させ、Auバン
プ−電極パッド間の電気的接続、熱応力の緩和および接
続部分の保護を同時に行っている。
【0005】異方性導電フィルムを介してチップとプリ
ント配線基板とを接続するには、チップとほぼ同サイズ
にカットした異方性導電フィルムをプリント配線基板上
に接着し、あらかじめワイヤボンダを使ってAuバンプ
を形成しておいたチップを異方性導電フィルム上にマウ
ントした後、チップを上方から加圧することにより、フ
ィルム中の金属粒子を介してチップのAuバンプと基板
の電極パッドとを電気的に接続する。次に、この状態で
プリント配線基板を180℃程度に加熱し、異方性導電
フィルムを溶融、硬化させることによって、チップと基
板との隙間をフィルムで充填する。
【0006】ところが、ワイヤボンダを使ってAuバン
プを形成する方法は、チップの主面に強い衝撃(ボンデ
ィングダメージ)を与えるので、素子の破壊を避けるた
めには、Auバンプを素子形成領域の外側のみに配置し
なければならない。そのため、この方法でバンプを形成
する場合は、チップの端子数に制約が生じてしまうとい
う問題がある。
【0007】本発明の目的は、バンプ電極を介してチッ
プを配線基板にフリップチップ実装する半導体装置にお
いて、端子数の多いチップに好適な実装技術を提供する
ことにある。
【0008】本発明の他の目的は、製造コストの増加を
招くことなく、上記目的を達成することのできる技術を
提供することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0011】本発明の半導体装置は、半田からなる複数
の第1バンプ電極がマトリクス状に形成された第1半導
体チップと、半田以外の導電材料からなる複数の第2バ
ンプ電極が形成された第2半導体チップとが配線基板の
主面上にフリップチップ実装されており、前記第1半導
体チップと前記配線基板の主面との隙間には異方性導電
性樹脂が充填され、前記複数の第1バンプ電極と前記配
線基板の主面に形成された複数の電極パッドとが前記異
方性導電性樹脂中の金属粒子を介して電気的に接続さ
れ、前記第2半導体チップと前記配線基板の主面との隙
間には絶縁性の封止用樹脂が充填され、前記複数の第2
バンプ電極と前記配線基板の主面に形成された複数の電
極パッドとが電気的に接続されているものである。
【0012】本発明の半導体装置は、Auからなる複数
の第1バンプ電極がマトリクス状に形成された第1半導
体チップと、Au以外の導電材料からなる複数の第2バ
ンプ電極が形成された第2半導体チップとが配線基板の
主面上にフリップチップ実装されており、前記第1半導
体チップと前記配線基板の主面との隙間には異方性導電
性樹脂が充填され、前記複数の第1バンプ電極と前記配
線基板の主面に形成された複数の電極パッドとが前記異
方性導電性樹脂中の金属粒子を介して電気的に接続さ
れ、前記第2半導体チップと前記配線基板の主面との隙
間には絶縁性の封止用樹脂が充填され、前記複数の第2
バンプ電極と前記配線基板の主面に形成された複数の電
極パッドとが電気的に接続されているものである。
【0013】本発明の半導体装置は、半田からなる複数
の第1バンプ電極がマトリクス状に形成された半導体チ
ップが配線基板の主面上にフリップチップ実装されてお
り、前記半導体チップと前記配線基板の主面との隙間に
は異方性導電性樹脂が充填され、前記複数の第1バンプ
電極と前記配線基板の主面に形成された複数の第1電極
パッドとが前記異方性導電性樹脂中の金属粒子を介して
電気的に接続され、前記配線基板の主面と対向する裏面
には、前記配線基板の内部配線を介して前記複数の第1
電極パッドのいずれかと電気的に接続された複数の第2
電極パッドが形成され、前記複数の第2電極パッドのそ
れぞれには半田からなる第2バンプ電極が形成されてい
るものである。
【0014】本発明の半導体装置は、半田からなる複数
の第1バンプ電極がマトリクス状に形成された半導体チ
ップが配線基板の主面上にフリップチップ実装されてお
り、前記半導体チップと前記配線基板の主面との隙間に
は絶縁性の封止用樹脂が充填され、前記複数の第1バン
プ電極と前記配線基板の主面に形成された複数の第1電
極パッドとが電気的に接続され、前記配線基板の主面と
対向する裏面には、前記配線基板の内部配線を介して前
記複数の第1電極パッドのいずれかと電気的に接続され
た複数の第2電極パッドが形成され、前記複数の第2電
極パッドのそれぞれには半田からなる第2バンプ電極が
形成されているものである。
【0015】本発明の半導体装置の製造方法は、以下の
工程を有している。 (a)主面に半田からなる複数のバンプ電極が形成され
た半導体チップと、主面に複数の電極パッドが形成され
た配線基板と、異方性導電性フィルムとを用意する工
程、(b)前記半導体チップの主面に形成された前記複
数のバンプ電極と前記配線基板の主面に形成された前記
複数の電極パッドとを対向して配置し、前記複数のバン
プ電極と前記複数の電極パッドとの間に前記異方性導電
性フィルムを介在させる工程、(c)前記配線基板を加
熱して前記異方性導電性フィルムを溶融、硬化させるこ
とにより、前記半導体チップと前記配線基板との隙間に
異方性導電性樹脂を充填し、前記異方性導電性樹脂中の
金属粒子を介して前記複数のバンプ電極のそれぞれと前
記複数の電極パッドのそれぞれとを電気的に接続する工
程。
【0016】本発明の半導体装置の製造方法は、以下の
工程を有している。 (a)主面に半田からなる複数のバンプ電極が形成され
た複数の半導体チップと、主面に複数の電極パッドが形
成された配線基板と、一枚の異方性導電性フィルムとを
用意する工程、(b)前記複数の半導体チップのそれぞ
れの主面に形成された前記複数のバンプ電極と前記配線
基板の主面に形成された前記複数の電極パッドとを対向
して配置し、前記複数のバンプ電極と前記複数の電極パ
ッドとの間に前記一枚の異方性導電性フィルムを介在さ
せる工程、(c)前記配線基板を加熱して前記異方性導
電性フィルムを溶融、硬化させることにより、前記複数
の半導体チップのそれぞれと前記配線基板との隙間に異
方性導電性樹脂を充填し、前記異方性導電性樹脂中の金
属粒子を介して前記複数のバンプ電極のそれぞれと前記
複数の電極パッドのそれぞれとを電気的に接続する工
程。
【0017】本発明の半導体装置の製造方法は、以下の
工程を有している。 (a)主面に半田からなる複数のバンプ電極が形成され
た複数の半導体チップと、主面に複数の電極パッドが形
成された配線基板と、一枚の絶縁性樹脂シートとを用意
する工程、(b)前記複数の半導体チップのそれぞれの
主面に形成された前記複数のバンプ電極と前記配線基板
の主面に形成された前記複数の電極パッドとを対向して
配置し、前記複数のバンプ電極と前記複数の電極パッド
との間に前記一枚の絶縁性樹脂シートを介在させる工
程、(c)前記配線基板を加熱して前記絶縁性樹脂シー
トを溶融、硬化させることにより、前記複数の半導体チ
ップのそれぞれと前記配線基板との隙間に封止用樹脂を
充填し、前記複数のバンプ電極のそれぞれと前記複数の
電極パッドのそれぞれとを電気的に接続する工程。
【0018】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。なお、実施形態を説明するた
めの全図において、同一の部材には同一の符号を付し、
その繰り返しの説明は省略する。
【0019】(実施の形態1)図1は、本実施形態の半
導体装置の平面図、図2は、図1のA−A線に沿った断
面図、図3は、図1のB−B線に沿った断面図である。
【0020】本実施形態の半導体装置は、高速マイクロ
プロセッサ(MPU:超小型演算処理装置)、メインメ
モリ、バッファメモリなどのLSIを搭載したマルチチ
ップモジュール(Multi Chip Module;MCM)である。
【0021】このマルチチップモジュール1のモジュー
ル基板2は、ガラス繊維含浸エポキシ(通称;ガラエ
ポ)樹脂によって構成され、その内部には信号配線、電
源配線およびグランド配線などを構成する複数層の配線
3が形成されている。また、モジュール基板2の主面
(上面)および下面には、上記配線3に電気的に接続さ
れた複数個の電極パッド4、5が形成されている。配線
3および電極パッド4、5はCu(銅)からなる。
【0022】モジュール基板2の主面上には、MPUが
形成された1個のシリコンチップ6A、メインメモリ
(DRAM)が形成された複数個のシリコンチップ6
B、バッファが形成された複数個のシリコンチップ6
C、NAND6D、コンデンサや抵抗素子からなる複数
個の受動素子7が実装されている。シリコンチップ6
A、6B、6CおよびNAND6Dのそれぞれは、モジ
ュール基板2の主面上にフリップチップ実装され、受動
素子7のそれぞれは、半田実装されている。モジュール
基板2の下面の電極パッド5には、このモジュール基板
2をマザーボードなどに実装するための外部接続端子を
構成する半田バンプ12が接続されている。
【0023】上記シリコンチップ6A、6B、6Cは、
それらの主面に形成されたLSIの種類に応じてバンプ
電極(端子)の材質およびレイアウトが異なっている。
すなわち、MPUが形成されたシリコンチップ6Aは、
図2に示すように、その主面(素子形成面)に複数個の
半田バンプ8が形成され、これらの半田バンプ8を介し
てモジュール基板2の電極パッド4に電気的に接続され
ている。また、図4に示すように、これらの半田バンプ
8は、シリコンチップ6Aの主面のほぼ全域にわたって
マトリクス状に配置されている。
【0024】これに対し、DRAMが形成されたシリコ
ンチップ6Bは、図3に示すように、その主面(素子形
成面)に複数個のAuバンプ9が形成され、これらのA
uバンプ9を介してモジュール基板2の電極パッド4に
電気的に接続されている。また、図5に示すように、こ
れらのAuバンプ9は、シリコンチップ6Bの主面の一
辺に沿った方向であって、中央にほぼ一列に配置されて
いる。図示は省略するが、バッファとして機能するシリ
コンチップ6Cは、シリコンチップ6Bと同様、その主
面に形成された複数個のAuバンプ9を介してモジュー
ル基板2の電極パッド4に電気的に接続されている。ま
た、これらのAuバンプ9は、シリコンチップ6Cの主
面の周辺部(素子形成領域の外側)に沿って一列に配置
されている。
【0025】図2および図3に示すように、シリコンチ
ップ6A、6Bのそれぞれとモジュール基板2との隙間
には、異方性導電性樹脂10が充填されている。図示は
省略するが、シリコンチップ6Cとモジュール基板2と
の隙間にも、異方性導電性樹脂10が充填されている。
異方性導電性樹脂10は、エポキシ系の熱硬化性樹脂中
にNi(ニッケル)などの金属粒子を分散させたもので
ある。
【0026】図6に拡大して示すように、シリコンチッ
プ6Aの主面に形成された半田バンプ8とモジュール基
板2の電極パッド4とは、この異方性導電性樹脂10中
の金属粒子11を介して電気的に接続されている。ま
た、図7に拡大して示すように、シリコンチップ6Bの
主面に形成されたAuバンプ9とモジュール基板2の電
極パッド4とは、異方性導電性樹脂10中の金属粒子1
1を介して電気的に接続されている。図示は省略する
が、シリコンチップ6Cの主面に形成されたAuバンプ
9とモジュール基板2の電極パッド4も、異方性導電性
樹脂10中の金属粒子11を介して電気的に接続されて
いる。
【0027】シリコンチップ6A、6B、6Cとモジュ
ール基板2との間に充填された上記異方性導電性樹脂1
0は、半田バンプ8またはAuバンプ9と電極パッド4
とを電気的に接続する機能と併せて、接続部分を保護し
たり、熱応力を緩和したりする機能を備えている。
【0028】このように、本実施形態のマルチチップモ
ジュール1は、モジュール基板2の主面上にフリップチ
ップ実装したシリコンチップ6A、6B、6Cのうち、
シリコンチップ6Aの端子を半田バンプ8で構成し、こ
れらの半田バンプ8をチップの主面にマトリクス状に配
置することによって端子数の多いチップを実現してい
る。一方、端子数の少ないシリコンチップ6B、6Cの
端子をAuバンプ9で構成し、これらのAuバンプ9を
チップの主面の周辺部または中央部に一列に配置する。
【0029】上記のように構成されたマルチチップモジ
ュール1を組み立てるには、まずモジュール基板2とそ
の主面に実装する能動素子(シリコンチップ6A、6
B、6Cなど)および受動素子(コンデンサ、抵抗素
子)7とを用意する。
【0030】シリコンチップ6Aの主面には、周知のス
クリーン印刷法や半田ボール供給法によって半田バンプ
8を形成する(図4参照)。これらのバンプ形成方法
は、シリコンチップ6Aの主面に強い衝撃を与えないの
で、素子形成領域を含めた主面全域に半田バンプ8を配
置することができる。半田バンプ8は、例えばSn
(錫)−Ag(銀)合金半田(融点=230℃)、Sn
−Ag−Cu合金半田(融点=225℃)、Au−Sn
合金半田(融点=〜300℃)、1.7%のSnを含む
Pb(鉛)合金半田(融点=330℃)など、後述する
異方性導電性フィルムの溶融温度よりも高い融点を有す
る半田材料で構成する。
【0031】一方、シリコンチップ6B、6Cの主面に
は、Auワイヤを使った周知のワイヤボンディング法に
よってAuバンプ9を形成する。このバンプ形成方法
は、シリコンチップ6B、6Cの主面に強い衝撃(ボン
ディングダメージ)を与えるので、素子の破壊を避ける
ために、Auバンプ9を素子形成領域外のみに配置す
る。
【0032】図8は、モジュール基板2の主面の平面図
である。なお、同図にはシリコンチップ6A、6B、6
Cの半田バンプ8またはAuバンプ9が接続される電極
パッド4のみを示し、受動素子が接続される電極パッド
4や電極パッド4同士を接続する配線3の図示は省略し
てある。
【0033】電極パッド4(および電極パッド5)は、
Cuからなる。Cuの表面には、この種の配線基板にお
いて通常行われるNiおよびAuの2層メッキ処理が施
されるが、NiおよびAuメッキが施されない場合は、
それに代えて表面の酸化を防止するための防錆剤(図示
せず)がコーティングされている。防錆剤は、例えばベ
ンゾイミダゾール(Benzimidazole)からなる。
【0034】半田バンプ8が形成されたシリコンチップ
6Aをモジュール基板2の主面に実装するには、まず図
9に示すように、モジュール基板2の電極パッド4上に
異方性導電性フィルム10aをマウントする。異方性導
電性フィルム10aは、Niなどの金属粒子を分散させ
た未硬化のエポキシ系樹脂をフィルム状に加工したもの
で、これをシリコンチップ6Aと同程度のサイズに裁断
し、加熱によって電極パッド4上に貼り付ける。
【0035】次に、図10に示すように、異方性導電性
フィルム10aの上面にシリコンチップ6Aをマウント
し、半田バンプ8とそれに対応する電極パッド4との位
置合わせを行う。
【0036】次に、上方から加圧ツール(図示せず)を
押し付けることによってシリコンチップ6Aの上面に1
0〜30kg/cm2程度の圧力を加え、この状態でモ
ジュール基板2を180℃程度に加熱することにより、
異方性導電性フィルム10aを一旦溶融させた後、硬化
させる。これにより、図11に示すように、シリコンチ
ップ6Aとモジュール基板2との隙間に異方性導電性樹
脂10が充填される。またこのとき、異方性導電性樹脂
10中の金属粒子11が半田バンプ8の表面の自然酸化
膜と電極パッド4の表面の防錆剤とを突き破り、この金
属粒子11を介して半田バンプ8と電極パッド4とが電
気的に接続される(図6参照)。
【0037】このように、本実施形態では、半田バンプ
8をリフローさせずに電極パッド4に接続する。このた
め、半田バンプ8をリフローする場合に比べて電極パッ
ド4の形状の自由度が高くなる。すなわち、半田バンプ
8をリフローする場合には、電極パッド4の縦方向と横
方向の寸法をほぼ等しくする必要があるが、半田バンプ
8をリフローしない場合は、このような制約がない。従
って、例えば電極パッド4の配列方向の寸法を縮小し、
これに直交する方向の寸法を拡大することにより、半田
バンプ8と電極パッド4との接触面積を低減させること
なく、電極パッド4のピッチを縮小することができる。
【0038】また、半田バンプ8をリフローしない場合
は、モジュール基板2が熱変形するような高温で溶融す
る半田材料を使用することもできるので、半田バンプ8
を構成する材料の選択の自由度が高くなる。
【0039】また、本実施形態では、電極パッド4をC
uのみで構成し、その表面にメッキ層を形成しないので
電極パッド4の厚さが薄くなる。そのため、半田バンプ
8およびAuバンプ9を接続する電極パッド4の下部の
基板材料が沈み込むため、LSI直下の樹脂厚さが薄く
なり、接続寿命が改善および向上する。
【0040】一方、Auバンプ9が形成されたシリコン
チップ6Bをモジュール基板2の主面に実装するには、
まず図12に示すように、モジュール基板2の電極パッ
ド4上にシリコンチップ6Bと同程度のサイズに裁断し
た異方性導電性フィルム10bを貼り付けた後、その上
面にシリコンチップ6Bをマウントし、Auバンプ9と
それに対応する電極パッド4との位置合わせを行う。
【0041】次に、上方から加圧ツール(図示せず)を
押し付けることによってシリコンチップ6Bの上面に1
0〜30kg/cm2程度の圧力を加え、この状態でモ
ジュール基板2を180℃程度に加熱することにより、
異方性導電性フィルム10を溶融、硬化させる。これに
より、図13に示すように、シリコンチップ6Bとモジ
ュール基板2との隙間に異方性導電性樹脂10が充填さ
れる。またこのとき、異方性導電性樹脂10中の金属粒
子11が電極パッド4の表面の防錆剤を突き破り、この
金属粒子11を介してAuバンプ9と電極パッド4とが
電気的に接続される(図7参照)。
【0042】なお、本実施形態のマルチチップモジュー
ル1は、モジュール基板2に4個のシリコンチップ6B
を実装する(図1参照)ので、実際の製造工程では、モ
ジュール基板2の電極パッド4上に異方性導電性フィル
ム10bを貼り付けた後、その上面に4個のシリコンチ
ップ6Bをマウントし、これらのシリコンチップ6Bに
上方から同時に加圧ツールを押し付けてモジュール基板
2を加熱する。この場合、異方性導電性フィルム10b
は、図14に示すように、シリコンチップ6B約4個分
のサイズに裁断したものを使用する。
【0043】また、モジュール基板2の主面からシリコ
ンチップ6Bの上面までの高さがシリコンチップ6Aの
それと同じ場合には、1個のシリコンチップ6Aと4個
のシリコンチップ6Bとを同時に一括して実装すること
ができる。この場合、異方性導電性フィルム10bは、
図15に示すように、シリコンチップ6Aの実装領域と
シリコンチップ6Bの実装領域とを覆う程度のサイズに
裁断したものを使用する。他方、シリコンチップ6A、
6Bの高さが異なる場合には、低い方のチップから順に
実装することにより、チップに加圧ツールを押し付ける
際、先に実装したチップに加圧ツールが接触する不具合
を避けることができる。
【0044】図示は省略するが、シリコンチップ6Cお
よびNAND6Dは、前記シリコンチップ6Bをモジュ
ール基板2に実装した方法と同じ方法で6個を一括でモ
ジュール基板2に実装する。
【0045】次に、周知の半田リフロー法によって受動
素子7をモジュール基板2の主面上に実装する。受動素
子7は、シリコンチップ6A、6B、6Cを実装する前
に実装してもよい。その後、モジュール基板2の裏面の
電極パッド5に半田バンプ12を接続し、続いて半田バ
ンプ12をリフローすることにより、前記図1に示した
マルチチップモジュール1が完成する。半田バンプ12
は、例えば37%Pb(鉛)−64%Sn(錫)共晶合
金半田(融点=183℃)など、モジュール基板2の主
面側の半田バンプ8より低い融点を有する半田材料で構
成する。モジュール基板2の裏面の電極パッド5をCu
で構成し、その表面に防錆剤をコーティングした場合、
この防錆剤がフラックスなどの溶剤と反応し、半田バン
プ8と電極パッド5とが電気的に接続される。
【0046】シリコンチップ6Aの主面には、球状の半
田バンプ8に代えて、例えば図16に示すような台形の
断面形状を有する半田バンプ13を形成してもよい。こ
のような形状の半田バンプ13は、例えばシリコンチッ
プ6Aのボンディングパッドの表面にスパッタリング法
で半田材料を堆積することによって形成することができ
る。この場合、バンプ先端が凹凸なため電極パッド4と
の接触面を粗面化することができる。この台形状半田バ
ンプ13は、Pb膜13aを台形状にスパッタしたあ
と、Sn膜13bをその先端にスパッタすることによっ
て形成できる。
【0047】電極パッド4との接触面が粗面化された半
田バンプ13を使用した場合には、異方性導電性樹脂1
0中の金属粒子11が半田バンプ13の表面の自然酸化
膜と電極パッド4の表面の防錆剤とを突き破り易くなる
ため、半田バンプ13と電極パッド4との接続信頼性を
向上させることができる。
【0048】シリコンチップ6Aの主面には、上記した
球状の半田バンプ8や台形の半田バンプ13に代えて、
メッキ法によってAuバンプ14を形成してもよい。こ
のバンプ形成方法は、シリコンチップ6Aの主面に強い
衝撃を与えないので、半田バンプ8、13と同様、シリ
コンチップ6Aの素子形成領域を含めた主面全域に端子
を配置することができる。
【0049】図17は、シリコンチップ6Aの主面に形
成したAuバンプ14をモジュール基板2の電極パッド
4に接続した状態を示す断面図である。半田バンプ8、
13を使用した場合と同様、Auバンプ14と電極パッ
ド4とは、シリコンチップ6Aとモジュール基板2との
隙間に充填された異方性導電性樹脂10中の金属粒子1
1を介して電気的に接続される。
【0050】(実施の形態2)前記実施の形態1では、
シリコンチップ6A、6B、6Cとモジュール基板2と
の隙間に異方性導電性樹脂10を充填したが、本実施形
態では、シリコンチップ6A、6B、6CおよびNAN
D6Dとモジュール基板2との隙間に絶縁性のアンダー
フィル樹脂(封止樹脂)15を充填する。
【0051】図18は、シリコンチップ6Aの主面に形
成した半田バンプ8をモジュール基板2の電極パッド4
に接続し、シリコンチップ6Aとモジュール基板2との
隙間にアンダーフィル樹脂15を充填した状態を示す断
面図である。
【0052】上記アンダーフィル樹脂15は、例えばシ
リカフィラーが含有されたエポキシ系の熱硬化性樹脂に
よって構成される。シリコンチップ6Aとモジュール基
板2との隙間にアンダーフィル樹脂15を充填するに
は、まずシリコンチップ6Aの半田バンプ8とモジュー
ル基板2の電極パッド4とを電気的に接続する。半田表
面の酸化膜は、樹脂中のフィラーにより酸化膜が破れ
る。破れた酸化膜から酸化していない半田と樹脂中のフ
ィラーにより防錆材を破った酸化していないCu表面と
が樹脂の硬化収縮力により接続が電気的に保持される。
【0053】続いてディスペンサなどを使って液状のア
ンダーフィル樹脂15をシリコンチップ6Aの外周に供
給した後、アンダーフィル樹脂15の流動性を高めるた
めにモジュール基板2を70℃程度に加温する。これに
より、アンダーフィル樹脂15が毛細管現象によってシ
リコンチップ6Aとモジュール基板2との隙間に浸入す
る。その後、モジュール基板2を150℃程度で熱処理
することによって、アンダーフィル樹脂15を硬化させ
る。シリコンチップ6B、6Cとモジュール基板2との
隙間にアンダーフィル樹脂15を充填する方法も上記と
同じである。
【0054】シリコンチップ6A、6B、6CおよびN
AND6Dとモジュール基板2との隙間に充填するアン
ダーフィル樹脂15は、液状のタイプに代え、未硬化の
エポキシ系樹脂をフィルム状に加工したものを使用する
こともできる。この場合は、チップサイズに裁断したフ
ィルムを半田バンプ8(またはAuバンプ9)と電極パ
ッド4との間に介在させ、この状態でモジュール基板2
2を150℃程度に加熱することによってフィルムを溶
融、硬化させればよい。
【0055】前記実施の形態1、2では、シリコンチッ
プ6A、6B、6CおよびNAND6Dとモジュール基
板2との隙間に異方性導電性樹脂10を充填したが、本
実施形態では、シリコンチップ6A、6B、6Cとモジ
ュール基板2との隙間に絶縁性のアンダーフィル樹脂
(封止樹脂)15を充填する。
【0056】図19に示すように、モジュール基板2の
主面上には、上記シリコンチップ6A、6B、6Cの
他、ワイヤボンディング方式によって他のシリコンチッ
プDを実装してもよい。この場合、モジュール基板2の
電極パッド4とシリコンチップDとをワイヤ16で接続
する作業は、異方性導電性樹脂10またはアンダーフィ
ル樹脂15を加熱溶融してシリコンチップ6A、6B、
6CおよびNAND6Dとモジュール基板2との隙間に
充填する作業が終了した後に行うことが好ましい。
【0057】(実施の形態3)図20は、本実施形態の
半導体装置の断面図である。この半導体装置は、配線基
板17の主面上に一個のシリコンチップEをフリップチ
ップ実装したBGA(Ball Grid Array)構造のシングル
チップパッケージである。
【0058】この半導体装置の配線基板17は、ガラス
繊維含浸エポキシ樹脂によって構成され、その内部には
信号配線、電源配線およびグランド配線などを構成する
複数層の配線3が形成されている。また、配線基板17
の主面(上面)および下面には、上記配線3に電気的に
接続された複数個の電極パッド4、5が形成されてい
る。配線3および電極パッド4、5はCuからなる。
【0059】配線基板17の主面上には、MPUが形成
された1個のシリコンチップ6Eが実装されている。こ
のシリコンチップ6Eは、その主面(素子形成面)に複
数個の半田バンプ8が形成され、これらの半田バンプ8
を介して配線基板17の電極パッド4に電気的に接続さ
れている。これらの半田バンプ8は、シリコンチップ6
Eの主面のほぼ全域にわたってマトリクス状に配置され
ている。
【0060】シリコンチップ6Eと配線基板17との隙
間には、異方性導電性樹脂10が充填されており、シリ
コンチップ6Eの半田バンプ8と配線基板17の電極パ
ッド4とは、この異方性導電性樹脂10中の金属粒子1
1を介して電気的に接続されている。
【0061】配線基板17の主面上にシリコンチップ6
Eを実装する方法は、前述したシリコンチップ6Aをモ
ジュール基板2の主面上に実装する方法と同じである。
また、シリコンチップ6Eの主面には、球状の半田バン
プ8に代えて、前述した台形の半田バンプを形成した
り、メッキ法によってAuバンプを形成したりしてもよ
い。これらのバンプ形成方法は、シリコンチップ6Eの
主面に強い衝撃を与えないので、素子形成領域を含めた
主面全域に端子を配置することができる。
【0062】シリコンチップ6Eの主面の半田バンプ8
は、その一部を端子として機能しない放熱用のダミーバ
ンプとして構成することもできる。シリコンチップ6E
の主面に放熱用のダミーバンプを形成することにより、
シリコンチップ6Eで発生した熱の一部をダミーバンプ
を通じて配線基板17側に放散させることができる。
【0063】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0064】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0065】本発明によれば、半田バンプをマトリクス
状に形成したチップを異方性導電性樹脂を介して配線基
板にフリップチップ実装することができるので、端子数
の多いチップを高密度に実装したマルチチップモジュー
ルやシングルチップパッケージを安価に提供することが
できる。
【図面の簡単な説明】
【図1】本発明の一実施形態である半導体装置の平面図
である。
【図2】図1のA−A線に沿った断面図である。
【図3】図1のB−B線に沿った断面図である。
【図4】MPUが形成されたシリコンチップの主面の平
面図である。
【図5】DRAMが形成されたシリコンチップの主面の
平面図である。
【図6】図2の要部拡大断面図である。
【図7】図3の要部拡大断面図である。
【図8】モジュール基板の主面の平面図である。
【図9】本発明の一実施形態である半導体装置の製造方
法を示す断面図である。
【図10】本発明の一実施形態である半導体装置の製造
方法を示す断面図である。
【図11】本発明の一実施形態である半導体装置の製造
方法を示す断面図である。
【図12】本発明の一実施形態である半導体装置の製造
方法を示す断面図である。
【図13】本発明の一実施形態である半導体装置の製造
方法を示す断面図である。
【図14】本発明の一実施形態である半導体装置の製造
方法を示す平面図である。
【図15】本発明の一実施形態である半導体装置の製造
方法を示す平面図である。
【図16】シリコンチップに形成された半田バンプの形
状を示す拡大断面図である。
【図17】本発明の他の実施形態である半導体装置の要
部断面図である。
【図18】本発明の他の実施形態である半導体装置の要
部断面図である。
【図19】本発明の他の実施形態である半導体装置の平
面図である。
【図20】本発明の他の実施形態である半導体装置の断
面図である。
【符号の説明】
1 マルチチップモジュール 2 モジュール基板 3 配線 4 電極パッド 5 電極パッド 6A〜6E シリコンチップ 7 受動素子 8 半田バンプ 9 Auバンプ 10 異方性導電性樹脂 10a、10b 異方性導電性フィルム 11 金属粒子 12 半田バンプ(外部接続端子) 13 半田バンプ 13a Pb膜 13b Sn膜 14 Auバンプ 15 アンダーフィル樹脂(封止樹脂) 16 ワイヤ 17 配線基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 育生 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 佐藤 俊彦 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5F044 KK07 LL09 LL11 QQ03 RR01 RR19

Claims (24)

    【特許請求の範囲】
  1. 【請求項1】 半田からなる複数の第1バンプ電極がマ
    トリクス状に形成された第1半導体チップと、半田以外
    の導電材料からなる複数の第2バンプ電極が形成された
    第2半導体チップとが配線基板の主面上にフリップチッ
    プ実装された半導体装置であって、 前記第1半導体チップと前記配線基板の主面との隙間に
    は異方性導電性樹脂が充填され、前記複数の第1バンプ
    電極と前記配線基板の主面に形成された複数の電極パッ
    ドとが前記異方性導電性樹脂中の金属粒子を介して電気
    的に接続され、前記第2半導体チップと前記配線基板の
    主面との隙間には絶縁性の封止用樹脂が充填され、前記
    複数の第2バンプ電極と前記配線基板の主面に形成され
    た複数の電極パッドとが電気的に接続されている、こと
    を特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、前
    記第2バンプ電極は、Auバンプであることを特徴とす
    る半導体装置。
  3. 【請求項3】 Auからなる複数の第1バンプ電極がマ
    トリクス状に形成された第1半導体チップと、Au以外
    の導電材料からなる複数の第2バンプ電極が形成された
    第2半導体チップとが配線基板の主面上にフリップチッ
    プ実装された半導体装置であって、 前記第1半導体チップと前記配線基板の主面との隙間に
    は異方性導電性樹脂が充填され、前記複数の第1バンプ
    電極と前記配線基板の主面に形成された複数の電極パッ
    ドとが前記異方性導電性樹脂中の金属粒子を介して電気
    的に接続され、前記第2半導体チップと前記配線基板の
    主面との隙間には絶縁性の封止用樹脂が充填され、前記
    複数の第2バンプ電極と前記配線基板の主面に形成され
    た複数の電極パッドとが電気的に接続されている、こと
    を特徴とする半導体装置。
  4. 【請求項4】 請求項3記載の半導体装置において、前
    記第1バンプ電極は、メッキにより形成されたAuバン
    プであることを特徴とする半導体装置。
  5. 【請求項5】 請求項1または3記載の半導体装置にお
    いて、前記第1バンプ電極の形状は、台形であることを
    特徴とする半導体装置。
  6. 【請求項6】 請求項5記載の半導体装置において、前
    記台形の第1バンプ電極は、2層の金属層からなり、前
    記配線基板の電極パッドと接触する金属層の表面が粗面
    化されていることを特徴とする半導体装置。
  7. 【請求項7】 請求項1または3記載の半導体装置にお
    いて、前記封止用樹脂は、液状の樹脂を加熱により硬化
    させたものであることを特徴とする半導体装置。
  8. 【請求項8】 請求項1または3記載の半導体装置にお
    いて、前記封止用樹脂は、シート状に成形した樹脂を加
    熱により溶融、硬化させたものであることを特徴とする
    半導体装置。
  9. 【請求項9】 請求項1または3記載の半導体装置にお
    いて、複数のボンディングパッドが形成された第3半導
    体チップが前記配線基板の主面上に実装され、前記複数
    のボンディングパッドと前記配線基板の主面に形成され
    た複数の電極パッドとがワイヤを介して電気的に接続さ
    れていることを特徴とする半導体装置。
  10. 【請求項10】 半田からなる複数の第1バンプ電極が
    マトリクス状に形成された半導体チップが配線基板の主
    面上にフリップチップ実装された半導体装置であって、 前記半導体チップと前記配線基板の主面との隙間には異
    方性導電性樹脂が充填され、前記複数の第1バンプ電極
    と前記配線基板の主面に形成された複数の第1電極パッ
    ドとが前記異方性導電性樹脂中の金属粒子を介して電気
    的に接続され、 前記配線基板の主面と対向する裏面には、前記配線基板
    の内部配線を介して前記複数の第1電極パッドのいずれ
    かと電気的に接続された複数の第2電極パッドが形成さ
    れ、前記複数の第2電極パッドのそれぞれには半田から
    なる第2バンプ電極が形成されている、ことを特徴とす
    る半導体装置。
  11. 【請求項11】 半田からなる複数の第1バンプ電極が
    マトリクス状に形成された半導体チップが配線基板の主
    面上にフリップチップ実装された半導体装置であって、 前記半導体チップと前記配線基板の主面との隙間には絶
    縁性の封止用樹脂が充填され、前記複数の第1バンプ電
    極と前記配線基板の主面に形成された複数の第1電極パ
    ッドとが電気的に接続され、 前記配線基板の主面と対向する裏面には、前記配線基板
    の内部配線を介して前記複数の第1電極パッドのいずれ
    かと電気的に接続された複数の第2電極パッドが形成さ
    れ、前記複数の第2電極パッドのそれぞれには半田から
    なる第2バンプ電極が形成されている、ことを特徴とす
    る半導体装置。
  12. 【請求項12】 請求項11記載の半導体装置におい
    て、前記封止用樹脂は、液状の樹脂を加熱により硬化さ
    せたものであることを特徴とする半導体装置。
  13. 【請求項13】 請求項11記載の半導体装置におい
    て、前記封止用樹脂は、シート状に成形した樹脂を加熱
    により溶融、硬化させたものであることを特徴とする半
    導体装置。
  14. 【請求項14】 請求項10〜13のいずれか一項に記
    載の半導体装置において、前記第1バンプ電極の形状
    は、台形であることを特徴とする半導体装置。
  15. 【請求項15】 請求項14記載の半導体装置におい
    て、前記台形の第1バンプ電極は、2層の金属層からな
    り、前記配線基板の第1電極パッドと接触する金属層の
    表面が粗面化されていることを特徴とする半導体装置。
  16. 【請求項16】 請求項10〜13のいずれか一項に記
    載の半導体装置において、前記第1バンプ電極の融点は
    330℃であり、前記第2バンプ電極の融点は184℃
    であることを特徴とする半導体装置。
  17. 【請求項17】 請求項10〜13のいずれか一項に記
    載の半導体装置において、前記第1バンプ電極を構成す
    る半田はPb−Sn(Sn1.7〜1.8wt%)から
    なり、前記第2バンプ電極を構成する半田はPb−Sn
    (Pb37wt%)からなることを特徴とする半導体装
    置。
  18. 【請求項18】 以下の工程を有する半導体装置の製造
    方法; (a)主面に半田からなる複数のバンプ電極が形成され
    た半導体チップと、主面に複数の電極パッドが形成され
    た配線基板と、異方性導電性フィルムとを用意する工
    程、(b)前記半導体チップの主面に形成された前記複
    数のバンプ電極と前記配線基板の主面に形成された前記
    複数の電極パッドとを対向して配置し、前記複数のバン
    プ電極と前記複数の電極パッドとの間に前記異方性導電
    性フィルムを介在させる工程、(c)前記配線基板を加
    熱して前記異方性導電性フィルムを溶融、硬化させるこ
    とにより、前記半導体チップと前記配線基板との隙間に
    異方性導電性樹脂を充填し、前記異方性導電性樹脂中の
    金属粒子を介して前記複数のバンプ電極のそれぞれと前
    記複数の電極パッドのそれぞれとを電気的に接続する工
    程。
  19. 【請求項19】 以下の工程を有する半導体装置の製造
    方法; (a)主面に半田からなる複数のバンプ電極が形成され
    た複数の半導体チップと、主面に複数の電極パッドが形
    成された配線基板と、一枚の異方性導電性フィルムとを
    用意する工程、(b)前記複数の半導体チップのそれぞ
    れの主面に形成された前記複数のバンプ電極と前記配線
    基板の主面に形成された前記複数の電極パッドとを対向
    して配置し、前記複数のバンプ電極と前記複数の電極パ
    ッドとの間に前記一枚の異方性導電性フィルムを介在さ
    せる工程、(c)前記配線基板を加熱して前記異方性導
    電性フィルムを溶融、硬化させることにより、前記複数
    の半導体チップのそれぞれと前記配線基板との隙間に異
    方性導電性樹脂を充填し、前記異方性導電性樹脂中の金
    属粒子を介して前記複数のバンプ電極のそれぞれと前記
    複数の電極パッドのそれぞれとを電気的に接続する工
    程。
  20. 【請求項20】 以下の工程を有する半導体装置の製造
    方法; (a)主面に半田からなる複数のバンプ電極が形成され
    た複数の半導体チップと、主面に複数の電極パッドが形
    成された配線基板と、一枚の絶縁性樹脂シートとを用意
    する工程、(b)前記複数の半導体チップのそれぞれの
    主面に形成された前記複数のバンプ電極と前記配線基板
    の主面に形成された前記複数の電極パッドとを対向して
    配置し、前記複数のバンプ電極と前記複数の電極パッド
    との間に前記一枚の絶縁性樹脂シートを介在させる工
    程、(c)前記配線基板を加熱して前記絶縁性樹脂シー
    トを溶融、硬化させることにより、前記複数の半導体チ
    ップのそれぞれと前記配線基板との隙間に封止用樹脂を
    充填し、前記複数のバンプ電極のそれぞれと前記複数の
    電極パッドのそれぞれとを電気的に接続する工程。
  21. 【請求項21】 請求項18、19または20記載の半
    導体装置の製造方法において、前記配線基板を加熱する
    際、前記異方性導電性樹脂中のフィラーまたはバンプ電
    極表面の凹凸によりチップ上面に圧力を加えることでバ
    ンプ電極表面の自然酸化膜を除去することを特徴とする
    半導体装置の製造方法。
  22. 【請求項22】 請求項18、19または20記載の半
    導体装置の製造方法において、前記配線基板を加熱する
    温度は、前記バンプ電極を構成する前記半田の溶融温度
    以下であることを特徴とする半導体装置の製造方法。
  23. 【請求項23】 請求項19または20記載の半導体装
    置の製造方法において、前記複数の半導体チップは、前
    記配線基板の主面からの高さが異なる複数の半導体チッ
    プによって構成され、高さの低い半導体チップから順に
    前記配線基板の主面上に実装することを特徴とする半導
    体装置の製造方法。
  24. 【請求項24】 請求項18または19記載の半導体装
    置の製造方法において、前記電極パッドはCuからな
    り、前記配線基板を加熱する工程に先立って、その表面
    に防錆剤を塗布することを特徴とする半導体装置の製造
    方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505641B1 (ko) * 2002-09-10 2005-08-03 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템
JP2005340724A (ja) * 2004-05-31 2005-12-08 Matsushita Electric Ind Co Ltd 半導体集積回路
US6989607B2 (en) 2002-03-20 2006-01-24 International Business Machines Corporation Stress reduction in flip-chip PBGA packaging by utilizing segmented chips and/or chip carriers
JP2009118626A (ja) * 2007-11-06 2009-05-28 Dainippon Printing Co Ltd サスペンション基板およびその製造方法
US8580620B2 (en) 2009-08-12 2013-11-12 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2018046292A (ja) * 2017-11-22 2018-03-22 東芝メモリ株式会社 半導体記憶装置
US10566033B2 (en) 2011-02-23 2020-02-18 Toshiba Memory Corporation Semiconductor device

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989607B2 (en) 2002-03-20 2006-01-24 International Business Machines Corporation Stress reduction in flip-chip PBGA packaging by utilizing segmented chips and/or chip carriers
KR100505641B1 (ko) * 2002-09-10 2005-08-03 삼성전자주식회사 메모리 모듈 및 이를 구비하는 메모리 시스템
JP2005340724A (ja) * 2004-05-31 2005-12-08 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4543755B2 (ja) * 2004-05-31 2010-09-15 パナソニック株式会社 半導体集積回路
JP2009118626A (ja) * 2007-11-06 2009-05-28 Dainippon Printing Co Ltd サスペンション基板およびその製造方法
US8580620B2 (en) 2009-08-12 2013-11-12 Renesas Electronics Corporation Method of manufacturing semiconductor device
US10566033B2 (en) 2011-02-23 2020-02-18 Toshiba Memory Corporation Semiconductor device
US10847190B2 (en) 2011-02-23 2020-11-24 Toshiba Memory Corporation Semiconductor device
US11244708B2 (en) 2011-02-23 2022-02-08 Kioxia Corporation Semiconductor device
JP2018046292A (ja) * 2017-11-22 2018-03-22 東芝メモリ株式会社 半導体記憶装置

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