JP2002217232A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002217232A JP2001006375A JP2001006375A JP2002217232A JP 2002217232 A JP2002217232 A JP 2002217232A JP 2001006375 A JP2001006375 A JP 2001006375A JP 2001006375 A JP2001006375 A JP 2001006375A JP 2002217232 A JP2002217232 A JP 2002217232A
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政佳 篠田
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Abstract

(57)【要約】 【課題】 フリップチップ工法適用の際、高温または多
湿環境中でのオープン不良や接続抵抗の増加を防止す
る。 【解決手段】 配線基板20の上に形成されたランド2
2に錫(Sn)めっき被膜23を形成し、金(Au)バ
ンプ17が形成された半導体チップ11を配線基板20
の上に載せて、錫めっき被膜23に金バンプ17を熱圧
着する。この熱圧着により、ランド22と金バンプ17
とは錫めっき被膜23と金バンプ17との金−錫共晶層
によって電気的かつ機械的に接続される。 【効果】 ランドと金バンプとは錫めっき被膜と金バン
プとの金−錫共晶層によって電気的かつ機械的に接続さ
れるため、オープン不良や接続抵抗の増加を防止でき
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体素子を含む集積回路が作り込
まれた半導体チップ(以下、チップという。)を電気配
線が形成された配線基板にフリップチップ方式によって
機械的かつ電気的に接続する半導体装置の製造に利用し
て有効な技術に関する。
【0002】
【従来の技術】狭小ピッチおよび多ピンに対応するフリ
ップチップ工法として、絶縁樹脂に微細な導電粒子を分
散させたACF(Anstropic Conductive Film )を使用
したものがある。すなわち、配線基板のニッケル−金め
っき被膜が被着されたランドの上にチップの大きさに対
応したACFを貼付し、金バンプが形成されたチップを
フェイスダウンで載せて熱圧着するフリップチップ工法
である。このACFを使用した方法においては、金バン
プと配線基板のランドとはACFの導電粒子が介在した
接触によって電気的に接続される。そして、ACFの絶
縁樹脂は配線基板とチップとの熱膨張係数差や反りを緩
和するアンダフィル樹脂層として機能する。
【0003】なお、フリップチップ技術を述べてある例
としては、株式会社工業調査会発行「IC化実装技術」
昭和55年1月15日発行 P81、P103〜P10
5、がある。
【0004】
【発明が解決しようとする課題】しかしながら、ACF
を使用したフリップチップ工法においては、金バンプと
配線基板のランドとの電気的接続が界面同士の接触だけ
であるため、高温または多湿環境における膨張、膨潤等
によってオープン不良が発生し易く、また、オープン不
良まで達しなくても接続抵抗が不安定になるという問題
点があることが、本発明者によって明らかにされた。
【0005】本発明の目的は、オープン不良や接続抵抗
の不安定を防止することができる半導体装置の製造方法
を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【0008】すなわち、配線基板上に形成されたランド
に錫めっき被膜を形成し、金バンプが形成された半導体
チップをこの配線基板の上に載せて、前記錫めっき被膜
に前記金バンプを熱圧着することを特徴とする。
【0009】前記した手段によれば、ランドと金バンプ
とは錫めっき被膜と金バンプとの金−錫共晶層によって
電気的かつ機械的に接続されるため、オープン不良や接
続抵抗の不安定化の発生を防止することができる。
【0010】
【発明の実施の形態】図1は本発明の一実施の形態であ
る半導体装置の製造方法によって製造された半導体装置
を示しており、(a)は一部切断正面図、(b)は拡大
部分断面図である。図2以降は本発明の一実施の形態で
ある半導体装置の製造方法の各工程を示している。
【0011】本実施の形態において、本発明に係る半導
体装置は、図1に示されているように構成されている。
すなわち、半導体装置10は半導体素子を含む集積回路
が作り込まれた半導体チップ(以下、チップという。)
11が、電気配線が作り込まれた配線基板20に金スタ
ッドバンプ17、ランド22および金−錫共晶層18に
よって機械的かつ電気的に接続されて構成されている。
【0012】図1に示されているように、チップ11は
四角形の小さな平板形状に形成されており、チップ11
のアクティブ・エリア側主面(以下、第一主面とい
う。)には半導体素子を含む集積回路が作り込まれてい
る。チップ11の第一主面には絶縁物から形成された保
護膜12が被着されており、保護膜12には電極パッド
13が複数個、集積回路に電気的に接続されて形成され
ている。各電極パッド13には金からなる金スタッドバ
ンプ17が金線が使用されたワイヤボンディング法によ
ってそれぞれ突設されている。
【0013】配線基板20はガラス含浸エポキシ樹脂基
板やセラミック基板等の絶縁基板によって形成された本
体21を備えており、本体21は半導体装置10の外形
を規定する四角形の板形状に形成されている。本体21
の上面におけるチップ搭載エリア(図面ではチップ搭載
エリア付近だけが示されている。)にはランド22が複
数個、チップ11における各電極パッド13にそれぞれ
対応するように配列されており、各ランド22の上には
錫めっき被膜23が被着されている。本体21の側面に
は外部端子24が複数形成されており、外部端子24は
各ランド22に電気配線25によってそれぞれ電気的に
接続されている。
【0014】チップ11は配線基板20の上に、各金ス
タッドバンプ17が各ランド22に整合された状態で熱
圧着されることにより形成された金−錫共晶層18によ
って機械的かつ電気的に接続されている。チップ11と
配線基板20との隙間に充填されたアンダフィル樹脂層
27によって、金−錫共晶層18は樹脂封止されてい
る。
【0015】以下、本発明の一実施の形態である半導体
装置の製造方法を説明する。この説明によって、前記半
導体装置の構成の詳細が共に明らかにされる。
【0016】ICの製造方法における所謂前工程におい
て、図2(a)に示されているように、半導体素子を含
む集積回路はウエハ15に所望のチップ11に相当する
区画に形成された各チップ部16毎にそれぞれ作り込ま
れる。図2(b)に参照されるように、ウエハ15の集
積回路が形成されたアクティブエリア側の主面である第
一主面には、絶縁物から形成された保護膜12が被着さ
れる。保護膜12にはアルミニウム被膜からなる電極パ
ッド13が各チップ部16毎に複数個ずつ、所定の間隔
を有するアレー状に配列されて、リソグラフィー処理お
よびエッチング処理によって選択的にそれぞれ形成され
る。
【0017】このウエハ15の状態で、各電極パッド1
3の表面には酸化防止被膜14が図2(b)に示されて
いるように被着される場合がある。この場合、酸化防止
被膜14の被着により、酸化し易い電極パッド13のア
ルミニウムの表面の酸化が防止されることになる。ちな
みに、金からなる酸化防止被膜を適用する場合、前記金
被膜の電極パッド13への選択的形成方法としては、金
被膜を蒸着した後にリソグラフィー処理およびエッチン
グ処理によって選択的に形成する方法や、マスキングし
た状態で金被膜を蒸着して選択的に形成する方法、金メ
ッキ処理によって選択的に形成する方法等を採用するこ
とができる。
【0018】各電極パッド13には金スタッドバンプ
(以下、バンプという。)17がそれぞれ突設される。
ここで、図3についてバンプ17の形成方法を説明す
る。
【0019】図3(a)に示されているように、バンプ
17の素材となる金系材料(金またはその合金)からな
るワイヤ30が熱圧着または超音波熱圧着式のワイヤボ
ンディング装置(図示せず)におけるキャピラリー31
に挿通され、その先端部がキャピラリー31の先端から
突出される。ワイヤ30のキャピラリー31の先端から
の突出端部の長さHは予め設定されており、ワイヤ30
はキャピラリー31の先端から当該設定された長さHだ
け突出される。
【0020】図3(b)に示されているように、ワイヤ
ボンディング装置における放電トーチ32による熱エネ
ルギーがワイヤ30の突出端部に付勢されると、ワイヤ
30の突出端部は加熱溶融し、表面張力によってボール
33を形成する。ボール33は加熱溶融量の増大に伴っ
て肥大化するとともに、次第にキャピラリー31の先端
面31aの方向に上昇して行く。
【0021】次いで、キャピラリー31が電極パッド1
3の方向に下降されて、図3(c)に示されているよう
に、ボール33が電極パッド13の上にキャピラリー3
1の先端面31aによって押接される。この押接によ
り、ボール33は電極パッド13の上でキャピラリー3
1の先端面31aの形状に倣った円盤形状ないしは略半
球形状に形成される。また、電極パッド13が加熱され
たり、キャピラリー31に超音波エネルギーが付勢され
ることにより、ボール33は電極パッド13に圧着され
て固定された状態になる。
【0022】ボール33が電極パッド13に固定される
と、図3(d)に示されているように、キャピラリー3
1はワイヤ30をフリーにした状態で電極パッド13か
ら離れる方向に上昇され、ボール33が電極パッド13
に固定されたワイヤ30はキャピラリー31から相対的
に繰り出される。このときのワイヤ30のキャピラリー
31からの突出端部の長さも予め設定された長さHに制
御される。
【0023】ワイヤ30が所定の長さHだけ突出される
と、キャピラリー31に付帯されたクランパ(図示せ
ず)がワイヤ30を把持した状態で、キャピラリー31
が上昇される。このキャピラリー31の上昇に伴って、
ワイヤ30が電極パッド13に固定されたボール33に
対して引き上げられるため、ワイヤ30は図3(e)に
示されているように引き千切られる。そして、電極パッ
ド13に固定されて残ったボール33によってバンプ1
7が形成された状態になる。以上のバンプ形成方法が繰
り返されることにより、複数個の電極パッド13の上に
バンプ17が順次形成されて行く。
【0024】以上のように製造されたウエハ15はダイ
シング工程において、各チップ11に分断され、後の組
立工程に送られる。
【0025】以上のようにチップ11が前工程において
製造されている間に、配線基板20が同時進行ないしは
先行して図4に示されているように製造されて、予め準
備される。
【0026】すなわち、配線基板20の本体21はガラ
ス含浸エポキシ樹脂基板やセラミック基板等の絶縁基板
が使用されて、複数個のチップやその他の電気部品が搭
載可能な四角形の板形状に形成されている。本体21の
上面におけるチップ11の搭載エリアには銅(Cu)か
らなるランド22が複数個、チップ11における各電極
パッド13にそれぞれ対応するように配列されて形成さ
れており、接続時に充分なフィレット形状を形成するた
めに、ランド22の幅はバンプ17が直接接合している
幅よりも広く設定されている。また、ランド22の表面
には錫めっき被膜23が銅表面上に選択的に被着されて
おり、接続時やリフロー時の錫の流れ出しショートを防
止するために、錫めっき被膜23の厚さは1μm以下に
設定されている。本体21の下面の外周辺部には複数の
外部端子24が形成されており、複数のランド22と複
数の外部端子24とは各電気配線25によって電気的に
接続されている。本体21の上面にはソルダレジスト膜
26が各ランド22の錫めっき被膜23を露出させるよ
うに被着されている。
【0027】以上のように製造され予め準備された配線
基板20の上面の上には、前記した通りにバンプ17が
突設されたチップ11が、図5(a)に示されているよ
うに位置合わせされ、その後、図5(b)に示されてい
るように、機械的かつ電気的に接続される。すなわち、
チップ11は配線基板20の上に各バンプ17が各ラン
ド22に整合された状態で、300℃以上の作業温度に
加熱されながら30gf/バンプ程度の荷重を印加して
圧接されることにより熱圧着される。この熱圧着によ
り、錫めっき被膜23とバンプ17とによって金−錫共
晶層(共晶温度280℃)18が一体的に形成されるた
め、チップ11は配線基板20に電気的かつ機械的に接
続される。
【0028】その後、図1に示されているように、チッ
プ11と配線基板20との隙間にアンダフィル樹脂層2
7が形成される。このアンダフィル樹脂層27はチップ
11と配線基板20との隙間に形成されたバンプ17、
ランド22および金−錫共晶層18群を樹脂封止するこ
とができるとともに、チップ11と配線基板20とを機
械的に接着することができるため、半導体装置10の接
合信頼性を高めることができる。
【0029】以上のようにして前記した図1に示されて
いる半導体装置10が製造されたことになる。
【0030】前記実施の形態によれば、次の効果が得ら
れる。
【0031】1) 配線基板のランドに錫めっき被膜を形
成してチップの金スタッドバンプを熱圧着することによ
り、接合界面に金−錫共晶層が形成されるため、ランド
と金スタッドバンプとを大きな強度で接合することがで
きるとともに、当該接合界面の合金の融点を通常のリフ
ロー温度(245℃)よりも高温に設定することができ
る。
【0032】2) 配線基板のランドに錫めっき被膜を形
成してチップの金スタッドバンプを熱圧着することによ
り、ランドと金スタッドバンプとを金−錫共晶層によっ
て機械的かつ電気的に接続することができるため、オー
プン不良や接続抵抗の低下を防止することができる。
【0033】3) 配線基板のランドの上に接続されるめ
っき被膜を極薄の錫めっき被膜だけとすることにより、
ニッケル−金めっき被膜の場合と比較してコストを低下
させることができる。
【0034】4) ワイヤボンディング技術を使用してチ
ップにバンプを形成することにより、特殊なプロセスを
使用せずに済むため、半導体装置の製造コストを低減す
ることができる。
【0035】5) チップと配線基板との隙間にアンダフ
ィル樹脂層を形成することにより、このアンダフィル樹
脂層によってチップと配線基板との隙間に形成されたバ
ンプ、ランドおよび金−錫共晶層群を樹脂封止すること
ができるとともに、チップと配線基板とを機械的に接着
することができるため、半導体装置の接合信頼性を高め
ることができる。
【0036】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【0037】例えば、チップのバンプは金線を使用した
ワイヤボンディング法によって形成するに限らず、金め
っき法によって形成してもよい。金めっき法によれば、
ウエハ一枚当たりのチップの取得数が多い場合に、ワイ
ヤボンディング法に比べてコストを低下させることがで
きる。
【0038】錫めっき被膜としては錫に限らず、錫系の
合金を使用してもよい。錫系合金を使用することによ
り、錫めっき被膜特有のホイスカの出現を抑制すること
ができ、融点降下による接合温度を低下させることがで
きる。
【0039】アンダフィル樹脂層はチップ搭載後に塗布
するに限らず、チップ搭載前に塗布してもよい。チップ
搭載前に塗布することにより、狭小ピッチ化によって金
バンプの高さが低くなった場合でもアンダフィル樹脂層
を形成することができる。
【0040】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の製造方法に適用した場合について説明したが、そ
れに限定されるものではなく、BGA( Ball Grid Arr
ay Pakage )を備えたIC等の半導体装置の製造方法全
般に適用することができる。
【0041】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【0042】配線基板のランドに錫めっき被膜を形成し
てチップの金バンプを熱圧着することにより、ランドと
金バンプとを金−錫共晶層によって機械的かつ電気的に
接続することができるため、オープン不良や接続抵抗の
不安定を防止することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置を示し
ており、(a)は一部切断正面図、(b)は拡大部分断
面図である。
【図2】本発明の一実施の形態である半導体装置の製造
方法におけるチップの製造方法を示しており、(a)は
平面図、(b)は(a)のb−b線に沿う拡大断面図で
ある。
【図3】(a)、(b)、(c)、(d)、(e)はバ
ンプ形成工程を示す各拡大部分断面図である。
【図4】配線基板を示しており、(a)は一部省略一部
切断正面図、(b)は一部省略平面図である。
【図5】チップと配線基板の接続工程を示しており、
(a)は正面断面図、(b)は拡大部分断面図である。
【符号の説明】
10…半導体装置、11…チップ、12…保護膜、13
…電極パッド、14、酸化防止被膜、15…ウエハ、1
6…チップ部、17…金スタッドバンプ、18…金−錫
共晶層、20…配線基板、21…本体、22…ランド、
23…錫めっき被膜、24…外部端子、25…電気配
線、26…ソルダレジスト膜、27…アンダフィル樹脂
層、30…ワイヤ、31…キャピラリー、31a…先端
面、32…放電トーチ、33…ボール。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 配線基板上に形成されたランドに錫(S
    n)めっき被膜を形成し、金(Au)バンプが形成され
    た半導体チップをこの配線基板の上に載せて、前記錫め
    っき被膜に前記金バンプを熱圧着することを特徴とする
    半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004011262A1 (ja) 2002-07-25 2004-02-05 Seiko Epson Corporation 液体吐出装置、及び、印刷システム
JP2007103618A (ja) * 2005-10-04 2007-04-19 Seiko Instruments Inc 電子装置の製造方法及び製造装置

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