KR20080002491A - 플립 칩 패키지 - Google Patents

플립 칩 패키지 Download PDF

Info

Publication number
KR20080002491A
KR20080002491A KR1020060061356A KR20060061356A KR20080002491A KR 20080002491 A KR20080002491 A KR 20080002491A KR 1020060061356 A KR1020060061356 A KR 1020060061356A KR 20060061356 A KR20060061356 A KR 20060061356A KR 20080002491 A KR20080002491 A KR 20080002491A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
solder
flip chip
chip package
circuit board
Prior art date
Application number
KR1020060061356A
Other languages
English (en)
Inventor
김종훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061356A priority Critical patent/KR20080002491A/ko
Publication of KR20080002491A publication Critical patent/KR20080002491A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 칩과 인쇄회로 기판 사이에 충진된 충진 부재의 측면이 외부로 개방된 플립 칩 타입 반도체 패키지를 개시한다. 개시된 본 발명의 플립 칩 타입 반도체 패키지는, 일측에 다수의 입출력 패드가 형성된 반도체 칩; 반도체 칩의 전기적 신호를 외부에 전달하기 위한 매개체 역할을 하는 인쇄회로 기판; 반도체 칩의 입출력 패드와 인쇄회로 기판을 접합시키면서 양방향으로 전기적 패스를 제공하는 접착 및 통전 부재; 통전 부재의 신뢰성 향상을 위하여 반도체 칩과 인쇄회로 기판 사이에 충진된 충진 부재; 반도체 칩을 보호하기 위한 EMC; 인쇄회로 기판의 하면에 위치한 각 볼랜드에 융착된 다수의 솔더볼을 포함하여 이루어진다.

Description

플립 칩 패키지 {FLIP CHIP PACKAGE}
도 1a 내지 도 1c는 종래 플립 칩 패키지들을 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 솔더 범프 타입 플립 칩 패키지를 도시한 단면도.
도 2b는 본 발명의 실시예에 따른 스터드 범프 타입 플립 칩 패키지를 도시한 단면도.
도 2c는 본 발명의 실시예에 따른 ACF를 이용한 스터드 범프 타입 플립 칩 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 칩 16 : 솔더 범프
18 : 언더필 20 : EMC
22 : 인쇄회로 기판 26 : 솔더 볼
30a : 스터드 범프 36 : ACF
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 신뢰성을 향상시 킨 플립 칩 패키지(Flip Chip Package)에 관한 것이다.
플립 칩 패키지는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩의 입출력 패드 위에 전기적 도선 역할을 하는 솔더 범프(solder bump)와 같은 돌출부를 형성시켜 반도체 칩과 기판을 연결하는 것으로 반도체의 동작 속도를 향상시킬 수 있는 반도체 칩 패키지이다.
또한, 플립 칩 타입 반도체 패키지는 반도체 칩 내부 회로에서 입출력 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정력(Self-Alignment) 특성 때문에 본딩이 용이한 장점이 있다.
도 1a 내지 도 1c는 종래 플립 칩 패키지를 도시한 단면도이다.
도 1a에 도시된 바와 같이, 플립 칩 패키지 중 솔더 범프 타입 플립 칩 패키지는 일측에 다수의 입출력 패드(12)가 형성된 반도체 칩(10), 반도체 칩(10)의 전기적 신호를 외부에 전달하기 위한 매개체 역할을 하는 인쇄회로 기판(22), 반도체 칩(10)의 입출력 패드(12)에 콘택되어 있는 다수의 언더 범프 메탈러지(Under Bump Metallurgy : 이하 "UBM" 이라고 함)(14), UBM(14) 및 인쇄회로 기판(22)의 접속 패드(28)에 콘택되어 전기 신호의 도선 역할을 하는 솔더 범프(16), 반도체 칩(10)과 인쇄회로 기판(22) 사이에 충진되어 솔더 접합부의 피로 수명을 향상시키고 외부 환경으로부터 반도체 칩(10)을 보호하며 솔더 범프(16)가 받는 응력의 일부를 흡수하는 언더필(Underfill)(18), 외부 환경으로부터 상기 반도체 칩(10)을 보호하기 위하여 반도체 칩(10)과 언더필(18) 등을 봉지하는 봉지제인 EMC (Epoxy Molding Compound : 이하 "EMC"라고 함)(20), 상기 인쇄회로 기판(22)의 하면에 위치한 각 볼랜드(24)에 융착된 다수의 솔더 볼(26)로 구성된다.
도 1b는 도시된 바와 같이, 플립 칩 패키지 중 스터드 범프 타입 플립 칩 패키지로, 도 1a의 솔더 범프 타입 플립 칩 패키지와 비교하여 UBM을 사용하지 않고 전기 도선의 역할을 하는 통전 부재로 스터드 범프(30a)와 솔더(32)를 사용하는 면에서 구별되는데, 스터드 범프(30a)는 반도체 칩(10)의 입출력 패드(12) 부분에 와이어를 본딩 한 후 와이어를 잘라내어 형성시키고, 솔더(32)는 인쇄회로 기판(22)의 접속 패드(28) 부분에 직접적으로 콘택되어 있으며 스터드 범프(30a)와 접합되어 전기적인 연결을 만든다. 그리고, 스터드 범프(30a)와 솔더(32)와 같은 통전 부재를 제외한 플립 칩 패키지의 나머지 다른 구성요소들은 도 1a의 구성요소와 동일하다.
도 1c는 도시된 바와 같이, 플립 칩 패키지 중 이방성 도체 필름(Anisotropic Conductive Film : 이하 "ACF" 이라고 함)을 이용한 스터드 타입 플립 칩 패키지로, 도 1b의 스터드 범프 타입 플립 칩 패키지와 비교하여 스터드 범프(30b)의 형태가 다르고 솔더를 사용하지 않으며 전기 도선의 역할과 통전 부재 및 접합을 위한 접착제의 역할 그리고 언더필의 역할을 하는 ACF(26)를 사용하는 면에서 구별되는데, 스터드 범프(30b)는 반도체 칩(10)의 입출력 패드(12) 부분에 와이어를 본딩 한 후 와이어를 잘라내고 일정 높이로 연마하여 형성시킨다. 그리고 스터드 범프(30b)의 형태가 다르고 솔더를 사용하지 않으며 언더필을 대신하여 ACF(36)를 사용하는 것과 같은 통전 및 접착 부재 그리고 언더필을 제외한 나머지 플립 칩 패키지의 구성요소들은 도 1b의 구성요소와 동일하다.
그런데, 종래의 플립 칩 패키지를 포함하여 전술한 플립 칩 패키지들은 고온에서 언더필이 급격한 부피 팽창을 하고 이로 인하여 솔더 범프(16)와 스터드 범프(30a, 30b) 및 ACF(24)에 인장응력이 가해지게 되는데, 언더필 및 ACF(24)가 EMC(20)에 의해 둘러싸여 있는 경우 인쇄회로 기판(22)의 상면과 수평방향으로 열팽창이 발생할 수 없기 때문에 수직방향으로 열팽창이 더욱 가중되고 수직방향으로 큰 인장응력을 받게 된 솔더 범프(16)와 스터드 범프(30a, 30b) 및 ACF(24)는 크랙과 층간의 들뜸 현상으로 전기적 접촉이 원활하지 못하게 되는 문제를 갖게 되었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 반도체 칩과 인쇄회로 기판 사이에 충진된 언더필과 같은 충진 부재 물질이 제조 공정 또는 사용중에 받게 되는 열팽창에 의한 수직 방향으로의 인장응력을 완화시켜 패키지의 신뢰성이 향상된 플립 칩 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 플립 칩 패키지는 일측에 다수의 입출력 패드가 형성된 반도체 칩; 반도체 칩의 전기적 신호를 외부에 전달하기 위한 매개체 역할을 하는 인쇄회로 기판; 반도체 칩의 입출력 패드와 인쇄회로 기판을 접합시키면서 양방향으로 전기적 패스를 제공하는 접착 및 통전 부재; 통전 부재의 신뢰성 향상을 위하여 반도체 칩과 인쇄회로 기판 사이에 충진된 충진 부재; 반도체 칩을 보호하기 위한 EMC; 인쇄회로 기판의 하면에 위치한 각 볼랜드에 융착된 다수의 솔더볼을 포함하여 이루어진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a는 본 발명의 실시예에 따른 솔더 범프 타입 플립 칩 패키지를 도시한 단면도이다. 여기서, 도 1a와 동일한 부분은 동일한 도면부호로 나타내도록 한다.
본 발명에 따른 솔더 범프 타입 플리 칩 패키지는, 도 1a에 도시된 플립 칩 패키지의 구성과 비교하여 언더필의 측면이 EMC에 의해 봉지되지 않고 외부로 노출되어 있어 있는 특징을 가진다.
도 2a에 도시된 바와 같이, 다수의 입출력 패드(12)가 형성된 반도체 칩(10)과, 반도체 칩(10)의 입출력 패드(12) 위에 전기 신호의 도선 역할을 하는 다수의 UBM(14)과 솔더 범프(16)를 형성시키고, 반도체 칩의 입출력 패드(12) 위에 접합된 UBM(14) 및 솔더 범프(16)가 형성된 반도체 칩(10)을 인쇄회로 기판(22)의 상면 방향으로 페이스 다운(Face down)시켜 솔더 페이스트(Solder paist)(미도시)가 도포된 인쇄회로 기판(22)과 리플로우 솔더링(Reflow Soldering) 공정을 이용하여 실장시킨다.
그런 다음, 솔더 범프(16)의 신뢰성 향상을 위하여 반도체 칩과 인쇄회로 기판(22) 사이에 인쇄회로 기판(22)의 크기와 유사하게 모세관 현상을 이용하여 언더필(18)을 충진 시키고, 반도체 칩(10)을 보호하기 위해 EMC(20)로 반도체 칩(10)을 봉지 하는데, EMC(20)는 인쇄회로 기판(22)의 상면과 수평방향인 언더필의 측면을 봉지 시키지 않고 언더필(18)의 상부만을 봉지시켜 언더필(18)의 측면이 외부로 노출되어 있는 형태를 갖게한다.
마지막으로 인쇄회로 기판(22)의 하면에 위치한 각 볼랜드(24)에 휘발성의 플럭수(Flux)를 도포한 상태에서 솔더볼(26)을 안착시키고 고온의 퍼니스(Furnice)에 넣어 융착시킨다.
상기 UBM(14)은 반도체 칩(10)의 입출력 패드(12)와 솔더 범프(16)의 직접 연결이 힘들기 때문에 접합이 용이하고 솔더 범프(16)를 형성하는 솔더의 용융으로 솔더가 반도체 칩으로 확산하는 방지하기 위하여 반도체 칩(10)의 입출력 패드(12)와 솔더 범프(16) 사이에 형성하는 다층 금속층으로 접합층(미도시), 확산방지층(미도시), 젖음층(미도시)으로 구성되어 반도체 칩(10)의 입출력 패드(12) 부분에 직접 부착되어 있다.
그리고, 반도체 칩(10)의 입출력 패드(12)에 형성된 UBM(14)과 솔더 범프(16)는 스퍼터링(Sputtering) 공정, 포토리소그라피(Photolithography) 공정, 에칭(Etching) 공정 그리고 리플로우 공정 등을 사용하여 형성하거나 진공증착법, 전기도금법, 프린팅법 등을 사용하여 형성된다.
도 2b는 본 발명의 실시예에 따른 스터드 범프 타입 플립 칩 패키지를 도시 한 단면도이다. 여기서, 도 1b와 동일한 부분은 동일한 도면부호로 나타내도록 한다.
본 발명에 따른 스터드 범프 타입 플립 칩 패키지는, 도 2a의 솔더 범프 타입 플립 칩 패키지와 비교하여 전기 도선의 역할을 하는 통전 부재로 UBM과 솔더범프 및 솔더를 사용하지 않고 스터드 범프(30a)와 솔더(32)를 사용하는 것으로 구성된다.
도 2b에 도시된 바와 같이, 스터드 범프(30a)는 반도체 칩(10)의 입출력 패드(12) 부분에 와이어를 본딩을 진행한 후 와이어를 잘라내어 형성시키고, 솔더(32)는 인쇄회로 기판(22)의 접속 패드(28) 부분에 직접적으로 부착되어 있으며 스터드 범프(30a)와 접합되어 전기적인 연결을 만든다.
그리고, 스터드 범프(30a)와 솔더(32)와 같은 통전 부재만 도 2a의 구성요소와 구별되고 플립 칩 패키지의 나머지 다른 구성요소들은 동일하다.
도 2c는 본 발명의 실시예에 따른 ACF를 이용한 스터드 범프 타입 플립 칩 패키지를 도시한 단면도이다. 여기서, 도 1c와 동일한 부분은 동일한 도면부호로 나타내도록 한다.
ACF를 이용한 스터드 타입 플립 칩 패키지는, 도 2b의 스터드 범프 타입 플립 칩 패키지와 비교하여 스터드 범프(30b)의 형태가 다르고 솔더를 사용하지 않으며 전기 도선의 역할을 하는 통전 부재 및 접합을 위한 접착제의 역할 그리고 언더필의 역할을 하는 ACF(36)를 사용하는 면에서 구별된다.
도 2c에 도시된 바와 같이, 스터드 범프(30b)는 반도체 칩(10)의 입출력 패 드(12) 부분에 와이어를 본딩을 진행한 후 와이어를 잘라내고 일정 높이로 스터드 범프(30b)를 연마하여 형성시킨다.
그리고, 통전 부재인 스터드 범프(30b)를 일정수준 연마하고 솔더를 사용하지 않으며, 접착 및 통전 부재로 언더필을 대신하여 ACF(36)를 사용하는 것만 도 2b의 구성요소와 구별되고 플립 칩 패키지의 나머지 다른 구성요소들은 동일하다.
ACF(36)는 열에 의해 경화되는 접착제(미도시) 외에 그 내부에 미세한 도전 볼(24)을 혼합시킨 양면 테이프 상태의 재료로 고온의 압력을 가하면 스터드 범프(30b)와 인쇄회로 기판(22)의 접속 패드(28)가 맞닿는 부분의 도전 볼(24)이 파괴되면서 전기적 패스를 형성시키고, 스터드 범프(30b)와 인쇄회로 기판(22)의 접속 패드(28)가 맞닿는 부분 외의 요철면(미도시)에 나머지 접착제가 충진 및 경화되어 반도체 칩(10)과 인쇄회로 기판(22) 사이를 서로 접착시킨다.
본 발명에 따르면, 반도체 칩(10)과 인쇄회로 기판(22) 사이에 충진된 충진 부재의 측면이 EMC(20)로 봉지되지 않는 형태를 가지도록 하여 충진 부재가 열팽창을 할 경우 수평방향으로 열팽창이 많이 발생하여 수직 방향으로의 인장응력을 감소시킴으로써 패키지의 신뢰성을 향상시킬 수 있다.
이상에서와 같이, 본 발명은 반도체 칩과 인쇄회로 기판 사이에 충진된 충진 부재의 측면이 EMC로 봉지되지 않는 형태로 제작하여 패키지의 제조 공정 또는 사용중에 받게 되는 열팽창에 따른 수직 방향으로의 인장응력을 완화시킴으로써 패키지의 신뢰성이 향상된 플립 칩 패키지를 제공할 수 있다.

Claims (5)

  1. 일측에 다수의 입출력 패드가 형성된 반도체 칩;
    상기 반도체 칩의 전기적 신호를 외부에 전달하기 위한 매개체 역할을 하는 기판;
    상기 반도체 칩과 상기 기판을 접합시키면서 양방향으로 전기적 패스를 제공하는 접착 및 통전 부재;
    상기 반도체 칩과 상기 기판 사이에 충진된 충진 부재;
    상기 반도체 칩과 상기 접착 및 통전 부재와 상기 충진 부재를 봉지한 봉지 부재;
    상기 인쇄회로 기판에 융착된 다수의 솔더볼;을
    포함하고 상기 충진 부재의 측면이 봉지 부재로 봉지 되지 않고 외부로 노출된 것을 특징으로 하는 플립 칩 패키지.
  2. 제 1항에 있어서,
    충진 부재가 ACF 인 것을 특징으로 하는 플립 칩 패키지.
  3. 제 1항에 있어서,
    통전 부재가 UBM과 솔더 범프 및 솔더의 적층구조인 것을 특징으로 하는 플립 칩 패키지.
  4. 제 1항에 있어서,
    통전 부재가 스터드 범프와 솔더의 적층구조인 것을 특징으로 하는 플립 칩 패키지.
  5. 제 1항에 있어서,
    통전 부재가 스터드 범프와 ACF의 적층구조인 것을 특징으로 하는 플립 칩 패키지.
KR1020060061356A 2006-06-30 2006-06-30 플립 칩 패키지 KR20080002491A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061356A KR20080002491A (ko) 2006-06-30 2006-06-30 플립 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061356A KR20080002491A (ko) 2006-06-30 2006-06-30 플립 칩 패키지

Publications (1)

Publication Number Publication Date
KR20080002491A true KR20080002491A (ko) 2008-01-04

Family

ID=39214272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061356A KR20080002491A (ko) 2006-06-30 2006-06-30 플립 칩 패키지

Country Status (1)

Country Link
KR (1) KR20080002491A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658467B2 (en) 2008-11-13 2014-02-25 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing stacked wafer level package
WO2019183983A1 (zh) * 2018-03-31 2019-10-03 华为技术有限公司 一种半导体封装结构及其封装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658467B2 (en) 2008-11-13 2014-02-25 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing stacked wafer level package
US8704350B2 (en) 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
WO2019183983A1 (zh) * 2018-03-31 2019-10-03 华为技术有限公司 一种半导体封装结构及其封装方法

Similar Documents

Publication Publication Date Title
KR100868419B1 (ko) 반도체장치 및 그 제조방법
EP0684644B1 (en) Method for manufacturing bump leaded film carrier type semiconductor device
US7420814B2 (en) Package stack and manufacturing method thereof
US20040245652A1 (en) Semiconductor device, electronic device, electronic appliance, and method of manufacturing a semiconductor device
US7026188B2 (en) Electronic device and method for manufacturing the same
JP2007103737A (ja) 半導体装置
US8022558B2 (en) Semiconductor package with ribbon with metal layers
JP2002359345A (ja) 半導体装置及びその製造方法
TW201306202A (zh) 半導體封裝件及其製法
CN101335224B (zh) 半导体封装结构及其制造方法
JP3857574B2 (ja) 半導体装置及びその製造方法
KR20080002491A (ko) 플립 칩 패키지
CN114678343A (zh) 一种车规芯片封装结构及封装方法
KR20050033606A (ko) 음의 부피 팽창특성을 갖는 무연 전기 접속기
JP2000156386A (ja) 半導体装置の接続構造および接続方法ならびにそれを用いた半導体装置パッケージ
KR20080062565A (ko) 플립 칩 패키지
KR100729079B1 (ko) 반도체패키지 및 그 제조 방법
US8703533B2 (en) Semiconductor package and method for manufacturing the same
KR100762909B1 (ko) 플립 칩 패키지의 제조 방법
JP2001127102A (ja) 半導体装置およびその製造方法
KR20020028018A (ko) 멀티 칩 패키지
KR100780694B1 (ko) 플립 칩 패키지
KR100833593B1 (ko) 플립 칩 패키지의 제조 방법
JP2002217232A (ja) 半導体装置の製造方法
KR101119473B1 (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination