JP2009277940A - 半導体パッケージ、実装用回路基板および実装構造体 - Google Patents

半導体パッケージ、実装用回路基板および実装構造体 Download PDF

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Abstract

【課題】受動部品を内蔵した回路基板を用いた半導体パッケージおよび実装用配線基板からなる実装構造体において、接合の信頼性の低下を防ぐ。
【解決手段】厚み方向において電極端子１０ａとは相異なる位置に配置された受動部品９ａを内蔵する回路基板２を用いた半導体パッケージ１では、半導体チップ３がダイボンディングされてワイヤー４でワイヤボンディングされ、半導体チップ３およびワイヤー４は封止樹脂５で封止されている。回路基板２のうち半導体チップ３が設けられていない面には複数の電極端子１０ａが形成されており、実装用回路基板１２の電極端子１０ｂとはんだ１１によって接続される。
【選択図】図１

Description

本発明は、半導体パッケージ、実装用回路基板および実装構造体に関するものである。
近年の電子機器の小型化および高機能化に伴って、電子機器を構成する半導体素子の多ピン化、半導体素子における処理の高速化、半導体素子における高速伝送化が進んでいる。これら半導体素子を正常に動作させるために、半導体素子を搭載したパッケージを実装したプリント基板において、多数の受動部品を搭載した多層基板が飛躍的に増加し、部品点数が増加することに対し、その多層配線板中にコンデンサ素子に代表される受動部品を内蔵することが求められてきている。一方、上記電子機器に搭載される半導体素子から発生する電源ノイズを低減する方策としては、出来る限り半導体素子の近傍にコンデンサ素子を形成する事が知られているため、半導体パッケージを構成するインターポーザー基板にコンデンサ素子を内蔵する事が提案されている。
多層配線板にコンデンサを内蔵化する技術としては、絶縁体にビア加工され、ビアと回路基板の配線を積層し、Cu配線上に受動部品を実装した後、絶縁体とCu配線を加圧積層することにより、受動部品内蔵基板が形成される。
図６（ａ）は、それぞれ従来半導体パッケージであるＢＧＡ（ball grid array package）型半導体パッケージの実装構造体の断面図であり、図６（ｂ）は同半導体パッケージの実装構造体の一部拡大断面図である。
図６（ａ）および（ｂ）に示す半導体パッケージとその実装構造体において、半導体パッケージ１は、表裏両面に回路パターン（図示せず）と電極部（図示せず）とが形成された回路基板２の片側の面（以下、表面と呼ぶ）の中央部に半導体チップ３をダイボンディングしてワイヤー４でワイヤボンディングし、半導体チップ３およびワイヤー４を封止する封止樹脂５をトランスファーモールド法にて回路基板２の表面を覆うことにより形成されており、回路基板２のもう片側の面（以下、裏面と呼ぶ）には複数の電極端子１０ａが形成されており、電極端子１０ａは半導体パッケージ１を他の実装用回路基板に実装するための外部端子（ボール電極）となる。
回路基板２はガラスエポキシの絶縁体８ａと銅の配線パターン７ａとが積層されて構成されており、回路基板２にはセラミックで形成された受動部品９ａが内蔵され、回路基板２の配線パターン７ａとビア６ａを介して接続されている。
また、回路基板２の裏面の複数の電極端子１０ａは複数列に配列され、同じ位置に配列された実装用回路基板１２の電極端子１０ｂが、はんだによって回路基板２の電極端子１０ａに接続されて実装構造体が完成する。
特許第３３７５５５５号公報 特開平１０−０９７９５２号公報 特開２００２−３５９１６０号公報
ところが、受動部品が内蔵された回路基板を用いた半導体パッケージおよび実装用回路基板からなる実装構造体において、半導体パッケージの回路基板の裏面の外部端子の直上あるいは実装用回路基板の電極端子の直下に受動部品が内蔵されていると、熱衝撃などにより実装構造体のはんだ接合部と受動部品とに歪が生じ、実装構造体の実装の信頼性が低下する。半導体パッケージの回路基板の外部端子と実装用回路基板の電極端子とのはんだ接合部の強度が低下することがある。
同様に、半導体チップが半導体パッケージの回路基板に内蔵されている場合、回路基板の配線パターンと半導体チップとの接続部分が半導体パッケージの回路基板の裏面の外部端子の直上あるいは実装用回路基板の電極端子の直下に存在していると、熱衝撃などにより実装構造体のはんだ接合部と半導体チップの接合部とに歪みが生じる。
本発明は、上記問題に鑑み、受動部品もしくは半導体チップが内蔵された回路基板を用いた半導体パッケージが実装用回路基板に実装された実装構造体において、または、受動部品が内蔵された実装用回路基板に半導体パッケージが実装された実装構造体において、はんだ接合部の強度を向上させることを目的とする。
上記目的を達成するべく、本願では、表裏両面に多数の電極を有する回路基板を備え、回路基板の表面に設けられた電極に電子回路素子が接続されて電子回路が構成され、回路基板の裏面に設けられた電極上には外部端子が設けられた半導体パッケージにおいて、回路基板は、少なくとも２層の配線層と隣り合う配線層の間に設けられた絶縁層とを有する多層回路基板であり、配線層に電気的に接続された受動部品を内蔵し、受動部品は、回路基板の厚み方向において外部端子とは互いに異なる位置に設けられている。
また、本願では、半導体パッケージの別の形態として、裏面に複数の電極を有する回路基板を備え、回路基板には半導体チップが内蔵されて電子回路が構成され、電極上には外部端子が設けられた半導体パッケージにおいて、回路基板は、少なくとも２層の配線層と隣り合う配線層の間に設けられた絶縁層とを有する多層回路基板であり、配線層には半導体チップが電気的に接続されており、半導体チップと配線層とが互いに接続される部分は、回路基板の厚み方向において外部端子とは互いに異なる位置に設けられている。
さらに、本願では、半導体パッケージが有する外部端子に接続される電極端子を表面に備えた実装用回路基板において、少なくとも２層の配線層と、隣り合う配線層の間に設けられた絶縁層とを有する多層基板であり、配線層に接続された受動部品を内蔵し、受動部品は、厚み方向において電極端子とは互いに異なる位置に設けられている。
本発明に係る実装構造体では、半導体パッケージの回路基板の構造として、受動部品が内蔵された回路基板であって受動部品と外部端子とを回路基板の厚み方向において互いに異なる位置に設ける、あるいは、半導体パッケージが実装される実装用回路基板の構造として、受動部品が内蔵された多層回路基板であって受動部品と半導体パッケージに接続される実装用回路基板の電極端子とを実装用回路基板の厚み方向において互いに異なる位置に設ける。このことにより、実装構造体において応力を受けやすい部分である半導体パッケージの外部端子と実装用回路基板の電極端子との接合部の直上および直下に受動部品が配置されることを抑制できるので、耐熱衝撃により応力が増大したことに起因するはんだ接合部あるいは受動部品の接続強度が低下することを防止する。このことにより、実装構造体の耐熱衝撃性の低下を防止する。
また、本発明に係る別の実装構造体では、半導体パッケージの回路基板の構造として、半導体チップが内蔵された回路基板であって半導体チップと配線層との接続部分と外部端子とを回路基板の厚み方向において互いに異なる位置に設けるので、耐熱衝撃により応力が増大したことに起因するその接続部分の接続強度の低下を防止する。このことにより、実装構造体の耐熱衝撃性の低下を防止する。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下に示す実施形態に限定されない。
《発明の実施形態１》
本発明の実施の形態１について図面を参照しながら説明する。
図１（ａ）は、本発明の実施の形態１の半導体パッケージであるＢＧＡ型半導体パッケージの実装構造体の断面図であり、図１（ｂ）は同半導体パッケージの実装構造体の一部拡大断面図である。
図１（ａ）および（ｂ）に示す半導体パッケージ１は、表裏両面に回路パターン（図示せず）と電極部（図示せず）とが形成された回路基板２の片側の面（以下、表面と呼ぶ）の中央部に半導体チップ（電子回路素子）３をダイボンディングしてワイヤー４でワイヤボンディングし、半導体チップ３およびワイヤー４を封止する封止樹脂５をトランスファーモールド法にて回路基板２の表面を覆うことにより形成されており、回路基板２のもう片側の面（以下、裏面と呼ぶ）には複数の電極端子１０ａが形成されており、電極端子１０ａは半導体パッケージ１を他の実装用回路基板に実装するための外部端子となる。
回路基板２はガラスエポキシを基材として形成され、封止樹脂５にはエポキシ樹脂が用いられている。
回路基板２はガラスエポキシの絶縁体（絶縁層）８ａと銅の配線パターン（配線層）７ａとが積層されて構成された多層配線基板であり、回路基板２にはセラミックで形成された受動部品９ａが内蔵されており、回路基板２の配線パターン７ａとビア６ａを介して接続されている。
また、回路基板２の裏面では複数の電極端子１０ａは複数列に配列され、同じ位置に配列された実装用回路基板１２の電極端子１０ｂがはんだ接合部１１（ボール電極）を介して回路基板２の電極端子１０ａに接続されている。
回路基板２に内蔵された受動部品９ａは、回路基板２の厚み方向において、電極端子１０ａとは相異なる位置に設けられている。
電極端子１０ａの表面には、５μｍ程度のニッケルメッキと０．１〜１．０μｍの金メッキとが施されており、はんだ接合部１１は、錫と銀と銅とを主成分とする鉛フリーのはんだ材料よりなる。
また、実装用回路基板１２は、回路基板２と同じく、ガラスエポキシの絶縁体（絶縁層）８ｂと銅の配線パターン（配線層）７ｂとが積層されて構成された多層配線基板である。絶縁体８ｂにはビア６ｂが貫通するように形成されており、実装用回路基板１２の上面に設けられた電極端子１０ｂはビア６ｂ内に設けられた導電性材料と電気的に接続されている。
図２を参照しつつ、半導体パッケージ１と実装用回路基板１２とがはんだ接合部１１によって接合される方法を説明する。
図２（ａ）に示すように、封止樹脂５により表面側が封止された回路基板２の裏面の電極端子１０ａと同じ位置に配列された実装用回路基板１２の電極端子１０ｂに、はんだペースト１１１を印刷する。次に、図２（ｂ）に示すように、半導体パッケージ１を搭載し、その後に、リフロー炉（図示せず）ではんだペースト１１１を加熱溶融してはんだと回路基板２の電極端子１０ａとの界面に合金を形成し、それにより回路基板２の電極端子１０ａと実装用回路基板１２の電極端子１０ｂとを互いに接合させる。これにより、図２（ｃ）に示す実装構造体を完成させることができる。
この実装構造体の形態をとった時、熱衝撃により封止樹脂５、回路基板２、実装用回路基板１２の熱膨張差により歪が生じ、実装構造体のはんだ接合部１１に応力がかかる。しかし、本実施形態では、回路基板２に内蔵された受動部品９ａを回路基板２の厚み方向においてはんだ接合部１１とは相異なる位置に設ける、すなわち、受動部品９ａを回路基板２の厚み方向において回路基板２の電極端子１０ａとは相異なる位置に設けるので、受動部品９ａと回路基板２との歪が直接的にはんだ接合部１１にかかることを防ぎ、実装の信頼性が低下することを抑制する効果がある。特に、その応力は半導体パッケージ１の四隅の接合部で最大にかかるため、半導体パッケージ１の四隅においてはんだ接合部１１の直上に受動部品９ａを設けないようにすることが望ましい。また、落下などの衝撃に対しても半導体パッケージの四隅のはんだ接合部に最も応力がかかるため、本実施形態における実装構造体が効果的である。
また、図３に示すように実装用回路基板１２が受動部品９ｂを内蔵している場合には、受動部品９ｂを実装用回路基板１２の厚み方向において実装用回路基板１２の電極端子１０ｂとは相異なる位置に設ければ、上記と同様の効果が得られる。
また、半導体パッケージ１の実装構造体において、回路基板２に内蔵された受動部品９ａと配線パターン７ａとの接続部がはんだ接合部１１の直上に存在すると、すなわち、回路基板２の電極端子１０ａの直上に回路基板２の内層の配線パターン７ａと受動部品９ａとの接続部が存在すると、はんだ接合部１１と回路基板２との歪の影響を受け、受動部品９ａと配線パターン７ａとの接続部に応力がかかり、その接続部の信頼性が低下する。
しかし、図４に示すように、受動部品９ａと配線パターン７ａとの接続部１３が回路基板２の厚み方向において回路基板２の電極端子１０ａとは相異なる位置に設けられていれば、受動部品９ａと配線パターン７ａとの接続部１３の信頼性が低下することを抑制できる。
本発明において、高誘電率材料からなる絶縁体以外の箇所の絶縁体に用いる絶縁樹脂としては、特に制限されないが、高誘電率材料と異なる絶縁樹脂を用いることが好ましく、さらにはガラス基材で補強され、かつ樹脂中に無機フィラーが添加されているものが好ましい。
受動部品は、チップ状の抵抗素子、チップ状のコンデンサ素子およびチップ状のインダクタ素子から選ばれる少なくとも一つの部品を含むことが好ましい。チップ状の部品を用いることによって、回路基板内に受動部品を容易に埋設することができる。
半導体チップは、半導体ベアーチップであり、配線パターンにフリップチップボンディングされていることが好ましい。半導体ベアーチップをフリップチップボンディングすることによって、高密度に半導体素子を実装することができる。
《発明の実施形態２》
本発明の実施の形態２について図面を参照しながら説明する。
図５（ａ）は、本発明の実施の形態２の半導体パッケージの実装構造体の断面図であり、図５（ｂ）は同半導体パッケージの実装構造体の一部拡大断面図である。
図５（ａ）および（ｂ）に示す半導体パッケージの実装構造体において、回路基板２のガラスエポキシの絶縁体８ａと銅の配線パターン７ａとが積層されて構成された回路基板２に半導体チップ３が内蔵され、半導体チップ３は回路基板２の配線パターン７ａとビア６ａを介して接続されている。
回路基板２の片側の面（以下、裏面と呼ぶ）には複数の電極端子１０ａが形成され、各電極端子１０ａは半導体パッケージ１を実装用配線基板（実装基板）に実装するための外部端子となる。各電極端子１０ａ上には、はんだ接合部（ボール電極）１１が接合されている。
また、回路基板２の裏面の複数の電極端子１０ａは複数列に配列され、同じ位置に配列された実装用回路基板１２の電極端子１０ｂがはんだ接合部１１によって接続される。
本実施形態では、回路基板２に内蔵された半導体チップ３と配線パターン７ａとの接続部１４および、半導体チップ３の端部は、回路基板２の厚み方向において、電極端子１０ａとは相異なる位置に配置されている。
この半導体パッケージ１がはんだ接合部１１によって実装用回路基板１２に搭載され、実装構造体の形態をとった時、半導体チップ３と配線パターン７ａとの接続部がはんだ接合部１１の直上、すなわち、電極端子１０ａの直上に位置されると、はんだ接合部１１と回路基板２との歪の影響を受け、半導体チップ３と配線パターン７ａとの接続部とはんだ接合部１１とに応力がかかり、信頼性を阻害する。そのため、本実施形態のように半導体チップ３と配線パターン７ａとの接続部１４を回路基板２の厚み方向において電極端子１０ａとは相異なる位置に配置することが望ましい。
本発明に係る半導体パッケージおよびその実装構造体は、部品が内蔵された基板を用いた半導体パッケージおよび実装用配線基板の実装構造体において、内蔵される受動部品と半導体パッケージの電極端子とを半導体パッケージの厚み方向において相異なる位置に設けることで、あるいは、内蔵される受動部品と実装用配線基板の電極端子とを実装用配線基板の厚み方向において相異なる位置に設けることで、実装構造体の接合信頼性の低下を軽減させ、はんだ接合部、あるいは、受動部品の接合の信頼性を低下することを防止することに対して有用である。
本発明の実施形態１における実装構造体の構成図 本発明の実施形態１における実装構造体の形成方法を示す断面図 本発明の実施形態１における実装構造体の断面図 本発明の実施形態１における実装構造体の断面図 本発明の実施形態２における実装構造体の構成図 従来の半導体パッケージの実装構造体の構成図
符号の説明
１ 半導体パッケージ
２ 回路基板
３ 半導体チップ
４ ワイヤー
５ 封止樹脂
６ａ ビア
６ｂ ビア
７ａ 配線パターン （配線層）
７ｂ 配線パターン （配線層）
８ａ 絶縁体 （絶縁層）
８ｂ 絶縁体 （絶縁層）
９ａ 受動部品
９ｂ 受動部品
１０ａ 電極端子
１０ｂ 電極端子
１１ はんだ接合部
１２ 実装用回路基板
１３ 受動部品と配線層との接続部
１４ 半導体チップと配線層との接続部

Claims (8)

  1. 表裏両面に多数の電極を有する回路基板を備え、前記回路基板の表面に設けられた電極に電子回路素子が接続されて電子回路が構成され、前記回路基板の裏面に設けられた電極上には外部端子が設けられた半導体パッケージにおいて、
    前記回路基板は、少なくとも２層の配線層と隣り合う前記配線層の間に設けられた絶縁層とを有する多層回路基板であり、前記配線層に電気的に接続された受動部品を内蔵し、
    前記受動部品は、前記回路基板の厚み方向において、前記外部端子とは互いに異なる位置に設けられていることを特徴とする半導体パッケージ。
  2. 前記受動部品は、セラミック材料よりなることを特徴とする請求項１に記載の半導体パッケージ。
  3. 裏面に複数の電極を有する回路基板を備え、前記回路基板には半導体チップが内蔵されて電子回路が構成され、前記電極上には外部端子が設けられた半導体パッケージにおいて、
    前記回路基板は、少なくとも２層の配線層と隣り合う前記配線層の間に設けられた絶縁層とを有する多層回路基板であり、前記配線層には前記半導体チップが電気的に接続されており、
    前記半導体チップと前記配線層とが互いに接続される部分は、前記回路基板の厚み方向において、前記外部端子とは互いに異なる位置に設けられていることを特徴とする半導体パッケージ。
  4. 半導体パッケージが有する外部端子に接続される電極端子を表面に備えた実装用回路基板において、
    少なくとも２層の配線層と、隣り合う前記配線層の間に設けられた絶縁層とを有する多層基板であり、
    前記配線層に接続された受動部品を内蔵し、
    前記受動部品は、厚み方向において、前記電極端子とは互いに異なる位置に設けられていることを特徴とする実装用回路基板。
  5. 前記受動部品は、セラミック材料よりなることを特徴とする請求項４に記載の実装用回路基板。
  6. 半導体パッケージがはんだにより実装用回路基板に接続された実装構造体において、
    前記半導体パッケージは、請求項１または３に記載の前記半導体パッケージであることを特徴とする実装構造体。
  7. 半導体パッケージがはんだにより実装用回路基板に接続された実装構造体において、
    前記実装用回路基板は、請求項４に記載の前記実装用回路基板であることを特徴とする実装構造体。
  8. 前記実装用回路基板は、請求項４に記載の前記実装用回路基板であることを特徴とする請求項６に記載の実装構造体。
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