JP2006339293A - 回路モジュール - Google Patents

Abstract

【課題】 多層配線の導電路が形成された基板を有する回路モジュールに於いて、多数個の回路素子から成る高機能な回路が形成された場合でも、回路モジュール全体の大型化・厚型化を防止する。
【解決手段】 本発明の回路モジュールは、少なくとも表面に導電路１２が形成された第１の基板１１と、第１の基板１１の導電路１２に電気的に接続された第１の回路素子１３と、第１の基板１１を部分的に被覆するように配置されて導電路１２と電気的に接続され、導電路１２よりも微細な導電パターン２２が多層に積層された第２の基板２０と、第２の基板２０の表面に形成された導電パターン２２に接続された第２の回路素子２１とを具備し、第２の基板２０は第１の基板１１よりも可撓性に優れる構成と成っている。
【選択図】図１

Description

本発明は回路モジュールに関し、特に、基板に多数個の回路素子が実装される回路モジュールに関する。

携帯電話等の電子機器の小型化および高機能化に伴い、その内部に収納される実装基板においては、多層の配線層を具備する多層基板が主流になっている。図６を参照して、多層基板１０７が採用された回路モジュール１００を説明する。（下記特許文献１を参照）。

従来の回路モジュール１００は、多層基板１０７とその表面に実装された回路装置１０５とを具備する。

多層基板１０７は、ガラスエポキシ等の樹脂から成る基材１０１の表面及び裏面に配線層が形成されている。ここでは、基材１０１の表面に第１の配線層１０２Ａおよび第２の配線層１０２Ｂが形成されている。第１の配線層１０２Ａと第２の配線層１０２Ｂとは、絶縁層１０３を介して積層されている。基材１０１の裏面には、第３の配線層１０２Ｃおよび第４の配線層１０２Ｄが、絶縁層１０３を介して積層されている。また、各配線層は、絶縁層１０３を貫通して設けられた接続部１０４により所定の箇所にて接続されている。

最上層の第１の配線層１０２Ａには、回路装置１０５が固着されている。ここでは、半導体素子１０５Ａが樹脂封止された回路装置１０５が、半田等から成る接続電極１０６を介して面実装されている。多層基板１０７の表面には、回路装置１０５の他にも、チップコンデンサやチップ抵抗等の受動素子や、ベアの半導体素子等が実装されても良い。ここで、多層基板１０７の厚みは、１ｍｍ程度である。
特開２００３−３２４２６３号公報

上述した回路モジュール１００では、厚みが１ｍｍ程度の厚い多層基板１０７の表面に回路装置１０５が面実装されていた。このことから、多層基板１０７と回路装置１０５との熱膨張係数が異なると、温度変化に伴い接続電極１０６に大きな熱応力が作用してクラックが発生してしまう問題があった。

更に、回路モジュール１００の高機能化のために、多数個の半導体素子や回路装置を多層基板１０７の表面に実装すると、多層基板１０７の層数を８層程度以上に積層させる必要がある。しかしながら、多層基板１０７の層数を増やすと、多層基板１０７が厚くなり、更に、製造コストが高くなってしまう問題があった。

更に、半導体素子をフィリップチップで多層基板１０７に実装するためには、半導体素子の電極のピッチに対応させて、多層基板１０７の配線層を微細に形成する必要がある。しかしながら、半導体素子の電極に対応させて、多層基板１０７全体の配線層を微細に形成すると、製造コストが高くなってしまう問題があった。

本発明は、上記問題点を鑑みてなされ、本発明の主な目的は、多数個の回路素子が実装された場合でも、小型化及び薄型化の要求を満たし、低コストで製造可能な回路モジュールを提供することにある。

本発明は、基板の表面に回路素子が固着された回路モジュールに於いて、前記基板は、少なくとも表面に導電路が形成された第１の基板と、前記第１の基板の表面を部分的に被覆するように配置されて導電パターンが形成された第２の基板とから成り、前記第２の基板は、導電路よりも微細に形成される前記導電パターンが多層に積層されることを特徴とする。

更に本発明の回路モジュールは、少なくとも表面に導電路が形成された第１の基板と、前記第１の基板の前記導電路に電気的に接続された第１の回路素子と、前記第１の基板を部分的に被覆するように配置されて前記導電路と電気的に接続され、前記導電路よりも微細な導電パターンが多層に積層された第２の基板と、前記第２の基板の表面に形成された前記導電パターンに接続電極を介して接続された第２の回路素子とを具備することを特徴とする。

更に本発明の回路モジュールでは、前記第２の基板に形成される前記導電パターンの層数は、前記第１の基板に形成される導電路の層数よりも多いことを特徴とする。

更に本発明の回路モジュールでは、前記第２の回路素子は、ＢＧＡ型の回路装置またはフリップチップ実装される半導体素子であることを特徴とする。

更に本発明の回路モジュールでは、前記第２の基板の周辺部に設けた接続部を介して、前記第２の基板は前記第１の基板に固着されることを特徴とする。

更に本発明の回路モジュールでは、前記第２の回路素子は、デジタル信号の処理を行う半導体素子を含むことを特徴とする。

更に、本発明の回路モジュールでは、前記第１の回路素子は、電源回路を構成する回路素子であることを特徴とする。

更に、本発明の回路モジュールでは、前記第１の基板を部分的にくり抜き加工して収納部を設け、前記第２の基板の裏面に固着された前記第２の回路素子を前記収納部に収納させることを特徴とする。

更に、本発明の回路モジュールでは、前記第２の基板は前記第１の基板よりも可撓性に優れることを特徴とする。

本発明に依れば、第２の基板に形成される導電パターンは、第１の基板に形成される導電路よりも微細に形成される。従って、第１の基板に形成される導電路を微細に形成しなくても、微細な導電パターンを具備する第２の基板を第１の基板に配置するのみで、回路モジュール全体の配線密度を向上させることができる。

更に本発明に依れば、第１の基板の表面を部分的に覆うように、可撓性に優れる第２の基板を配置し、この第２の基板の表面に回路素子を実装している。従って、実装される回路素子の熱膨張係数と、第２の基板の熱膨張係数が異なった場合でも、温度変化に伴い発生する熱応力は、第２の基板が撓むことで低減される。このことから、回路素子の実装に用いられる接続電極に作用する熱応力を低減させることができるので、接続電極へのクラックの発生を防止することができる。

更に、第２の基板は、周辺部に設けた接続部を介して第１の基板の表面に固着されている。従って、第２の周辺部以外の領域は、第１の基板に固定されていないので伸縮可能であり、作用する熱応力に応じて撓むことができる。

更に、第２の基板に形成される導電パターンは、第１の基板に形成される導電路よりも多層に積層されている。このように多層に形成された導電パターンを有する第２の基板を、第１の基板の表面に配置することにより、第１の基板に形成される導電路の層数を少なくすることができる。従って、回路モジュール全体の薄型化することができ、更に、製造コストを低減させることができる。

図１の斜視図を参照して、本発明の回路モジュール１０の構成を説明する。

回路モジュール１０では、フリップチップで実装されるＬＳＩ、ＢＧＡ、チップ素子等を含む多数個の回路素子が基板に実装される。ＬＳＩやＢＧＡでは、数百個程度の多数の端子が形成され、端子間のピッチは６０μｍ程度と非常に狭い。第１の基板１１にこれらの回路素子の全てを実装すると、端子数が多く且つ端子間のピッチが狭い回路素子を実装するために、第１の基板１１に形成される導電路１２を微細に形成する必要がある。更に、ＢＧＡ等の微細な端子との接続を行うために、４層から８層程度の多層配線を第１の基板１１に形成する必要がある。このように、微細且つ多層の導電路１２を第１の基板１１に形成すると、製造コストが高くなってしまう。

しかも、第１の基板１１は厚みが厚く、その平面的なサイズが大きくなるため、熱が加わると熱膨張し、熱歪が加わり、回路素子の接続部に欠陥等を誘発させる恐れがある。

そこで本形態では、比較的太い導電路１２が形成された第１の基板１１の表面に、微細な導電パターン２２が多層に形成された第２の基板２０を配置している。そして、多数個の端子が狭ピッチで形成された第２の回路素子２１を、第２の基板２０に実装している。このような構成の回路モジュール１０の構成を以下に詳述する。

回路モジュール１０Ａは、少なくとも表面に導電路１２が形成された第１の基板１１と、この第１の基板１１の表面を部分的に覆うように配置された第２の基板２０とを具備する。

第１の基板１１としては、ガラスエポキシ等の樹脂から成る基板、セラミックから成る基板、金属基板等を採用することができる。第１の基板１１の表面には、所定の電気回路が構成されるように、銅等の金属から成る導電路１２が形成されている。第１の基板１１の具体的な大きさは、例えば縦×横×厚さ＝２０ｍｍ×４０ｍｍ×１ｍｍ程度である。

第１の回路素子１３は、第１の基板１１の表面に配置されて、導電路１２と電気的に接続されている。第１の回路素子１３としては、半導体素子、チップコンデンサ、チップ抵抗、コネクタ、樹脂封止型のパッケージ、ＢＧＡ、ＣＳＰ等を採用することができる。図では、第１の基板１１の表面のみに第１の回路素子１３を実装しているが、第１の基板１１の両主面に第１の回路素子１３を実装することもできる。更に、第１の回路素子１３としては、大型のチップコンデンサ等の電源回路を構成する素子を採用することができる。

第１の基板１１の表面に形成される導電路１２の幅は、例えば１００μｍ程度であり比較的太く形成されている。従って、導電路１２を、比較的大きな電流が流れる電源ラインまたは接地ラインとして用いることができる。また、導電路１２間の間隔は１００μｍ程度である。導電路１２は少なくとも第１の基板１１の表面に１層以上形成される。ここでは、導電路１２は、第１の基板１１の表面及び裏面に形成され、２層の配線構造と成っている。第１の基板１１に形成される導電路１２の層数を２層程度にすることにより、第１の基板１１の製造コストを低減させることができる。更に、導電路１２の層数が削減されるので、第１の基板１１を薄い状態に維持することもできる。

第２の基板２０は、第１の基板１１の表面を部分的に覆うように配置されている。第２の基板２０の周辺部に対応して、第１の基板１１の表面には、導電路１２から成るパッド１４が形成されている。第２の基板２０の周辺部には接続用の電極が設けられており、この電極とパッド１４とは、半田等のロウ材や銀ペースト等の導電性の接着材を介して接続される。第２の基板２０の具体的な厚さは、例えば２４０μｍ程度であり非常に薄い。第１の基板１１と比較すると、第２の基板２０の厚みは１／５程度に薄く形成されている。従って、第２の基板２０は第１の基板１１よりも可撓性に優れ撓みやすい基板と成っている。第２の基板２０の具体的な大きさは、例えば縦×横×厚さ＝１０ｍｍ×２０ｍｍ×２４０μｍ程度である。

第２の基板２０に多層に形成される導電パターン２２は、第１の基板１１に形成される導電路１２よりも微細に形成される。例えば、導電パターン２２の幅は３０〜４０μｍ程度であり、導電パターン２２の間の間隔は３０〜４０μｍ程度である。更に、導電パターン２２は例えば４層に積層され、第１の基板１１に形成される導電路１２よりも多層に積層される。このように、第２の基板２０に形成される導電パターン２０は、第１の基板１１に形成される導電路１２よりも微細且つ多層に形成される。このような構造の第２の基板２０を、第１の基板１１の表面に貼着することにより、回路モジュール１０全体のコストを低減でき、更には配線密度を向上させることができる。

第２の基板２０には、多層配線が形成され、最上層の導電パターン２２には第２の回路素子２１が固着されている。第２の回路素子２１としては、半田等の接続電極を介して面実装される素子を採用することができる。具体的には、フリップチップ実装されるＬＳＩチップ、ＢＧＡ型のパッケージ、ＣＳＰ、チップコンデンサ、チップ抵抗等を、第２の回路素子として採用することができる。更には、ＴＳＯＰ（Thin Small Outline Package）等のリードタイプの回路装置を、第２の回路素子２１として採用することもできる。半田等の接続電極を介して実装される回路素子の場合、熱応力による接続電極へのクラックの発生が問題となる。

更に、第２の回路素子２１としては、デジタル回路を構成するＬＳＩチップまたは、このＬＳＩチップが内蔵された回路装置を採用することができる。例えば、ＤＳＰ（Digital Signal Processor）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＵＳＢ（Universal Serial Bus）を制御する半導体素子等が、第２の回路素子２１として採用される。第２の基板２０には、微細な導電パターン２２が形成されているので、デジタル信号処理を行う第２の回路素子２１を、互いに接近させて配置することが可能となる。従って、第２の回路素子同士を短い間隔で接続することができるので、配線抵抗を低減させることができる。また、上述したように導電パターン２２は微細に形成されているので、ＬＳＩチップをフリップチップで実装することが可能となる。また、第２の回路素子２１が、例えば数ＧＨｚ程度の高周波にて動作する素子であっても、第２の回路素子２１同士は接近して配置されているので、信号の遅延等の問題を回避することができる。

図２を参照して、第２の基板２０の構成を説明する。図２（Ａ）は第２の基板２０が第１の基板１１に固着されている状態を示す断面図であり、図２（Ｂ）は図２（Ａ）の一部分を拡大した断面図であり、図２（Ｃ）は第２の基板２０の側面を示す斜視図である。

図２（Ａ）を参照して、第１の基板１１の表面には第１の導電路１２Ａが形成され、裏面には第２の導電路１２Ｂが形成されている。また、第１の導電路１２Ａと第２の導電路１２Ｂとは、第１の基板１１を貫通する貫通接続部１２Ｃを介して所定の箇所にて接続されている。即ち、第１の基板１１には、２層の多層配線が形成されている。しかしながら、３層以上の多層配線（例えば４層、６層）を第１の基板１１に形成することも可能である。また、第１の基板１１は単層の配線構造でも良い。

第２の基板２０の周辺部には導電パターン２２から成る接続部３０が設けられている。そして、第１の導電路１２Ａから成るパッド１４と接続部３０とは、半田等から成る固着材１５を介して接続されている。

第２の基板２０には、ここでは、回路装置２１Ｂと半導体素子２１Ａとが実装されている。回路素子２１Ａは、半導体素子が樹脂封止されたＢＧＡ（Ball Grid Array）型のパッケージである。回路装置２１Ａは、裏面にマトリックス状に形成された接続電極１６を介して、第２の基板２０の導電パターン２２に固着されている。半導体素子２１Ｂはフリップチップ実装され、半田等の導電材料から成る接続電極１６を介して第２の基板２０の導電パターン２２に接続される。ここで、半導体素子２１Ｂと第２の基板２０との間にアンダーフィル材が充填されても良い。

また、固着材１５により固定されているのは第２の基板２０の周辺部のみであり、他の領域（内側）の第２の基板２０は第１の基板１１に固定されていない。従って、温度変化による熱応力が第２の基板２０に作用しても、内側の領域の第２の基板２０は撓むことができる。

更に、第１の基板１１の基材と、第２の基板２０の層間絶縁膜２３とは同じエポキシ樹脂から成る。従って、第１の基板１１と第２の基板２０との熱膨張係数は等しくなり、温度変化に応じた膨張量も等しくなるので、両者を接続する固着材１５に作用する熱応力が軽減される。

図２（Ｂ）を参照して、第２の基板２０では、第１の導電パターン２２Ａ、第２の導電パターン２２Ｂ、第３の導電パターン２２Ｃおよび第４の導電パターン２２Ｄから成る４層の導電パターンが積層されている。このように４層の導電パターン２２が積層された第２の基板２０の厚さは、例えば２４０μｍ程度であり第１の基板１１よりも非常に薄い。

各導電パターン２２は、層間絶縁膜２３を介して積層されている。また、層間絶縁膜２３を貫通して形成される貫通接続部２５を介して、各導電パターン２２は所定の箇所にて相互に接続されている。また、最上層の第１の導電パターン２２Ａおよび最下層の第４の導電パターン２２Ｄは、外部と接続される箇所を除いて、被覆樹脂１７により被覆されている。なお、ここでは４層の導電パターンが図示されているが、この層数は要求される電気回路の複雑さに応じて増減され、３層以下でも良いし、５層以上でも良い。

半導体素子２１Ｂは、被覆樹脂１７から露出する最上層の第１の導電パターン２２Ａに、接続電極１６を介して接続されている。第２の基板２０と半導体素子２１Ｂとは、熱膨張係数が大きく異なるので、温度変化に伴う両者の伸縮量も大きく異なる。例えば、シリコンから成る半導体素子２１Ｂの熱膨張係数は２×１０^−６／℃程度であり、樹脂等から成る第２の基板２０の熱膨張係数は２０×１０^−６／℃程度である。本形態では、薄くフレキシブル性を有する第２の基板２０を採用するため、この第２の基板２０が撓むことにより、両者の熱膨張係数の差違により接続電極１６に作用する熱応力を軽減させている。

接続部３０は、第２の基板２０の周辺部に形成され、連続して形成された裏面電極２４Ａおよび側面電極２６から成る。接続部３０は第２の基板２０の外部接続端子として機能している。裏面電極２４は、第２の基板２０の終端部付近に位置する第４の導電パターン２２Ｄからなる。また、側面電極２６は、裏面電極２４と一体に、第２の基板２０の側面を被覆するように延在している。側面電極２６が形成されることにより、固着材１５が側面電極２６にも付着するので、第２の基板２０を実装した後に、目視にて固着材１５による接続不良の可否を確認することができる。

図２（Ｃ）を参照して、接続部３０を構成する側面電極２６は、第２の基板２０の側面に設けた凹部２７に形成されている。このように凹部２７に側面電極２７を形成することにより、側面電極２７に付着する固着材を、部分的に凹部２７の内部に位置させることができ、固着材１５が周囲に過度に広がることを防止することができる。従って、第２の基板２０を実装するために必要となる側面電極２６の平面面積を狭くすることができる。

図３（Ａ）を参照して、他の形態の回路モジュール１０Ｂの構成を説明する。回路モジュール１０Ｂでは、第１の基板１１に収納部１８を設け、この収納部１８に第２の回路素子である回路装置２１Ｃを収納させている。

収納部１８は、第１の基板１１を部分的にくりぬいて形成された部位であり、第２の基板２０裏面に設けられた回路装置２１Ｃの下方に対応する領域に形成されている。

ここでは、第２の基板２０の表面および裏面に第２の回路素子が実装されている。第２の基板２０の表面には回路装置２１Ａおよび半導体素子２１Ｂが実装され、裏面には回路装置２１Ｃが実装されている。回路装置２１Ｃは、第２の基板２０の最下層の導電パターンに固着され、収納部１８に収納されている。

上記のような構造により、第２の基板２０の両面に回路素子が実装されるので、第２の基板２０の実装密度を向上させることができる。更に、実装密度が向上された分だけ第２の基板２０のサイズを小さくできるので、比較的高価な第２の基板２０を小さくすることができ、コストを低減させることができる。更にまた、回路装置２１Ｃが第１の基板１１の厚み部分に収納されているので、回路モジュール１０Ｂ全体を薄型化することができる。

図３（Ｂ）を参照して、他の形態の回路モジュール１０Ｃの構成を説明する。回路モジュール１０Ｃでは、第２の回路基板２０の裏面に溶着された接続電極１５Ａを介して、第２の基板２０が第１の基板１１に固着されている。この構成により、第２の基板２０と第１の基板１１とを離間させることができるので、熱応力等の外力に対する接続電極１５Ａの接続信頼性を向上させることができる。第２の基板２０と第１の基板１１とが離間する距離は、例えば１００μｍ〜３００μｍ程度である。また、裏面にグリッド状に多数個の接続電極１５Ａを形成することができる。

図４および図５を参照して、次に、上述した構成の回路モジュール１０の製造方法を説明する。

図４（Ａ）を参照して、先ず、層間絶縁膜２３Ａの表面および裏面に銅等の金属から成る導電膜２８Ａ、２８Ｂを積層させる。ここで、層間絶縁膜２３Ａの厚みは６０μｍ程度であり、導電膜２８Ａおよび２８Ｂの厚みは１０μｍ程度である。また、層間絶縁膜２３Ａは、熱可塑性樹脂または熱硬化性樹脂に、フィラーやガラスクロスが混入されたものである。

図４（Ｂ）を参照して、次に、導電膜２８Ａおよび２８Ｂを選択的にエッチングすることにより、第２の導電パターン２２Ｂおよび第３の導電パターン２２Ｃを形成する。また、第２の導電パターン２２Ｂと第３の導電パターン２２Ｃとは、層間絶縁膜２３Ａを貫通する貫通接続部２５により所定の箇所にて接続される。貫通接続部２５の形成は、所定の箇所の導電膜および層間絶縁膜２３Ａを除去して貫通孔を形成した後に、この貫通孔にメッキ膜を形成することで行うことができる。

図４（Ｃ）を参照して、次に、第２の導電パターン２２Ｂを被覆するように形成された層間絶縁膜２３Ｂを介して、導電膜２８Ｃを積層させる。更に、第３の導電パターン２２Ｃを被覆するように形成された層間絶縁膜２３Ｃを介して、導電膜２８Ｄを積層させる。また、形成予定の基板の周辺部に対応する領域には、各導電膜２８および絶縁膜２３を貫通する貫通孔２９が、ドリル等により形成される。この貫通孔２９が、図２（Ｃ）に示す凹部２７となる。

図４（Ｄ）を参照して、次に、層間絶縁膜２３Ｂを貫通する貫通接続部２５を形成して、導電膜２８Ｃと第２の導電パターン２２Ｂとを所定の箇所にて接続する。更に、層間絶縁膜２３Ｃを貫通して形成された貫通接続部２５を介して、導電膜２８Ｄと第３の導電パターン２２Ｃとを所定の箇所にて接続する。また、貫通接続部２５をメッキ処理にて形成する工程にて、貫通孔２９の内壁にも金属膜から成る側面電極２６が形成される。

図４（Ｅ）を参照して、次に、導電膜２８Ｃおよび導電膜２８Ｄを選択的にエッチングすることにより、第１の導電パターン２２Ａおよび第４の導電パターン２２Ｄが形成される。

図４（Ｆ）を参照して、次に、最上層の第１の導電パターン２２Ａおよび最下層の第４の導電パターン２２Ｄを、被覆樹脂１７により被覆する。回路素子と接続される箇所の第１の導電パターン２２Ａは、被覆樹脂１７から露出させる。

図５を参照して、次に、最上層の第１の導電パターン２２Ａに回路装置２１Ａおよび半導体素子２１Ｂを実装する。回路装置２１Ａおよび半導体素子２１Ｂは、裏面に形成された接続電極１６を介して実装される。

最後に、点線で示した箇所にて積層された層間絶縁膜２３等を切断することで、第２の基板２０を得る。また、貫通孔２９が形成された箇所にて第２の基板２０が分離されるので、側面電極２６は、第２の基板２０の側面に露出する。また、第２の基板２０の分離は、ルーターを用いた分離またはダイシングにより行うことができる。

上記の様な工程にて製造された第２の基板２０は、図１に示すように、第１の基板１１の表面に半田等の固着材を介して貼着される。また、ここでは第２の基板２０の片面のみに回路素子が実装されているが、第２の基板２０の両面に回路素子を実装することも可能である。

本発明の回路モジュールを示す斜視図である。 本発明の回路モジュールを示す図であり、（Ａ）は断面図であり、（Ｂ）は断面図であり、（Ｃ）は斜視図である。 本発明の回路モジュールを示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路モジュールの製造方法を示す図であり、（Ａ）−（Ｆ）は断面図である。 本発明の回路モジュールの製造方法を示す断面図である。 従来の回路モジュールを示す断面図である。

符号の説明

１０ 回路モジュール
１１ 第１の基板
１２ 導電路
１３ 第１の回路素子
１４ パッド
１５ 固着材
１６ 接続電極
１７ 被覆樹脂
１８ 収納部
２０ 第２の基板
２１ 第２の回路素子
２２ 導電パターン
２２Ａ 第１の導電パターン
２２Ｂ 第２の導電パターン
２２Ｃ 第３の導電パターン
２２Ｄ 第４の導電パターン
２３ 層間絶縁膜
２３Ａ〜２３Ｃ 層間絶縁膜
２４ 裏面電極
２５ 貫通接続部
２６ 側面電極
２７ 凹部
２８Ａ〜２８Ｄ 導電膜
２９ 貫通孔

Claims (9)

1. 基板の表面に回路素子が固着された回路モジュールに於いて、
   前記基板は、少なくとも表面に導電路が形成された第１の基板と、前記第１の基板の表面を部分的に被覆するように配置されて導電パターンが形成された第２の基板とから成り、
   前記第２の基板は、導電路よりも微細に形成される前記導電パターンが多層に積層されることを特徴とする回路モジュール。
2. 少なくとも表面に導電路が形成された第１の基板と、
   前記第１の基板の前記導電路に電気的に接続された第１の回路素子と、
   前記第１の基板を部分的に被覆するように配置されて前記導電路と電気的に接続され、前記導電路よりも微細な導電パターンが多層に積層された第２の基板と、
   前記第２の基板の表面に形成された前記導電パターンに接続電極を介して接続された第２の回路素子とを具備することを特徴とする回路モジュール。
3. 前記第２の基板に形成される前記導電パターンの層数は、前記第１の基板に形成される導電路の層数よりも多いことを特徴とする請求項１または請求項２記載の回路モジュール。
4. 前記第２の回路素子は、ＢＧＡ型の回路装置またはフリップチップ実装される半導体素子であることを特徴とする請求項２記載の回路モジュール。
5. 前記第２の基板の周辺部に設けた接続部を介して、前記第２の基板は前記第１の基板に固着されることを特徴とする請求項１または請求項２記載の回路モジュール。
6. 前記第２の回路素子は、デジタル信号の処理を行う半導体素子を含むことを特徴とする請求項２記載の回路モジュール。
7. 前記第１の回路素子は、電源回路を構成する回路素子であることを特徴とする請求項２記載の回路モジュール。
8. 前記第１の基板を部分的にくり抜き加工して収納部を設け、
   前記第２の基板の裏面に固着された前記第２の回路素子を前記収納部に収納させることを特徴とする請求項２記載の回路モジュール。
9. 前記第２の基板は前記第１の基板よりも可撓性に優れることを特徴とする請求項１または請求項２記載の回路モジュール。

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