JP6124513B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
従来より、能動素子である半導体チップや受動素子を実装した第１の半導体装置上に、第２の半導体装置を積層した所謂ＰＯＰ構造（パッケージオンパッケージ構造）の半導体装置が提案されている。このような半導体装置は、例えば、第１の半導体装置と第２の半導体装置とが対向する面に半導体チップや受動素子が実装された構造を有する。
特開２００８−１５３４９２号公報
しかしながら、キャパシタ等の受動素子は厚い（例えば、厚さ２００μｍ）ため、上記の構造では、第１の半導体装置と第２の半導体装置の各々の対向面の間隔を広くする（例えば、間隔２５０μｍ）必要があり、ＰＯＰ構造の半導体装置の総厚が厚くなる。又、第１の半導体装置と第２の半導体装置の各々の対向面の間隔を広くすると、第１の半導体装置と第２の半導体装置とを接合するために、径が大きなはんだボール等を用いる必要がある。径が大きなはんだボール等を用いると、それに対応するために、第１の半導体装置と第２の半導体装置において、はんだボール等と接続される各々の電極パッドの径を大きくする必要がある。そのため、第１の半導体装置と第２の半導体装置の幅が広くなる。つまり、従来のＰＯＰ構造の半導体装置は小型化することが困難であった。
又、半導体チップや受動素子を第１の半導体装置に内蔵し、第１の半導体装置の第２の半導体装置と対向する面には半導体チップや受動素子を実装しないようにする構造も考えられる。しかし、この場合には、第１の半導体装置が厚くなるため、ＰＯＰ構造の半導体装置を小型化することは困難である。
本発明は、上記の点に鑑みてなされたものであり、ＰＯＰ構造としたときにＰＯＰ構造全体の小型化を可能とする半導体装置及びその製造方法を提供することを課題とする。
本半導体装置の一の形態は、最外層である第１絶縁層と、前記第１絶縁層の一方の面に形成され、前記第１絶縁層に形成された複数の開口部内に各々露出する第１電極パッドを含む配線層と、前記第１絶縁層の一方の面に前記配線層を覆うように形成された第２絶縁層と、前記第２絶縁層を貫通するように設けられた半導体チップ収容部と、回路形成面を前記第１絶縁層と反対側に向けて、前記半導体チップ収容部に収容された半導体チップと、前記第２絶縁層の一方の面、並びに前記半導体チップの前記回路形成面及び側面を被覆する第３絶縁層と、少なくとも側面の一部が前記第２絶縁層に接し前記第１絶縁層に埋設されている埋設部と、前記第１絶縁層の他方の面から突出している突出部とを備えた受動素子と、を有し、前記埋設部に位置する前記受動素子の電極の端面は前記第２絶縁層又は前記第３絶縁層により被覆され、前記埋設部に位置する前記受動素子の電極の端面を露出するビアホール内に充填されたビア配線と、前記第２絶縁層又は前記第３絶縁層の一方の面に配置され前記ビア配線と一体的に形成された配線パターンと、を備えた他の配線層が設けられ、前記第１電極パッドは、接合部を介して他の半導体装置と電気的に接続され、前記第１絶縁層の他方の面からの前記突出部の突出量は、前記第１絶縁層の他方の面と前記他の半導体装置の対向面との間隔未満とされていることを要件とする。
開示の技術によれば、ＰＯＰ構造としたときにＰＯＰ構造全体の小型化を可能とする半導体装置及びその製造方法を提供できる。
第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 ＰＯＰ構造の半導体装置を例示する断面図である。 第１の実施の形態の変形例１に係る半導体装置を例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
まず、第１の実施の形態に係る半導体装置の構造について説明する。図１は、第１の実施の形態に係る半導体装置を例示する断面図である。図１を参照するに、半導体装置１０は、大略すると、第１絶縁層２１と、配線層２２と、第２絶縁層２３と、配線層２４と、第３絶縁層２５と、配線層２６と、第４絶縁層２７と、配線層２８と、ソルダーレジスト層２９と、受動素子４０と、接着層５０と、半導体チップ６０とを有する。
なお、半導体装置１０において、便宜上、図１における第１絶縁層２１側を下（下面）、ソルダーレジスト層２９側を上（上面）として説明を行う。
半導体装置１０において、下側の最外層には第１絶縁層２１が形成されている。第１絶縁層２１の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。第１絶縁層２１の厚さは、例えば２０〜４０μｍ程度とすることができる。第１絶縁層２１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２２は、第１絶縁層２１上（第１絶縁層２１の一方の面）に形成されている。配線層２２の一部は、接着層５０を介して半導体チップ６０が搭載される半導体チップ搭載部を構成している。配線層２２の一部である半導体チップ搭載部は、電気的に独立していても構わない（何れの部材や配線等とも電気的に接続されていなくても構わない）。配線層２２の材料としては、例えば、銅（Ｃｕ）等を含む金属を用いることができる。配線層２２の厚さは、例えば、１０〜４０μｍ程度とすることができる。なお、配線層２２は、本発明に係る配線層の代表的な一例である。
配線層２２の一部は第１絶縁層２１に形成された複数の開口部２１ｘ内に露出している。開口部２１ｘ内に露出している配線層２２は、他の半導体装置等と電気的に接続される電極パッドとして機能する（後述の図５参照）。以降、第１絶縁層２１に形成された複数の開口部２１ｘ内に各々露出する配線層２２を第１電極パッド２２と称する場合がある。第１電極パッド２２の平面形状は例えば円形であり、その直径は例えば１００〜２００μｍ程度とすることができる。第１電極パッド２２のピッチは、例えば２００〜４００μｍ程度とすることができる。
必要に応じ、第１電極パッド２２の露出面を覆うように金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。第１電極パッド２２上に、はんだボール等の外部接続端子を形成しても構わない。
第２絶縁層２３は、第１絶縁層２１上に配線層２２を覆うように形成されている。第２絶縁層２３の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第２絶縁層２３の厚さは、例えば、３０〜６０μｍ程度とすることができる。第２絶縁層２３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
第２絶縁層２３には、ビアホール２３ｘ及び半導体チップ収容部２３ｙが形成されている。ビアホール２３ｘは、第３絶縁層２５側に開口されていると共に、配線層２２の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部である。半導体チップ収容部２３ｙは、第３絶縁層２５側に開口されていると共に、配線層２２の一部である半導体チップ搭載部によって底面が形成された矩形状の凹部である。
半導体チップ収容部２３ｙには、シリコン等を主成分とし、回路形成面側に複数の電極パッド６１が形成された半導体チップ６０がフェイスアップ状態で（回路形成面を第１絶縁層２１とは反対側に向けて）収容されている。半導体チップ６０の裏面（回路形成面と反対側の面）は、接着層５０を介して、半導体チップ収容部２３ｙの底部に露出する配線層２２の一部である半導体チップ搭載部に接合されている。接着層５０としては、例えば、ダイアタッチフィルム等を用いることができる。
半導体チップ６０の側面と半導体チップ収容部２３ｙの内側面との間には、所定のクリアランスが形成されている。なお、半導体チップ６０の回路形成面側の一部分が第２絶縁層２３の上面から突出しているが、半導体チップ６０の全てが半導体チップ収容部２３ｙ内に収まるように（第２絶縁層２３の上面から突出する部分がないように）収容しても構わない。
このように、半導体チップ６０を内蔵することにより、半導体チップ６０を半導体装置１０の何れかの表面に搭載する場合に比べて、半導体装置１０は上下対称に近い構造となり、半導体装置１０に生じる反りを低減できる。
より詳しく説明すると、半導体チップ６０がシリコンを主成分とする場合、その熱膨張係数は３．４ｐｐｍ／℃程度、ヤング率は２００ＧＰａ程度である。一方、第１絶縁層２１や他の絶縁層がエポキシ系樹脂を主成分とする場合、その熱膨張係数は８〜１５０ｐｐｍ／℃程度であり、ヤング率は０．０３〜１３ＧＰａ程度である。
熱膨張係数が小さくヤング率の高い半導体チップ６０を半導体装置１０の何れかの表面に搭載すると、半導体チップ６０が搭載されている側は熱応力等により変形し難くなり、半導体チップ６０が搭載されていない側は熱応力等により変形し易くなる。そのため、半導体装置１０に反りが生じることになる。
一方、本実施の形態では、半導体装置１０は、熱膨張係数が小さくヤング率の高い半導体チップ６０を厚さ方向の中央部近傍に配置した構造であり、上下方向で物性値（熱膨張係数やヤング率）のバランスがとれている。これにより、半導体チップ６０を半導体装置１０の何れかの表面に搭載する場合に比べて、半導体装置１０に生じる反りを低減できる。
半導体装置１０には、２つの電極４１を有する受動素子４０が搭載されている。受動素子４０は、例えば、キャパシタ等である。より詳しくは、受動素子４０は、例えば、半導体チップ６０の電源を安定化するために設けられたデカップリング用のキャパシタ等であり、例えば、電極４１の一方は電源に接続され他方は基準電位（ＧＮＤ）に接続される。
受動素子４０は、第１絶縁層２１、第２絶縁層２３、及び第３絶縁層２５に埋設されている埋設部と、第１絶縁層２１の下面（他方の面）から突出している突出部とを備えている。換言すれば、受動素子４０は第１絶縁層２１及び第２絶縁層２３を貫通し、受動素子４０の上面（端面）は第３絶縁層２５内に位置している。又、受動素子４０の下面は、第１絶縁層２１の下面（他方の面）から突出している。なお、受動素子４０の上面は第２絶縁層２３の上面と面一であっても構わない。
受動素子４０の突出部の突出量（受動素子４０の下面の第１絶縁層２１の下面（他方の面）からの距離）は、以下のようにして決定できる。すなわち、半導体装置１０の第１電極パッド２２側に他の半導体装置を積層してＰＯＰ構造の半導体装置を作製する場合がある（後述の図５参照）。その際、第１電極パッド２２には、所定の径を有するはんだボール等が搭載され、半導体装置１０の第１絶縁層２１の下面（他方の面）と他の半導体装置の対向面との間隔は、搭載されるはんだボール等の径により決定される。
ここで、通常使用するはんだボールの径は２００μｍ〜６００μｍ程度であるため、半導体装置１０の第１絶縁層２１の下面（他方の面）と他の半導体装置の対向面との間隔は、１５０μｍ〜５００μｍ程度となる。そこで、受動素子４０の突出部の突出量を半導体装置１０の第１絶縁層２１の下面（他方の面）と他の半導体装置の対向面との間隔未満の値に設定する。これにより、半導体装置１０の第１絶縁層２１の下面（他方の面）と他の半導体装置の対向面との間隔を有効活用できる。
又、受動素子４０を完全に半導体装置１０に内蔵する場合、受動素子４０の厚さに応じて絶縁層を厚くする必要が生じ、その分、半導体装置１０は厚くなってしまう。しかし、本実施の形態に係る半導体装置１０では、受動素子４０の一部をあえて、突出部として露出させることで、絶縁層の厚さを抑えているため、半導体装置１０を薄型化できる。
配線層２４は、第２絶縁層２３上に形成されている。配線層２４は、第２絶縁層２３を貫通し配線層２２の上面を露出するビアホール２３ｘ内に充填されたビア配線、及び第２絶縁層２３の上面に形成された配線パターンを含んで構成されている。配線層２４は、ビアホール２３ｘ内に露出した配線層２２と電気的に接続されている。
換言すれば、配線層２４を構成するビア配線（ビアホール２３ｘ内に充填されたビア配線）は、第１電極パッド２２と電気的に接続されている。配線層２４の材料や厚さは、例えば、配線層２２と同様とすることができる。なお、複数のビアホール２３ｘ内に充填された各ビア配線は、本発明に係る複数の第２ビア配線の代表的な一例である。
第３絶縁層２５は、第２絶縁層２３上に配線層２４、受動素子４０の第２絶縁層２３から露出する部分、半導体チップ６０の回路形成面及び側面を被覆するように形成されている。第３絶縁層２５の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第３絶縁層２５の厚さは、例えば、３０〜６０μｍ程度とすることができる。第３絶縁層２５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２６は、第３絶縁層２５上に形成されている。配線層２６は、ビアホール２５ｘ内に充填されたビア配線、ビアホール２５ｙ内に充填されたビア配線、及びビアホール２５ｚ内に充填されたビア配線、及び第３絶縁層２５の上面に形成された配線パターンを含んで構成されている。
ビアホール２５ｘは、第３絶縁層２５を貫通し配線層２４を露出している。ビアホール２５ｙは、第３絶縁層２５を貫通し受動素子４０の電極４１を露出している。ビアホール２５ｚは、第３絶縁層２５を貫通し半導体チップ６０の電極パッド６１を露出している。
配線層２６は、ビアホール２５ｘ内に露出した配線層２４と電気的に接続された部分を含む。又、配線層２６は、ビアホール２５ｙ内に露出した受動素子４０の電極４１と電気的に接続された部分、及びビアホール２５ｚ内に露出した半導体チップ６０の電極パッド６１と電気的に接続された部分を含む。配線層２６の材料や厚さは、例えば、配線層２２と同様とすることができる。
受動素子４０と半導体チップ６０とは、配線層２６を各々構成するビアホール２５ｙ内に充填されたビア配線、第３絶縁層２５上に形成された配線パターン、及びビアホール２５ｚ内に充填されたビア配線を介して電気的に接続されている。
つまり、第３絶縁層２５に形成されたビア配線（ビアホール２５ｙ内に充填されたビア配線、及びビアホール２５ｚ内に充填されたビア配線）は、受動素子４０と半導体チップ６０とを電気的に接続する経路の一部をなす。なお、第３絶縁層２５に形成されたビア配線（ビアホール２５ｙ内に充填されたビア配線、及びビアホール２５ｚ内に充填されたビア配線）は、本発明に係る第１ビア配線の代表的な一例である。
又、受動素子４０は、配線層２６を各々構成するビアホール２５ｙ内に充填されたビア配線、第３絶縁層２５上に形成された配線パターン、及びビアホール２５ｘ内に充填されたビア配線と電気的に接続されている。更に、ビアホール２５ｘ内に充填されたビア配線は、配線層２４を各々構成する第２絶縁層２３上に形成された配線パターン、及びビアホール２３ｘ内に充填されたビア配線を介して第１電極パッド２２と電気的に接続されている。
つまり、受動素子４０は、第１電極パッド２２と電気的に接続されており、第２絶縁層２３に形成されたビア配線（ビアホール２３ｘ内に充填されたビア配線）は、受動素子４０と第１電極パッド２２とを電気的に接続する経路の一部をなす。
又、図示はされていないが、半導体チップ６０は、配線層２６を各々構成するビアホール２５ｚ内に充填されたビア配線、第３絶縁層２５上に形成された配線パターン、及びビアホール２５ｘ内に充填されたビア配線と電気的に接続されている。更に、ビアホール２５ｘ内に充填されたビア配線は、配線層２４を各々構成する第２絶縁層２３上に形成された配線パターン、及びビアホール２３ｘ内に充填されたビア配線を介して第１電極パッド２２電気的に接続されている。
つまり、半導体チップ６０と第１電極パッド２２とは電気的に接続されており、第２絶縁層２３に形成されたビア配線（ビアホール２３ｘ内に充填されたビア配線）は、半導体チップ６０と第１電極パッド２２とを電気的に接続する経路の一部をなす。
第４絶縁層２７は、第３絶縁層２５上に配線層２６を覆うように形成されている。第４絶縁層２７の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第４絶縁層２７の厚さは、例えば、３０〜６０μｍ程度とすることができる。第４絶縁層２７は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２８は、第４絶縁層２７上に形成されている。配線層２８は、第４絶縁層２７を貫通し配線層２６の上面を露出するビアホール２７ｘ内に充填されたビア配線、及び第４絶縁層２７の上面に形成された配線パターンを含んで構成されている。配線層２８は、ビアホール２７ｘ内に露出した配線層２６と電気的に接続されている。配線層２８の材料や厚さは、例えば、配線層２２と同様とすることができる。
ソルダーレジスト層２９は、第４絶縁層２７上に配線層２８を覆うように形成されている絶縁層である。ソルダーレジスト層２９の厚さは、例えば３０〜６０μｍ程度とすることができる。ソルダーレジスト層２９は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。ソルダーレジスト層２９は開口部２９ｘを有し、開口部２９ｘ内には配線層２８の一部が露出している。
開口部２９ｘ内に露出する配線層２８は、他の半導体装置や半導体チップ、マザーボード等の実装基板、或いは電子部品等（図示せず）と電気的に接続される電極パッドとして機能する。以降、開口部２９ｘ内に露出する配線層２８を第２電極パッド２８と称する場合がある。第２電極パッド２８の平面形状は例えば円形であり、その直径は例えば１００〜３５０μｍ程度とすることができる。第２電極パッド２８のピッチは、例えば４００〜５００μｍ程度とすることができる。
必要に応じ、第２電極パッド２８の露出面を覆うように金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。第２電極パッド２８上に、はんだボールやリードピン等の外部接続端子を形成しても構わない。
このように、半導体装置１０は、能動素子である半導体チップ６０を内蔵すると共に、第１絶縁層２１の下面（他方の面）から一部が突出するように受動素子４０を搭載している。但し、半導体装置１０は、受動素子４０を含む複数種類の受動素子を搭載してもよく、必ずしも全ての受動素子が第１絶縁層２１の下面（他方の面）から突出していなくてもよい。つまり、半導体装置１０は、第１絶縁層２１等に完全に埋設されている受動素子を有していてもよい。
又、半導体装置１０は、ＰＯＰ構造の半導体装置の小型化及び薄型化を妨げない高さの低い（厚さの薄い）受動素子を、第１絶縁層２１等に埋設することなく、第１絶縁層２１の下面（他方の面）に実装してもよい。
半導体装置１０が搭載可能な受動素子の一例としては、キャパシタ、インダクタ、抵抗、サーミスタ、水晶振動子等を挙げることができる。なお、受動素子は、２つの電極を有する形態には限定されない。
［第１の実施の形態に係る半導体装置の製造方法］
次に、第１の実施の形態に係る半導体装置の製造方法について説明する。図２〜図４は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。なお、図２〜図４において、Ｃは最終的にダイサー等により切断する位置（以下、「切断位置Ｃ」とする）を示している。
つまり、以下の工程は、半導体装置１０となる複数の領域を有する構造体を作製し、その構造体を切断位置Ｃで切断して複数の半導体装置１０を得る工程である。但し、後述する支持体１００上に１個の半導体装置１０を作製する工程としても構わない。
まず、図２（ａ）に示す工程では、絶縁層１１０の両面に金属箔１２０及び１３０が各々形成された支持体１００を準備し、金属箔１２０上に第１絶縁層２１及び金属箔２２Ａを順次積層（ラミネート）する。支持体１００としては、例えば、ガラスクロスにエポキシ系樹脂を含浸させた絶縁層１１０の両面に、金属箔１２０及び１３０として銅箔が各々形成された所謂ガラスエポキシ基板等を用いることができる。
第１絶縁層２１の材料としては、例えばエポキシ系樹脂やフェノール系樹脂等を主成分とする熱硬化性の絶縁性樹脂を用いることができる。第１絶縁層２１の厚さは、例えば２０〜４０μｍ程度とすることができる。第１絶縁層２１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
金属箔２２Ａとしては、例えば、銅箔を用いることができる。金属箔２２Ａの厚さは、例えば、１０〜４０μｍ程度とすることができる。なお、金属箔２２Ａは、後工程でパターニングされて配線層２２となる部分である。
次に、図２（ｂ）に示す工程では、金属箔２２Ａをパターニングして半導体チップ搭載部及び第１電極パッドとなる部分を含む配線層２２を形成する。そして、配線層２２が形成されていない領域に、第１絶縁層２１及び金属箔１２０を貫通し底面が絶縁層１１０内に達する凹部１００ｘを形成する。配線層２２は、例えば、金属箔２２Ａの上面を選択的に被覆するレジスト層（図示せず）を形成し、レジスト層（図示せず）に被覆されていない部分の金属箔２２Ａをエッチングにより除去することで形成できる。
凹部１００ｘは、例えば、ルータ加工等により形成できる。なお、凹部１００ｘは、後工程で受動素子４０が挿入される部分である。従って、凹部１００ｘは、受動素子４０よりも若干大きめの寸法に形成する。凹部１００ｘは、例えば、受動素子４０が挿入された際に、受動素子４０の周囲に数１０μｍ程度のクリアランスができる程度の寸法に形成することができる。
次に、図２（ｃ）に示す工程では、凹部１００ｘ内に、マウンタ等を用いて２つの電極４１を有する受動素子４０を挿入する。受動素子４０は、例えば、上面が凹部１００ｘから突出するように挿入することができる。なお、受動素子４０を挿入する前に凹部１００ｘの内底面や内側面に予め接着剤を設けてもよい。
続いて、第１絶縁層２１上（第１絶縁層２１の一方の面）に、受動素子４０の少なくとも一部及び配線層２２を被覆するように、例えば絶縁性樹脂をラミネートし、第２絶縁層２３を形成する。この際、例えば、受動素子４０の上面が第２絶縁層２３の上面から突出するように第２絶縁層２３を形成することができる。なお、受動素子４０の上面が第２絶縁層２３の上面と面一となるように第２絶縁層２３を形成してもよい。又、受動素子４０の上面が第２絶縁層２３に覆われるように第２絶縁層２３を形成してもよい。
第２絶縁層２３の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第２絶縁層２３の厚さは、例えば、３０〜６０μｍ程度とすることができる。第２絶縁層２３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
次に、図２（ｄ）に示す工程では、第２絶縁層２３に、第２絶縁層２３を貫通し配線層２２の上面を露出させるビアホール２３ｘを形成する。ビアホール２３ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。レーザ加工法により形成したビアホール２３ｘは、第３絶縁層２５が形成される側に開口されていると共に、配線層２２の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となる。
続いて、第２絶縁層２３上に配線層２４を形成する。配線層２４は、ビアホール２３ｘ内に充填されたビア配線、及び第２絶縁層２３の上面に形成された配線パターンを含んで構成される。配線層２４は、ビアホール２３ｘ内に露出した配線層２２と電気的に接続される。配線層２４の材料や厚さは、例えば、配線層２２と同様とすることができる。配線層２４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できる。
次に、図３（ａ）に示す工程では、第２絶縁層２３に半導体チップ収容部２３ｙを形成する。半導体チップ収容部２３ｙを形成するには、例えば、第２絶縁層２３上に、半導体チップ収容部２３ｙを形成する部分（配線層２２の半導体チップ搭載部と平面視で重複する部分）以外を被覆するレジスト層（図示せず）を設ける。そして、レジスト層から露出する第２絶縁層２３（半導体チップ搭載部上の第２絶縁層２３）をエッチングによって除去すればよい。エッチングの一例としては、例えば、アルミナ砥粒等の研磨剤を用いたブラスト処理を挙げることができる。
なお、半導体チップ収容部２３ｙとなる部分には配線層２２の半導体チップ搭載部が形成されているため、配線層２２の半導体チップ搭載部がエッチングストッパとして機能し、配線層２２の半導体チップ搭載部上の第２絶縁層２３のみが除去される。これにより、半導体チップ収容部２３ｙは、第３絶縁層２５が形成される側に開口されていると共に、配線層２２の半導体チップ搭載部によって底面が形成された矩形状の凹部となる。
半導体チップ収容部２３ｙは、後工程で半導体チップ６０が収容される凹部である。従って、半導体チップ収容部２３ｙは、半導体チップ６０よりも若干大きめの寸法に形成する。半導体チップ収容部２３ｙは、例えば、半導体チップ６０が収容された際に、半導体チップ６０の周囲に数１０μｍ程度のクリアランスができる程度の寸法に形成することができる。
なお、図３（ａ）に示す工程の後、図３（ａ）に示す構造体（受動素子４０を搭載した配線基板）の電気検査等を実行しても良い。これにより、不良の配線基板を排除することが可能となり、後工程で不良の配線基板に半導体チップ６０が搭載されて不良の半導体装置が製造されるおそれを低減できる。
次に、図３（ｂ）に示す工程では、半導体チップ収容部２３ｙに、回路形成面側に複数の電極パッド６１が形成された半導体チップ６０をフェイスアップ状態で（回路形成面を第１絶縁層２１とは反対側に向けて）収容する。例えば、半導体チップ６０の裏面に予めダイアタッチフィルム等を用いて接着層５０を形成しておくことにより、半導体チップ６０を接着層５０を介して半導体チップ収容部２３ｙ内に固定することができる。
半導体チップ６０の側面と半導体チップ収容部２３ｙの内側面との間には、所定のクリアランスが形成される。なお、図３（ｂ）では、半導体チップ６０の回路形成面側の一部分が第２絶縁層２３の上面から突出しているが、半導体チップ６０の全てが半導体チップ収容部２３ｙ内に収まるように（第２絶縁層２３の上面から突出する部分がないように）収容しても構わない。
次に、図３（ｃ）に示す工程では、図２（ｃ）及び図２（ｄ）に示す工程を繰り返すことにより、第２絶縁層２３上に配線層２４、第３絶縁層２５、配線層２６、第４絶縁層２７、及び配線層２８を順次積層する。
すなわち、第２絶縁層２３上に配線層２４、受動素子４０の上面、及び半導体チップ６０の回路形成面及び側面を被覆する第３絶縁層２５を形成する。そして、第３絶縁層２５を貫通し配線層２４の上面を露出するビアホール２５ｘ、第３絶縁層２５を貫通し受動素子４０の電極４１を露出するビアホール２５ｙ、第３絶縁層２５を貫通し半導体チップ６０の電極パッド６１を露出ビアホール２５ｚを形成する。第３絶縁層２５の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第３絶縁層２５の厚さは、例えば、３０〜６０μｍ程度とすることができる。第３絶縁層２５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
更に、第３絶縁層２５上に配線層２６を形成する。配線層２６は、ビアホール２５ｘ内に充填されたビア配線、ビアホール２５ｙ内に充填されたビア配線、及びビアホール２５ｚ内に充填されたビア配線、及び第３絶縁層２５の上面に形成された配線パターンを含んで構成される。
配線層２６は、ビアホール２５ｘ内に露出した配線層２４と電気的に接続された部分を含む。又、配線層２６は、ビアホール２５ｙ内に露出した受動素子４０の電極４１と電気的に接続された部分、及びビアホール２５ｚ内に露出した半導体チップ６０の電極パッド６１と電気的に接続された部分を含む。配線層２６の材料や厚さは、例えば、配線層２２と同様とすることができる。
更に、第３絶縁層２５上に配線層２６を被覆する第４絶縁層２７を形成した後に、第４絶縁層２７を貫通し配線層２６の上面を露出するビアホール２７ｘを形成する。第４絶縁層２７の材料としては、第１絶縁層２１と同様の絶縁性樹脂を用いることができる。第４絶縁層２７の厚さは、例えば、３０〜６０μｍ程度とすることができる。第４絶縁層２７は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
更に、第４絶縁層２７上に、ビアホール２７ｘを介して配線層２６に接続される配線層２８を形成する。配線層２８は、ビアホール２７ｘ内を充填するビア配線、及び第４絶縁層２７上に形成された配線パターンを含んで構成される。配線層２８は、ビアホール２７ｘ内に露出した配線層２６と電気的に接続される。配線層２８の材料や厚さは、例えば、配線層２２と同様とすることができる。
このようにして、支持体１００上に所定のビルドアップ配線層が形成される。本実施の形態では、４層のビルドアップ配線層（配線層２２、配線層２４、配線層２６、及び配線層２８）を形成したが、ｎ層（ｎは１以上の整数）のビルドアップ配線層を形成してもよい。
次に、図４（ａ）に示す工程では、第４絶縁層２７上に、配線層２８の一部を露出する開口部２９ｘを有するソルダーレジスト層２９を形成する。ソルダーレジスト層２９は、例えば液状又はペースト状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、配線層２８を被覆するように第４絶縁層２７上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えばフィルム状の感光性のエポキシ系やアクリル系の絶縁性樹脂を、配線層２８を被覆するように第４絶縁層２７上にラミネートすることにより形成してもよい。
開口部２９ｘは、塗布又はラミネートした絶縁性樹脂を露光及び現像することにより形成できる（フォトリソグラフィ法）。予め開口部２９ｘを形成したフィルム状の絶縁性樹脂を、配線層２８を被覆するように第４絶縁層２７上にラミネートしても構わない。なお、ソルダーレジスト層２９の材料として、非感光性の絶縁性樹脂を用いてもよい。この場合には、第４絶縁層２７上にソルダーレジスト層２９を形成して硬化させた後、例えばＣＯ２レーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたブラスト処理により開口部２９ｘを形成すればよい。
必要に応じ、開口部２９ｘ内に露出する配線層２８（第２電極パッド２８）上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
次に、図４（ｂ）に示す工程では、図４（ａ）に示す支持体１００を除去する。支持体１００を除去するには、まず、金属箔１３０を除去する。金属箔１３０が銅箔である場合には、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液、塩化アンモニウム銅水溶液、過酸化水素水・硫酸系のエッチング液等を用いたウェットエッチングにより除去できる。なお、第２電極パッド２８が銅により形成されている場合には第２電極パッド２８をマスクする必要がある。
続いて、絶縁層１１０を除去する。絶縁層１１０は、例えば、アルミナ砥粒等の研磨剤を用いてブラスト処理することで除去できる。なお、金属箔１２０がエッチングストッパとして機能するため、金属箔１２０を残して絶縁層１１０のみが除去される。次いで、金属箔１２０を除去する。金属箔１２０が銅箔である場合には、金属箔１３０と同様の方法で除去できる。これにより、第１絶縁層２１の下面（他方の面）が下方に露出し、第１絶縁層２１の下面（他方の面）から受動素子４０の一部が突出する。
次に、図４（ｃ）に示す工程では、第１絶縁層２１に、第１絶縁層２１を貫通する開口部２１ｘを形成し、開口部２１ｘ内に配線層２２の一部を露出させて第１電極パッド２２を形成する。開口部２１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成できる。
必要に応じ、開口部２１ｘ内に露出する配線層２２（第１電極パッド２２）上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。以上の工程で、半導体装置１０となる複数の領域（切断位置Ｃで囲まれた領域）を有する構造体が作製された。
図４（ｃ）に示す工程の後、複数の領域（切断位置Ｃで囲まれた領域）を有する構造体をダイサー等により切断位置Ｃで切断して個片化することにより、図１に示す半導体装置１０が複数個完成する。
［第１の実施の形態に係る半導体装置の応用例］
次に、第１の実施の形態に係る半導体装置の応用例として、ＰＯＰ構造の半導体装置について説明する。図５は、ＰＯＰ構造の半導体装置を例示する断面図である。図５を参照するに、半導体装置１０Ａは、半導体装置１０に他の半導体装置７０を搭載したＰＯＰ構造の半導体装置である。なお、図５において、半導体装置１０は、図１等とは上下が反転した状態で描かれている。
半導体装置７０の電極パッド（図示せず）は、接合部８０を介して半導体装置１０の第１電極パッド２２と電気的に接続されている。接合部８０としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
半導体装置１０の第２電極パッド２８には、外部接続端子９０が形成されている。外部接続端子９０は、他の半導体装置や半導体チップ、マザーボード等の実装基板、或いは電子部品等（図示せず）と電気的に接続される端子である。外部接続端子９０としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＳｂの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
前述のように、通常使用するはんだボールの径は２００μｍ〜６００μｍ程度であるため、半導体装置１０と半導体装置７０の各々の対向面の間隔は１５０μｍ〜５００μｍ程度となる。そのため、受動素子４０の突出部の突出量は、半導体装置１０と半導体装置７０の各々の対向面の間隔未満の値に設定されている。
受動素子４０の部品高さ（受動素子４０の半導体装置１０の厚さ方向の寸法）としては種々のものが存在するが、例えば、数１００μｍのものも存在する。従来の半導体装置では、このような部品高さの高い受動素子を半導体装置の表面に実装していたため、その突出量は数１００μｍにも達していた。
そのため、従来、ＰＯＰ構造の半導体装置を実現するためには、積層される半導体装置間の間隔を確保するために、数１００μｍ以上の径を有するはんだボール等が必要となり、ＰＯＰ構造の半導体装置の総厚が厚くなる問題があった。又、積層される各半導体装置に、数１００μｍ以上の径を有するはんだボール等を搭載可能な電極パッドを設ける必要があるため、ＰＯＰ構造の半導体装置の幅が広くなる問題があった。
一方、前述のように、半導体装置１０では、受動素子４０の突出量は、通常使用するはんだボールの径により決定される半導体装置１０と半導体装置７０の各々の対向面の間隔未満の値に設定されている。これにより、従来の、ＰＯＰ構造の半導体装置の総厚が厚くなる問題や、ＰＯＰ構造の半導体装置の幅が広くなる問題を回避できる。
又、受動素子４０が第１絶縁層２１から突出しているため、受動素子４０の全体を埋設するために絶縁層の層数を必要以上に増やしたり、絶縁層を必要以上に厚くしたりする必要がないため、半導体装置１０自体も薄型化及び小型化できる。その結果、ＰＯＰ構造の半導体装置の薄型化及び小型化を実現できる。
又、受動素子４０の埋設部の端面は何れかの絶縁層により被覆され、受動素子４０の電極４１は、直接、埋設部の端面を被覆する絶縁層に形成されたビア配線を介して、埋設部の端面を被覆する絶縁層の一方の面に形成された配線パターンと電気的に接続されている。なお、本実施の形態では、埋設部の端面を被覆する絶縁層は第３絶縁層２５である。又、埋設部の端面を被覆する絶縁層に形成されたビア配線は配線層２６を構成するビア配線であり、埋設部の端面を被覆する絶縁層の一方の面に形成された配線パターンは配線層２６を構成する配線パターンである。
又、半導体チップ６０の回路形成面は第３絶縁層２５により被覆されている。そして、半導体チップ６０の電極パッド６１は、直接、第３絶縁層２５に形成されたビア配線（配線層２６を構成するビア配線）を介して、第３絶縁層２５の一方の面に形成された配線パターン（配線層２６を構成する配線パターン）と電気的に接続されている。
このように、受動素子４０の電極４１や半導体チップ６０の電極パッド６１と直接ビア配線が接続されるため、ビア配線の狭ピッチ化に対応することができる。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、高さの異なる受動素子を搭載する例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図６は、第１の実施の形態の変形例１に係る半導体装置を例示する断面図である。図６を参照するに、半導体装置１０Ｂには、受動素子４０の他に、２つの電極４１Ｂを有する受動素子４０Ｂが搭載されている。受動素子４０Ｂは、受動素子４０とは高さ（半導体装置１０Ｂの厚さ方向の長さ）が異なる部品である。
受動素子４０Ｂは、第１絶縁層２１及び２３及に埋設されている埋設部と、第１絶縁層２１の下面（他方の面）から突出している突出部とを備えている。換言すれば、受動素子４０Ｂは第１絶縁層２１を貫通し、受動素子４０Ｂの上面は第２絶縁層２３内に位置している。
又、受動素子４０Ｂの下面は、第１絶縁層２１の下面（他方の面）から突出している。なお、受動素子４０Ｂの上面は第１絶縁層２１の上面と面一であっても構わない。又、受動素子４０Ｂの突出部の突出量（受動素子４０Ｂの下面の第１絶縁層２１の下面（他方の面）からの距離）は、受動素子４０の突出部の突出量と同一であってもよいし、異なっていてもよい。
このように、本実施の形態に係る半導体装置は様々な高さの受動素子を搭載することができ、受動素子は少なくとも第１絶縁層に埋設されている埋設部と第１絶縁層の下面（他方の面）から突出している突出部とを備えている。又、受動素子の埋設量（受動素子の上面の第１絶縁層の下面（他方の面）からの距離）及び突出量（受動素子の下面の第１絶縁層の下面（他方の面）からの距離）は、ＰＯＰ構造の半導体装置の薄型化及び小型化を実現可能な範囲で適宜選択できる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
１０、１０Ａ、１０Ｂ、７０ 半導体装置
２１ 第１絶縁層
２１ｘ、２９ｘ 開口部
２２、２４、２６、２８ 配線層
２２Ａ、１２０、１３０ 金属箔
２３ 第２絶縁層
２３ｘ、２５ｘ、２５ｙ、２５ｚ、２７ｘ ビアホール
２３ｙ 半導体チップ収容部
２５ 第３絶縁層
２７ 第４絶縁層
２９ ソルダーレジスト層
４０、４０Ｂ 受動素子
４１、４１Ｂ 電極
５０ 接着層
６０ 半導体チップ
６１ 電極パッド
８０ 接合部
９０ 外部接続端子
１００ 支持体
１００ｘ 凹部
１１０ 絶縁層

Claims (9)

  1. 最外層である第１絶縁層と、
    前記第１絶縁層の一方の面に形成され、前記第１絶縁層に形成された複数の開口部内に各々露出する第１電極パッドを含む配線層と、
    前記第１絶縁層の一方の面に前記配線層を覆うように形成された第２絶縁層と、
    前記第２絶縁層を貫通するように設けられた半導体チップ収容部と、
    回路形成面を前記第１絶縁層と反対側に向けて、前記半導体チップ収容部に収容された半導体チップと、
    前記第２絶縁層の一方の面、並びに前記半導体チップの前記回路形成面及び側面を被覆する第３絶縁層と、
    少なくとも側面の一部が前記第２絶縁層に接し前記第１絶縁層に埋設されている埋設部と、前記第１絶縁層の他方の面から突出している突出部とを備えた受動素子と、を有し、
    前記埋設部に位置する前記受動素子の電極の端面は前記第２絶縁層又は前記第３絶縁層により被覆され、
    前記埋設部に位置する前記受動素子の電極の端面を露出するビアホール内に充填されたビア配線と、前記第２絶縁層又は前記第３絶縁層の一方の面に配置され前記ビア配線と一体的に形成された配線パターンと、を備えた他の配線層が設けられ、
    前記第１電極パッドは、接合部を介して他の半導体装置と電気的に接続され、
    前記第１絶縁層の他方の面からの前記突出部の突出量は、前記第１絶縁層の他方の面と前記他の半導体装置の対向面との間隔未満とされている半導体装置。
  2. 前記第２絶縁層は、前記第１絶縁層と前記受動素子の側面との間に充填されている請求項１記載の半導体装置。
  3. 前記埋設部は、前記第１絶縁層を含む複数の絶縁層に埋設されている請求項１又は２記載の半導体装置。
  4. 前記半導体チップ収容部は、前記第３絶縁層側に開口されていると共に、前記配線層の一部である半導体チップ搭載部によって底面が形成された凹部である請求項１乃至３の何れか一項記載の半導体装置。
  5. 前記第１絶縁層には前記第１電極パッドの各々と電気的に接続された複数の第２ビア配線が形成され、
    前記複数の第２ビア配線は、前記受動素子と前記第１電極パッドとを電気的に接続する経路の一部をなすビア配線を含む請求項１乃至４の何れか一項記載の半導体装置。
  6. 前記複数の第２ビア配線は、前記半導体チップと前記第１電極パッドとを電気的に接続する経路の一部をなすビア配線を含む請求項５記載の半導体装置。
  7. 支持体上に第１絶縁層及び金属箔を順次積層する工程と、
    前記金属箔をパターニングして配線層を形成する工程と、
    前記第１絶縁層を貫通し底面が前記支持体内に達する凹部を形成する工程と、
    前記凹部内に受動素子を挿入する工程と、
    前記第１絶縁層の一方の面に、前記受動素子の少なくとも一部及び前記配線層を被覆する第２絶縁層を形成する工程と、
    前記第２絶縁層に、半導体チップを収容する半導体チップ収容部を形成する工程と、
    回路形成面を前記第１絶縁層と反対側に向けて、前記半導体チップ収容部に半導体チップを収容する工程と、
    前記第２絶縁層上に、前記半導体チップの前記回路形成面を被覆する第３絶縁層を形成する工程と、
    前記受動素子の端面を被覆する絶縁層にビア配線を形成し、前記受動素子の電極を、直接、前記ビア配線を介して、前記受動素子の端面を被覆する絶縁層の一方の面に形成された配線パターンと電気的に接続する工程と、
    前記支持体を除去して、前記受動素子の一部を前記第１絶縁層の他方の面から突出させる工程と、を有する半導体装置の製造方法。
  8. 前記配線層を形成する工程では、前記金属箔をパターニングして半導体チップ搭載部を含む配線層を形成し、
    前記半導体チップ収容部を形成する工程では、前記半導体チップ搭載部をエッチングストッパとして前記半導体チップ搭載部上の前記第２絶縁層をエッチングによって除去し、前記半導体チップ搭載部によって底面が形成された凹部である前記半導体チップ収容部を形成する請求項７記載の半導体装置の製造方法。
  9. 前記配線層を形成する工程では、前記金属箔をパターニングして前記半導体チップ搭載部及び第１電極パッドとなる部分を含む配線層を形成し、
    前記支持体を除去した後、前記第１絶縁層に開口部を形成し、前記開口部内に前記配線層の一部を露出させて前記第１電極パッドを形成する請求項８記載の半導体装置の製造方法。
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