KR20170138644A - Pop 구조의 반도체 어셈블리 및 이를 포함하는 전자 장치 - Google Patents

Pop 구조의 반도체 어셈블리 및 이를 포함하는 전자 장치 Download PDF

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KR20170138644A
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conductive
substrate
semiconductor
decoupling capacitor
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박철우
이광섭
이상균
장세영
조치현
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Abstract

본 발명의 일 실시 예는, 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지, 상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함하는 제2 반도체 패키지 및 상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결되는 적어도 하나의 수동 소자를 포함하는 POP(Package On Package) 구조의 반도체 어셈블리를 개시한다. 이 외에도 명세서를 통해 파악되는 다양한 실시 예가 가능하다.

Description

POP 구조의 반도체 어셈블리 및 이를 포함하는 전자 장치{Semiconductor assembly with package on package structure and electronic device including the same}
본 문서에서 개시되는 실시 예들은, POP 구조에 있어서 수동 소자의 배치와 관련된다.
전자 장치의 고집적 경향에 따라, 장치 내에 실장되는 반도체 패키지의 집적도(degree of integration) 역시 증가하고 있다. 이에 따라, 제한된 공간 내에서 보다 높은 집적도를 구현하기 위한 패키지 구조들이 제안되고 있다. 예를 들면, 평면 실장 구조를 벗어나 다수의 반도체 패키지를 수직 적층하는 패키지 온 패키지(Package On Package, POP) 구조는 고집적도를 실현함은 물론, 보다 효율적인 전자 장치의 공간 설계를 가능케 한다.
상기 POP 구조를 가지는 반도체 칩은 대용량 및 고속의 데이터 처리를 수행한다. 이 경우, 반도체 칩에서 출력되는(또는, 반도체 칩으로 전달되는) 신호들은 반도체 패키지 내의 기생 인덕턴스 성분과 결합하여 신호의 노이즈를 발생시키고, 시스템의 논리 결함 등을 유발할 수 있다.
본 문서에서는 반도체 패키지 내의 인덕턴스 성분을 저감시키기 위한 설계로 POP 구조 내에 수동 소자를 포함시키되, 수동 소자를 반도체 칩에 근접 배치함으로써, 수동 소자와 반도체 칩 간의 배선 경로에 존재하는 인덕턴스 성분을 최소화시킬 수 있는 POP 구조의 반도체 어셈블리 및 이를 포함하는 전자 장치를 제공한다.
일 실시 예에 따른 POP 구조의 반도체 어셈블리는, 제1 반도체 패키지, 제2 반도체 패키지 및 적어도 하나의 수동 소자(예: 디커플링 커패시터)를 포함할 수 있다. 제1 반도체 패키지는 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함할 수 있다. 제2 반도체 패키지는 상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함할 수 있다. 적어도 하나의 수동 소자는 상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결될 수 있다.
다양한 실시 예들에 따르면, POP 구조로 설계된 반도체 칩에 수동 소자를 근접 배치함으로써, 반도체 칩 및 수동 소자 간의 배선 경로를 단축 및 단순화하고, 배선 경로 상에서 발생하는 인덕턴스 성분을 최소화시킬 수 있다.
도 1a는 POP 구조의 제1 반도체 패키지에 디커플링 커패시터가 배치되는 제1 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 1b는 POP 구조의 제1 반도체 패키지에 디커플링 커패시터가 배치되는 제2 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2a는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제1 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2b는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제2 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2c는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제3 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2d는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제4 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2e는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제5 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2f는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제6 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 3은 POP 구조의 반도체 어셈블리가 탑재되는 전자 장치의 일부 구성을 도시한 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
본 문서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 문서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
본 문서에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 예를 들면, 제1 반도체 패키지와 제2 반도체 패키지는, 순서 또는 중요도와 무관하게, 서로 다른 반도체 패키지를 나타낼 수 있다. 예를 들면, 본 문서에 기재된 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 이와 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 전기적으로) 연결되어((operatively or electrically) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 문서에서 사용된 표현 "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, "~에 적합한(suitable for)", "~하는 능력을 가지는(having the capacity to)", "~하도록 설계된(designed to)", "~하도록 변경된(adapted to)", "~하도록 만들어진(made to)", 또는 "~를 할 수 있는(capable of)"과 바꾸어 사용될 수 있다. 용어 "~하도록 구성(또는 설정)된"은 하드웨어적으로 "특별히 설계된(specifically designed to)"것만을 반드시 의미하지 않을 수 있다. 대신, 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 문서에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 문서에 사용된 용어들 중 일반적인 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 문서의 실시 예들을 배제하도록 해석될 수 없다.
본 문서에 개시되는 다양한 실시 예에 따른 POP(Package On Package) 구조의 반도체 어셈블리는, 고집적화, 고용량 및 고속의 데이터 처리가 요구되는 전자 장치에 적용될 수 있다. 또한, 설계의 제약이 따르는 한정된 공간 내에 다수의 소자 등을 집적하여야 하는(즉, 소자 간의 조밀도가 높은) 전자 장치에 적용될 수 있다.
상기 전자 장치는, 예를 들면, 스마트폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 영상 전화기, 전자책 리더기(e-book reader), 데스크탑 PC (desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 모바일 의료기기, 카메라, 또는 웨어러블 장치(wearable device) 중 적어도 하나를 포함할 수 있다.
이하, 첨부 도면을 참조하여, 다양한 실시 예에 따른 POP 구조의 반도체 어셈블리가 설명된다.
도 1a는 POP 구조의 제1 반도체 패키지에 디커플링 커패시터가 배치되는 제1 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 1a를 참조하면, POP 구조의 반도체 어셈블리(1000a)는 제1 반도체 패키지(100), 제2 반도체 패키지(200) 및 적어도 하나의 수동 소자(301)(예: 디커플링 커패시터)를 포함할 수 있다.
POP 구조의 반도체 어셈블리(1000a)는 제1 반도체 패키지(100)의 상부에 제2 반도체 패키지(200)가 적층된 형태일 수 있다. 이때, 제1 반도체 패키지(100)와 제2 반도체 패키지(200)는 전극층(예: 도전성 범프들(40)) 또는 절연층 등에 의해 지정된 간격으로 이격될 수 있다. 적어도 하나의 디커플링 커패시터(301)는 POP 구조의 배선 경로 상에서 발생하는 저항 및 인덕턴스 성분을 감쇠시키기 위하여, POP 구조 내의 반도체 칩에 인접 배치될 수 있다.
제1 반도체 패키지(100)는 제1 하부 기판(110), 제1 상부 기판(120) 및 제1 반도체 칩(130)을 포함할 수 있다.
제1 하부 기판(110) 및 제1 상부 기판(120)은 적어도 하나의 도전 패턴을 포함하는 인쇄 회로 기판(printed circuit board)을 포함할 수 있다. 이러한 제1 하부 기판(110) 및 제1 상부 기판(120)은 단일 층 또는 도전 패턴을 감싸는 절연층 다수가 적층된 다층 구조일 수 있다. 다층 구조일 경우, 각 층에 포함된 도전 패턴들은 상호 전기적으로 연결될 수 있다. 또한, 제1 하부 기판(110) 및 제1 상부 기판(120)은 상호 대응되는 형상일 수 있다. 예를 들어, 제1 하부 기판(110)과 제1 상부 기판(120)은 종 및 횡 방향 폭이 동일 또는 유사하게 형성되어(즉, 면적과 형상이 동일 또는 유사하게 형성되어) 상호 적층 시, 돌출되는 부분 없이 정렬될 수 있다.
제1 하부 기판(110)은 메인 보드(10)(예: 인쇄 회로 기판)의 상부에 지정된 간격으로 적층될 수 있다. 이와 관련하여, 제1 하부 기판(110)과 메인 보드(10) 간의 이격 공간에는 제1 도전성 범프(20)가 배치되고, 제1 하부 기판(110)의 하부면에는 적어도 일부가 노출된 적어도 하나의 제1 하면 패드(111)가 형성될 수 있다. 상기 제1 하면 패드(111)는 제1 하부 기판(110)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 상기 제1 하면 패드(111)는 제1 도전성 범프(20)의 일단과 연결(또는 접속)되고, 제1 도전성 범프(20)의 타단은 메인 보드(10)에 형성된 패드(11)와 연결(또는 접속)될 수 있다. 이로써, 제1 하부 기판(110)은 제1 도전성 범프(20)에 의하여 메인 보드(10)의 상부에 지지되고, 메인 보드(10)와 전기적으로 연결될 수 있다. 제1 하부 기판(110)의 상부면에는 후술되는 제2 도전성 범프(30)와의 연결(또는 접속)을 위한 적어도 일부가 노출된 적어도 하나의 제1 상면 패드(112)가 형성될 수 있다. 상기 제1 상면 패드(112) 역시 제1 하부 기판(110)에 포함된 도전 패턴과 전기적으로 연결될 수 있다.
제1 도전성 범프(20)와 후술되는 제2 및 제3 도전성 범프(30, 40)는 예컨대, 적어도 하나의 금속, 금속 합금, 도전성 금속 산화물, 도전성 고분자 재료 및 도전성 복합 재료 중 적어도 하나로 이루어질 수 있다. 또한, 제1 내지 제 3 도전성 범프(20, 30, 40)는 도 1a에 도시된 형상과 수량에 한정되는 것은 아니며, 예를 들어 반도체 패키지의 크기, 배선 경로 등에 따라 다양하게 변형될 수 있다.
제1 하부 기판(110)의 상부(예: 상부 중심부)에는 제1 반도체 칩(130)이 배치될 수 있다. 예를 들어, 제1 반도체 칩(130)은 도전성 범프(50)를 통하여 제1 하부 기판(110)과 전기적으로 연결되는 방식으로 배치될 수 있다. 제1 반도체 칩(130)은 예컨대, 스마트폰, 태블릿 PC, 네비게이션 등에 이용되는 SOC(System On Chip) 타입의 AP(Application Processor) 칩을 포함할 수 있다.
제1 상부 기판(120)은 제1 하부 기판(110)의 상부에 지정된 간격으로 적층될 수 있다. 제1 상부 기판(120)의 하부면에는 적어도 하나의 제2 하면 패드(121)가 형성되고, 제1 상부 기판(120)과 제1 하부 기판(110) 사이의 이격 공간에는 제2 도전성 범프(30)가 배치될 수 있다. 상기 제2 하면 패드(121)는 제1 상부 기판(120)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 제2 도전성 범프(30)의 일단 및 타단이 각각 제1 상부 기판(120)의 제2 하면 패드(121) 및 제1 하부 기판(110)의 제1 상면 패드(112)와 연결(또는 접속)됨에 따라, 제1 상부 기판(120)은 제1 하부 기판(110) 상에 지지되고, 제1 하부 기판(110)과 전기적으로 연결될 수 있다. 제1 상부 기판(120)의 상부면에는 후술되는 제3 도전성 범프(40)와의 연결(또는 접속)을 위한 적어도 일부가 노출된 적어도 하나의 제2 상면 패드(122)가 형성될 수 있다.
제1 반도체 패키지(100)는 제1 몰드층(140)을 더 포함할 수 있다. 제1 몰드층(140)은 제1 하부 기판(110)과 제1 상부 기판(120) 사이의 이격 공간에 형성될 수 있다. 제1 몰드층(140)은 제2 도전성 범프(30) 및 제1 반도체 칩(130)을 둘러싸도록(즉, 제2 도전성 범프(30) 및 제1 반도체 칩(130)이 내장되도록) 제1 하부 기판(110)과 제1 상부 기판(120) 사이에 몰딩재를 충진함으로써 형성될 수 있다. 제1 몰드층(140)은 예컨대, 에폭시 몰딩 컴파운드(epoxy molding compound)일 수 있으며, 외부 환경(예: 열, 수분, 충격 등)으로부터 제2 도전성 범프(30) 및 제1 반도체 칩(130)을 차폐하여 보호할 수 있다.
제2 반도체 패키지(200)는 제2 하부 기판(210) 및 제2 반도체 칩(220)을 포함할 수 있다. 추가적으로, 제2 반도체 패키지(200)는 제2 하부 기판(210) 상에서 제2 반도체 칩(220)을 감싸는 제2 몰드층(240)을 더 포함할 수 있다.
제2 하부 기판(210)은 단일 층 또는 절연층 다수가 적층된 다층 구조일 수 있다. 제2 하부 기판(210)을 이루는 층(단일 층 또는 다층) 각각은 적어도 하나의 도전 패턴을 포함할 수 있고, 각 층의 도전 패턴은 상호 전기적으로 연결될 수 있다. 또한, 제2 하부 기판(210)은 상술된 제1 반도체 패키지(100)(또는 제1 하부 기판(110) 및 제1 상부 기판(120))의 면적 및 형상과 동일하게 형성될 수 있다.
제2 하부 기판(210)은 제1 상부 기판(120)의 상부에 지정된 간격으로 적층될 수 있다. 제2 하부 기판(210)의 하부면에는 적어도 하나의 제3 하면 패드(211)가 형성되고, 제2 하부 기판(210)과 제1 상부 기판(120) 사이에는 제3 도전성 범프(40)가 배치될 수 있다. 상기 제3 하면 패드(211)는 제2 하부 기판(210)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 제3 하면 패드(211)는 제3 도전성 범프(40)의 일단과 연결(또는 접속)되고, 제3 도전성 범프(40)의 타단은 제1 상부 기판(120)의 제2 상면 패드(122)와 연결(또는 접속)됨으로써, 제2 하부 기판(210)과 제1 상부 기판(120)은 전기적으로 연결될 수 있다.
제2 반도체 칩(220)은 제2 하부 기판(210)의 상부(예: 상부 중심부)에 배치될 수 있다. 제2 반도체 칩(220)은 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 칩을 포함할 수 있다. 또는, 제2 반도체 칩(220)은 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수 있다. 또는, 제2 반도체 칩(220)은 모바일 장치에 이용되는 DDR SDRAM((Double Data Rate Synchronous Dynamic Random Access Memory) 칩을 포함할 수 있다. 제2 반도체 칩(220)은 플립 칩 본딩 방식에 의하여 제2 하부 기판(210)의 상부에 실장될 수 있다. 또는, 제2 반도체 칩(220)은 예컨대, UV 필름, 열 경화성 접착제, 레이저 경화성 접착제, 초음파 경화성 접착제, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), NCP(Non-Conductive Paste) 등의 접착부재에 의하여 제2 하부 기판(210) 상에 접착되는 방식으로 실장될 수 있다.
제2 반도체 칩(220)의 상면에는 적어도 일부가 노출된 패드(미도시)가 형성될 수 있다. 이와 관련하여, 상기 패드는 도전성 와이어(230)의 일단과 본딩 처리되고, 도전성 와이어(230)의 타단은 제2 하부 기판(210)에 본딩 처리됨으로써, 제2 반도체 칩(220)과 제2 하부 기판(210)은 전기적으로 연결될 수 있다. 제2 반도체 칩(220)은 다수로 적층될 수 있으며, 적층된 칩들은 관통 실리콘 비아(through silicon via) 방식을 통하여 전기적으로 연결될 수 있다.
상술한 바와 같이, 제2 반도체 패키지(200)는 도전성 와이어(230) 및 제2 반도체 칩(220)을 둘러싸는 제2 몰드층(240)을 더 포함할 수 있다. 제2 몰드층(240)은 외부로부터 도전성 와이어(230) 및 제2 반도체 칩(220)을 차폐하여 보호할 수 있다. 몰드층(240)의 넓이는 제2 하부 기판(210)의 면적과 대응될 수 있다.
적어도 하나의 디커플링 커패시터(301)는 양 측면의 전극부 및 전극부 사이의 유전막(미도시)을 포함할 수 있다. 디커플링 커패시터(301)는 MIM(Metal Insulator Metal) 구조를 적층한 다층 구조일 수 있다. 디커플링 커패시터(301)는 제2 반도체 칩(220)으로의 전원 공급을 보조하는 역할을 수행할 수 있다. 제2 반도체 칩(220)에서 단위 시간당 처리량이 증가하면(즉, 제2 반도체 칩(220)에서 대전류가 요구되면), 순간적으로 전류 값이 증가하여 전압강하 현상이 발생할 수 있는데, 디커플링 커패시터(301)는 이를 보조할 수 있다. 예컨대, 제2 반도체 칩(220)이 대용량 및 고속 데이터 처리를 수행하면, 전자 장치의 전원 공급 장치(미도시)에서 제2 반도체 칩(220)으로 전원을 공급할 수 있다. 이 과정에서 디커플링 커패시터(301)는 충전된 전원을 제2 반도체 칩(220)으로 공급함으로써 제2 반도체 칩(220)으로의 전원 공급을 보조할 수 있다. 이때, 본 발명의 디커플링 커패시터(301)와 제2 반도체 칩(220) 간의 배선 경로는 도시된 바와 같이, 매우 근접하게 배치됨에 따라 디커플링 커패시터(301)와 제2 반도체 칩(220) 간의 배선 경로에 따른 저항 및 인덕턴스 성분이 최소화될 수 있다. 이를 기반으로, 본 발명의 디커플링 커패시터(301)는 제2 반도체 칩(220)으로의 전원 공급을 최적화할 수 있다.
디커플링 커패시터(301)가 제1 반도체 패키지(100)에 배치되는 제1 실시 예에서, 디커플링 커패시터(301)는 제1 상부 기판(120)의 상부에 실장될 수 있다. 디커플링 커패시터(301)는 제1 상부 기판(120)에 포함된 적어도 하나의 도전 패턴과 전기적으로 연결될 수 있다. 이에 따라, 디커플링 커패시터(301)는 메인 보드(10)와 전기적으로 연결된 외부 전원 공급 장치(미도시), 메인 보드(10), 제1 도전성 범프(20), 제1 하부 기판(110)의 패드들(111, 112)과 도전성 패턴, 제2 도전성 범프(30) 및 제1 상부 기판(120)의 패드들(121, 122)과 도전성 패턴을 포함하는 도전로(디커플링 커패시터(301) 기준 하부 도전로)와 전기적으로 연결될 수 있다. 또한, 디커플링 커패시터(301)는 제1 상부 기판(120)의 패드들(121, 122)과 도전성 패턴, 제3 도전성 범프(40), 제2 하부 기판(210)의 패드(211)와 도전성 패턴 및 도전성 와이어(230)를 포함하는 도전로(디커플링 커패시터(301) 기준 상부 도전로)와 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(220)은 상술한 디커플링 커패시터(301) 기준 하부 및 상부 도전로들을 기반으로 전원을 수신할 수 있다.
디커플링 커패시터(301)는 제1 상부 기판의 상부 영역 중 상기 하부 및 상부 도전로들이 최단 배선으로 형성될 수 있는 위치에 실장될 수 있다. 예를 들어, 디커플링 커패시터(301)는 제3 도전성 범프(40)에 최대한 인접되도록 실장되어, 상기 하부 도전로 및 상부 도전로의 배선을 단축시킬 수 있다.
이하에서 설명되는 도 1b는 제1 반도체 패키지에 디커플링 커패시터가 배치되는 다른 실시 예를 나타낸다. 도 1b에서, 도 1a를 통하여 설명한 구성요소와 동일하거나 대응되는 구성요소는 참조 부호를 동일하게 기재하거나 생략한다. 다만 도 1b에서, 도 1a에 기재된 참조 부호(예: 301)와 상이한 참조부호(예: 302)는 설명의 편의를 위한 것으로, 해당 구성요소들을 상호 상이한 구성요소로 한정하는 것은 아님을 유념한다.
도 1b는 POP 구조의 제1 반도체 패키지에 디커플링 커패시터가 배치되는 제2 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(302)가 제1 반도체 패키지(100b)에 배치되는 제2 실시 예에서, 디커플링 커패시터(302)는 제1 상부 기판(120b)의 내부에 내장될 수 있다. 예를 들어, 디커플링 커패시터(302)는 제1 상부 기판(120b)의 내부 영역 중, 제2 도전성 범프(30) 또는 제3 도전성 범프(40)에 인접되는 위치에 내장될 수 있다. 디커플링 커패시터(302)는 제1 상부 기판(120b)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 디커플링 커패시터(302)는 도 1a를 통하여 설명된 도전로(즉, 디커플링 커패시터(도 1a의 301) 기준 하부 및 상부 도전로)와 동일 또는 대응되는 도전로에 전기적으로 연결될 수 있다. 이와 같이, 디커플링 커패시터(302)가 제1 상부 기판(120b) 내에 내장되면, POP 구조 내에서 디커플링 커패시터(302)의 배치에 따른 공간 소모가 배제되어, POP 구조의 설계를 다양화 및 간소화할 수 있다.
이하에서 참조되는 도 2a 및 도 2f는 제2 반도체 패키지에 디커플링 커패시터가 배치되는 다른 실시 예들을 나타낸다. 도 2a 내지 도 2f에서, 도 1a를 통하여 설명한 구성요소와 동일하거나 대응되는 구성요소는 참조 부호를 동일하게 기재하거나 생략한다. 다만 도 2a에서, 도 1a에 기재된 참조 부호(예: 301)와 상이한 참조부호(예: 300a 내지 300f)는 설명의 편의를 위한 것으로, 해당 구성요소들을 상호 상이한 구성요소로 한정하는 것은 아님을 유념한다.
도 2a는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제1 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
도 2a를 참조하면, 디커플링 커패시터(300a)는 제2 반도체 패키지(200a)에 포함된 제2 하부 기판(210a) 하부에 실장되어 제2 반도체 칩(220)에 인접할 수 있다. 디커플링 커패시터(300a)는 제2 하부 기판(210a)에 포함된 적어도 하나의 도전 패턴과 전기적으로 연결될 수 있다. 이에 따라, 디커플링 커패시터(300a)는 메인 보드(10)와 전기적으로 연결된 외부 전원 공급 장치(미도시), 메인 보드(10), 제1 도전성 범프(20), 제1 하부 기판(110)의 패드들(111, 112)과 도전성 패턴, 제2 도전성 범프(30), 제1 상부 기판(120)의 패드들(121, 122)과 도전성 패턴, 제3 도전성 범프(40) 및 제2 하부 기판(210a)의 패드(211)와 도전성 패턴을 포함하는 도전로(디커플링 커패시터(300a) 기준 하부 도전로)와 전기적으로 연결될 수 있다. 또한, 디커플링 커패시터(300a)는 제2 하부 기판(210a)의 패드(211)와 도전성 패턴 및 도전성 와이어(230)를 포함하는 도전로(디커플링 커패시터(300a) 기준 상부 도전로)와 전기적으로 연결될 수 있다. 따라서, 제2 반도체 칩(220)은 상술된 디커플링 커패시터(300a) 기준 하부 및 상부 도전로들을 기반으로 전원을 공급받을 수 있다. 디커플링 커패시터(300a)는 제2 하부 기판(210a)의 하부 영역 중 상술된 도전로들이 최단 배선으로 형성될 수 있는 위치에 실장될 수 있다. 예를 들어, 디커플링 커패시터(300a)는 제3 도전성 범프(40)에 최대한 인접되도록 실장되어, 메인 보드(10)로 이어지는 디커플링 커패시터(300a) 기준 하부 도전로 및 도전성 와이어(230)로 이어지는 디커플링 커패시터(300a) 기준 상부 도전로의 배선을 단축시킬 수 있다.
도 2b는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제2 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(300b)가 제2 반도체 패키지(200b)에 배치되는 제2 실시 예에서, 디커플링 커패시터(300b)는 제2 하부 기판(210b)의 하부 중심 부에 실장될 수 있다. 디커플링 커패시터(300b)는 제2 하부 기판(210b)에 포함된 적어도 하나의 도전 패턴과 전기적으로 연결될 수 있다. 따라서, 제2 반도체 칩(220)은 도 2a를 통하여 설명된 도전로(즉, 디커플링 커패시터(도 2a의 300a) 기준 하부 및 상부 도전로)와 동일 또는 대응되는 도전로들을 기반으로 전원을 공급받을 수 있다. 이와 같이, 디커플링 커패시터(300b)가 제2 하부 기판(210b)의 하부 중심 영역에 실장되면, 제2 하부 기판(210b)의 하부 공간 설계가 용이해질 수 있다. 예를 들어, 필요에 따라 제3 도전성 범프(40)의 배치를 변경하거나, 임의의 구성요소를 추가 배치할 수 있다.
도 2c는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제3 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(300c)가 제2 반도체 패키지(200c)에 배치되는 제3 실시 예에서, 디커플링 커패시터(300c)의 적어도 일부는 제2 하부 기판(210c)의 내측으로 삽입되어 실장될 수 있다. 이와 관련하여, 제2 하부 기판(210c)의 하면에는 지정된 깊이의 삽입홈(212c)이 적어도 하나 형성될 수 있다. 상기 삽입홈(212c)은 디커플링 커패시터(300c)와 견고하게 정합되기 위하여 디커플링 커패시터(300c)의 형상 및 면적과 대응되도록 형성될 수 있다. 또한, 삽입홈(212c)의 내측에는 삽입된 디커플링 커패시터(300c)를 고정하기 위한 고정부재 또는 접착 부재(미도시)가 배치될 수 있다. 디커플링 커패시터(300c)는 삽입홈(212c)에 삽입 실장되어 제2 하부 기판(210c)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 제2 반도체 칩(220)은 도 2a를 통하여 설명된 도전로(즉, 디커플링 커패시터(도 2a의 300a) 기준 하부 및 상부 도전로)와 동일 또는 대응되는 도전로들을 기반으로 전원을 공급받을 수 있다. 이와 같이 디커플링 커패시터(300c)가 제2 하부 기판(210c)에 삽입되어 실장되면, 디커플링 커패시터(300c)의 용량이 증가되더라도 제1 상부 기판(120)과의 물리적 중첩을 회피할 수 있다.
도 2d는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제4 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(300d)가 제2 반도체 패키지(200d)에 배치되는 제4 실시 예에서, 디커플링 커패시터(300d)는 제2 하부 기판(210d)의 상부에 실장될 수 있다. 디커플링 커패시터(300d)는 몰드층(240d)에 내장되어 제2 하부 기판(210d)의 상부에 실장될 수 있다. 디커플링 커패시터(300d)는 제2 하부 기판(210d)에 포함된 적어도 하나의 도전 패턴과 전기적으로 연결될 수 있다. 디커플링 커패시터(300d)는 일단이 제2 반도체 칩(220)에 연결된 도전성 와이어(230d)의 타단과 직접적으로 연결될 수 있다. 디커플링 커패시터(300d)와 도전성 와이어(230d)의 타단은 본딩 처리되어 연결될 수 있다. 이와 같이, 디커플링 커패시터(300d)가 도전성 와이어(230d)에 직접 연결되어 제2 하부 기판(210d)의 상부에 실장되면, 제2 반도체 칩(220)과의 배선 경로를 최단으로 형성할 수 있어 전류 공급 효율 및 인덕턴스 저감 효율이 향상될 수 있다.
도 2e는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제5 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(300e)가 제2 반도체 패키지(200e)에 배치되는 제5 실시 예에서, 디커플링 커패시터(300e)는 제2 하부 기판(210e)의 상부 영역 중, 몰드층(240e)의 외부에 실장될 수 있다. 디커플링 커패시터(300e)는 몰드층(240e)의 외부 영역 중, 제3 도전성 범프(40)와 근접된 위치에 실장될 수 있다. 디커플링 커패시터(300e)는 제2 하부 기판(210e)에 포함된 적어도 하나의 도전 패턴과 전기적으로 연결될 수 있다. 제2 반도체 칩(220)은 도 2a를 통하여 설명된 도전로(즉, 디커플링 커패시터(도 2a의 300a) 기준 하부 및 상부 도전로)와 동일 또는 대응되는 도전로들을 기반으로 전원을 공급받을 수 있다. 이와 같이, 몰드층(240e)의 폭 방향 면적이 저감되는 경우, 몰드층(240e)이 제외된 제2 하부 기판(210e)의 상부 공간이 확보됨에 따라, 대용량의 디커플링 커패시터(300e)를 제2 하부 기판(210e) 상에 실장할 수 있다.
도 2f는 POP 구조의 제2 반도체 패키지에 디커플링 커패시터가 배치되는 제6 실시 예에 따른 본 발명의 형태를 도시한 도면이다.
디커플링 커패시터(300f)가 제2 반도체 패키지(200f)에 배치되는 제6 실시 예에서, 디커플링 커패시터(300f)는 제2 하부 기판(210f)의 내부에 내장될 수 있다. 디커플링 커패시터(300f)는 제2 하부 기판(210f)의 내부 영역 중, 도전성 와이어(230)에 인접되는 위치(즉, 도전성 와이어(230)와 제2 하부 기판(210f)이 본딩 처리되는 지점의 하부)에 내장될 수 있다. 디커플링 커패시터(300f)는 제2 하부 기판(210f)에 포함된 도전 패턴과 전기적으로 연결될 수 있다. 제2 하부 기판(210f)이 다층 구조인 경우, 디커플링 커패시터(300f)는 제2 하부 기판(210f)의 각 층에 포함된 도전 패턴 모두와 전기적으로 연결되거나, 또는 선택적으로 연결될 수 있다. 제2 반도체 칩(220)은 도 2a를 통하여 설명된 도전로(즉, 디커플링 커패시터(도 2a의 300a) 기준 하부 및 상부 도전로)와 동일한 도전로들을 기반으로 전원을 공급받을 수 있다. 이와 같이, 디커플링 커패시터(300f)가 제2 하부 기판(210f) 내에 내장되면, POP 구조 내에서 디커플링 커패시터(300f)의 배치에 따른 공간 소모가 배제되어, POP 구조의 설계를 다양화 및 간소화할 수 있다.
도 3은 본 발명의 실시 예에 따른 POP 구조의 반도체 어셈블리가 탑재되는 전자 장치 구성을 개략적으로 도시한 도면이다.
도 3에서, 도 1a 등을 통하여 설명한 구성요소와 동일하거나 대응되는 구성요소는 참조 부호를 동일하게 기재하거나 생략한다. 또한, 도 3에는 앞서 도 1a를 통하여 설명한 제1 반도체 패키지에 수동 소자가 배치되는 제1 실시 예에 따른 POP 구조의 반도체 어셈블리가 탑재되는 경우를 도시하였으나, 이 외에도 전자 장치에는 도 1b 내지 도 2f를 통하여 설명한 실시 예에 따른 POP 구조의 반도체 어셈블리가 탑재될 수 있다.
도 3을 참조하면, 전자 장치(2000)는 하우징(70), POP 구조의 반도체 어셈블리(1000a), 메인 보드(10) 및 전원 공급 장치(60)를 포함할 수 있다.
하우징(70)은 제1 케이스(71) 및 제2 케이스(72)가 결합되어 형성될 수 있다. 하우징(70) 내부(즉, 제2 케이스(72) 내측)에는 메인 보드(10)(예: 인쇄 회로 기판) 및 상기 메인 보드(10)와 전기적으로 연결되는 전원 공급 장치(60)(예: 배터리)가 배치될 수 있다. 전원 공급 장치(60)는 메인 보드(10)를 통하여 POP 구조의 반도체 어셈블리(1000a)로 전원을 공급할 수 있다.
POP 구조의 반도체 어셈블리(1000a)는 제1 반도체 패키지(100), 제2 반도체 패키지(200) 및 적어도 하나의 수동 소자(301)(예: 도 1a의 디커플링 커패시터(301))를 포함할 수 있다. 제1 반도체 패키지(100)는 제1 하부 기판(110), 상기 제1 하부 기판(110) 상부에 배치되는 제1 반도체 칩(미도시)(예: 도 1a의 제1 반도체 칩(130)) 및 상기 제1 하부 기판(110)에 대향하는 제1 상부 기판(120)을 포함할 수 있다. 제2 반도체 패키지(200)는 제2 하부 기판(210) 및 상기 제2 하부 기판(210) 상부에 배치되는 제2 반도체 칩(미도시)(예: 도 1a의 제2 반도체 칩(220))을 포함할 수 있다.
이러한 POP 구조의 반도체 어셈블리(1000a)는 메인 보드(10)의 상부에 지정된 간격으로 이격되어 실장될 수 있다. 예컨대, 메인 보드(10)의 상부에 제1 반도체 패키지(100)가 적층되고, 제1 반도체 패키지(100)의 상부에 제2 반도체 패키지(200)가 적층되는 패키지 온 패키지 방식으로 메인 보드(10)의 상부에 POP 구조의 반도체 어셈블리(1000a)가 실장될 수 있다. 이때, 메인 보드(10)와 제1 반도체 패키지(100)의 사이, 제1 반도체 패키지(100)와 제2 반도체 패키지(200) 사이에는 도전성 범프(미도시)(예: 도 1a의 제1 도전성 범프(20) 및 제3 도전성 범프(40))가 배치되어 상호를 전기적으로 연결함과 동시에 물리적으로 지지할 수 있다. 또한, 제1 반도체 패키지(100)의 제1 하부 기판(110)과 제1 상부 기판(120) 사이에도 도전성 범프(미도시)(예: 도 1a의 제2 도전성 범프(30))가 배치될 수 있다.
디커플링 커패시터(301)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200) 중 적어도 한 곳에 배치되어 제2 반도체 패키지(200)에 포함된 제2 반도체 칩(미도시)과 전기적으로 연결될 수 있다. 상술하였듯이, 디커플링 커패시터(30)는 도시된 제1 상부 기판(120)의 상부 이외에도, 제1 상부 기판(120)의 내부, 제2 하부 기판(210)의 하부, 제2 하부 기판(210)의 상부 및 제2 하부 기판(210)의 내부 중 적어도 한 곳에 배치되어, 제2 반도체 칩(미도시)과 전기적으로 연결될 수 있다. 이와 같이 배치되는 디커플링 커패시터(301)는 전원 공급 장치(60)로부터 제2 반도체 칩(미도시)으로의 전원 공급을 보조할 수 있다. 예컨대, 디커플링 커패시터(301)는 제2 반도체 칩(미도시)이 대용량 및 고속 데이터 처리를 수행하면 충전된 전원을 제2 반도체 칩(미도시)으로 공급함으로써, 전원 공급 장치(60)의 전원 공급을 보조할 수 있다.
상술한 다양한 실시 예에 따른 POP 구조의 반도체 어셈블리는, 제1 반도체 패키지, 제2 반도체 패키지 및 적어도 하나의 수동 소자를 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 반도체 패키지는 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제2 반도체 패키지는 상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 적어도 하나의 수동 소자는 상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결될 수 있다.
다양한 실시 예에 따르면, 상기 제1 반도체 칩은 AP(Application Processor) 칩을 포함하고, 상기 제2 반도체 칩은 메모리 칩을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 하부 기판, 상기 제1 상부 기판 및 상기 제2 하부 기판은 상호 대응하는 면적 또는 형상을 가질 수 있다.
다양한 실시 예에 따르면, 상기 제1 하부 기판, 상기 제1 상부 기판 및 상기 제2 하부 기판은 적어도 하나의 도전 패턴을 포함하는 다층 구조의 인쇄 회로 기판을 포함할 수 있다.
다양한 실시 예에 따르면, 상기 POP 구조의 반도체 어셈블리는 메인 보드를 더 포함할 수 있다.
다양한 실시 예에 따르면, 상기 제1 하부 기판은 상기 메인 보드의 상부에 이격 적층될 수 있다.
다양한 실시 예에 따르면, 상기 POP 구조의 반도체 어셈블리는 상기 제1 하부 기판과 상기 메인 보드를 전기적으로 상호 연결하는 적어도 하나의 제1 도전성 범프, 상기 제1 하부 기판과 상기 제1 상부 기판을 전기적으로 상호 연결하는 적어도 하나의 제2 도전성 범프 및 상기 제1 상부 기판과 상기 제2 하부 기판을 전기적으로 상호 연결하는 적어도 하나의 제3 도전성 범프를 더 포함할 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제2 하부 기판의 하부에 실장될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 메인 보드, 상기 제1 도전성 범프, 상기 제1 하부 기판의 패드들과 도전성 패턴, 상기 제2 도전성 범프, 상기 제1 상부 기판의 패드들과 도전성 패턴, 상기 제3 도전성 범프 및 상기 제2 하부 기판의 패드와 도전성 패턴을 루트(route)로 하는 도전로 상에 전기적으로 연결되도록 배치될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어 및 상기 제2 하부 기판의 패들들과 도전성 패턴을 루트로 하는 도전로 상에 전기적으로 연결되도록 배치될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제3 도전성 범프에 인접 배치될 수 있다.
다양한 실시 예에 따르면, 상기 제2 반도체 패키지는 상기 제2 하부 기판의 하부에 지정된 깊이로 형성된 삽입홈을 더 포함할 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 삽입홈에 적어도 일부가 삽입되어 실장될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제2 하부 기판의 상부에 실장될 수 있다.
다양한 실시 예에 따르면, 상기 제2 반도체 패키지는 상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어를 더 포함할 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제2 하부 기판 상에서 상기 도전성 와이어에 직접 연결될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제1 상부 기판의 상부에 실장될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 메인 보드, 상기 제1 도전성 범프, 상기 제1 하부 기판의 패드들과 도전성 패턴, 상기 제2 도전성 범프 및 상기 제1 상부 기판의 패드들과 도전성 패턴을 루트로 하는 도전로 상에 전기적으로 연결되도록 배치될 수 있다.
다양한 실시 예에 따르면, 상기 디커플링 커패시터는 상기 제1 상부 기판의 패드들과 도전성 패턴, 상기 제3 도전성 범프, 상기 제2 하부 기판의 패드와 도전성 패턴 및 상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어를 루트로 하는 도전로 상에 전기적으로 연결되도록 배치될 수 있다.
상술한 다양한 실시 예에 따른 POP 구조의 반도체 어셈블리를 포함하는 전자 장치는, 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지와, 상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함하는 제2 반도체 패키지 및 상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결되는 적어도 하나의 수동 소자를 포함하는 POP 구조의 반도체 어셈블리 및 상기 제1 반도체 칩의 제어에 대응하여 상기 반도체 어셈블리에 전원을 공급하는 전원 공급 장치를 포함할 수 있다.
다양한 실시 예에 따르면, 상기 수동 소자는 상기 제1 상부 기판의 상부, 상기 제1 상부 기판의 내부, 상기 제2 하부 기판의 하부, 상기 제2 하부 기판의 상부 및 상기 제2 하부 기판의 내부 중 적어도 한 곳에 적어도 하나 배치될 수 있다.
다양한 실시 예에 따르면, 상기 POP 구조의 반도체 어셈블리는 상기 제1 반도체 패키지가 안착되는 메인 보드를 더 포함할 수 있다.
다양한 실시 예에 따르면, 상기 전원 공급 장치는 상기 메인 보드 일측에 배치될 수 있다.
본 문서에 개시된 실시 예는, 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며, 본 발명의 범위를 한정하는 것은 아니다. 따라서, 본 문서의 범위는, 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지;
    상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함하는 제2 반도체 패키지; 및
    상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결되는 적어도 하나의 수동 소자;를 포함하는, POP(Package On Package) 구조의 반도체 어셈블리.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 AP(Application Processor) 칩을 포함하고,
    상기 제2 반도체 칩은 메모리 칩을 포함하는, POP 구조의 반도체 어셈블리.
  3. 제1항에 있어서,
    상기 제1 하부 기판, 상기 제1 상부 기판 및 상기 제2 하부 기판은,
    상호 대응하는 면적 또는 형상을 가지는, POP 구조의 반도체 어셈블리.
  4. 제1항에 있어서,
    상기 제1 하부 기판, 상기 제1 상부 기판 및 상기 제2 하부 기판은,
    적어도 하나의 도전 패턴을 포함하는 다층 구조의 인쇄 회로 기판을 포함하는, POP 구조의 반도체 어셈블리.
  5. 제4항에 있어서,
    메인 보드;를 더 포함하고,
    상기 제1 하부 기판은,
    상기 메인 보드의 상부에 이격 적층되는, POP 구조의 반도체 어셈블리.
  6. 제5항에 있어서,
    상기 제1 하부 기판과 상기 메인 보드를 전기적으로 상호 연결하는 적어도 하나의 제1 도전성 범프;
    상기 제1 하부 기판과 상기 제1 상부 기판을 전기적으로 상호 연결하는 적어도 하나의 제2 도전성 범프; 및
    상기 제1 상부 기판과 상기 제2 하부 기판을 전기적으로 상호 연결하는 적어도 하나의 제3 도전성 범프;를 더 포함하는, POP 구조의 반도체 어셈블리.
  7. 제6항에 있어서,
    상기 디커플링 커패시터는,
    상기 제2 하부 기판의 하부에 실장되는, POP 구조의 반도체 어셈블리.
  8. 제7항에 있어서,
    상기 디커플링 커패시터는,
    상기 메인 보드, 상기 제1 도전성 범프, 상기 제1 하부 기판의 패드들과 도전성 패턴, 상기 제2 도전성 범프, 상기 제1 상부 기판의 패드들과 도전성 패턴, 상기 제3 도전성 범프 및 상기 제2 하부 기판의 패드와 도전성 패턴을 루트(route)로 하는 도전로 상에 전기적으로 연결되도록 배치되는, POP 구조의 반도체 어셈블리.
  9. 제7항에 있어서,
    상기 디커플링 커패시터는,
    상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어 및 상기 제2 하부 기판의 패들들과 도전성 패턴을 루트로 하는 도전로 상에 전기적으로 연결되도록 배치되는, POP 구조의 반도체 어셈블리.
  10. 제7항에 있어서,
    상기 디커플링 커패시터는,
    상기 제3 도전성 범프에 인접 배치되는, POP 구조의 반도체 어셈블리.
  11. 제7항에 있어서,
    상기 제2 반도체 패키지는,
    상기 제2 하부 기판의 하부에 지정된 깊이로 형성된 삽입홈;을 더 포함하고,
    상기 디커플링 커패시터는,
    상기 삽입홈에 적어도 일부가 삽입되어 실장되는, POP 구조의 반도체 어셈블리.
  12. 제6항에 있어서,
    상기 디커플링 커패시터는,
    상기 제2 하부 기판의 상부에 실장되는, POP 구조의 반도체 어셈블리.
  13. 제12항에 있어서,
    상기 디커플링 커패시터는,
    상기 메인 보드, 상기 제1 도전성 범프, 상기 제1 하부 기판의 패드들과 도전성 패턴, 상기 제2 도전성 범프, 상기 제1 상부 기판의 패드들과 도전성 패턴, 상기 제3 도전성 범프 및 상기 제2 하부 기판의 패드와 도전성 패턴을 루트로 하는 도전로 상에 전기적으로 연결되도록 배치되는, POP 구조의 반도체 어셈블리.
  14. 제12항에 있어서,
    상기 제2 반도체 패키지는,
    상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어를 더 포함하고,
    상기 디커플링 커패시터는,
    상기 제2 하부 기판 상에서 상기 도전성 와이어에 직접 연결되는, POP 구조의 반도체 어셈블리.
  15. 제6항에 있어서,
    상기 디커플링 커패시터는,
    상기 제1 상부 기판의 상부에 실장되는, POP 구조의 반도체 어셈블리.
  16. 제15항에 있어서,
    상기 디커플링 커패시터는,
    상기 메인 보드, 상기 제1 도전성 범프, 상기 제1 하부 기판의 패드들과 도전성 패턴, 상기 제2 도전성 범프 및 상기 제1 상부 기판의 패드들과 도전성 패턴을 루트로 하는 도전로 상에 전기적으로 연결되도록 배치되는, POP 구조의 반도체 어셈블리.
  17. 제16항에 있어서,
    상기 디커플링 커패시터는,
    상기 제1 상부 기판의 패드들과 도전성 패턴, 상기 제3 도전성 범프, 상기 제2 하부 기판의 패드와 도전성 패턴 및 상기 제2 하부 기판과 상기 제2 반도체 칩을 전기적으로 연결하는 적어도 하나의 도전성 와이어를 루트로 하는 도전로 상에 전기적으로 연결되도록 배치되는, POP 구조의 반도체 어셈블리.
  18. 제1 하부 기판, 상기 제1 하부 기판에 대향하는 제1 상부 기판 및 상기 제1 하부 기판의 상부에 실장되는 제1 반도체 칩을 포함하는 제1 반도체 패키지와, 상기 제1 반도체 패키지의 상부에 이격 적층되는 제2 하부 기판 및 상기 제2 하부 기판의 상부에 실장되는 제2 반도체 칩을 포함하는 제2 반도체 패키지 및 상기 제1 상부 기판 및 상기 제2 하부 기판 중 적어도 어느 하나에 배치되어 상기 제2 반도체 칩에 전기적으로 연결되는 적어도 하나의 수동 소자를 포함하는 POP(Package On Package)구조의 반도체 어셈블리; 및
    상기 제1 반도체 칩의 제어에 대응하여 상기 반도체 어셈블리에 전원을 공급하는 전원 공급 장치;를 포함하는, 전자 장치.
  19. 제18항에 있어서,
    상기 수동 소자는,
    상기 제1 상부 기판의 상부, 상기 제1 상부 기판의 내부, 상기 제2 하부 기판의 하부, 상기 제2 하부 기판의 상부 및 상기 제2 하부 기판의 내부 중 적어도 한 곳에 적어도 하나 배치되는, 전자 장치.
  20. 제18항에 있어서,
    상기 POP 구조의 반도체 어셈블리는,
    상기 제1 반도체 패키지가 안착되는 메인 보드;를 더 포함하고,
    상기 전원 공급 장치는,
    상기 메인 보드 일측에 배치되는, 전자 장치.
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