KR101588947B1 - 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 반도체 디바이스의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 하나의 스트립 베이스의 하부 회로기판에 양품으로서 다수의 유닛 베이스의 상부 회로기판이 전기적으로 접속된 후, 인캡슐레이션 및 소잉되어 낱개의 반도체 디바이스가 제조됨으로써, 제조 수율을 향상시킬 수 있는 반도체 디바이스의 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 스트립 베이스의 하부 회로기판을 준비하는 단계; 상기 하부 회로기판 위에 다수의 반도체 다이를 전기적으로 접속하는 단계; 상기 반도체 다이 위에 유닛 베이스의 상부 회로기판을 상기 하부 회로기판에 전기적으로 접속하는 단계; 상기 하부 회로기판 위의 상기 반도체 다이 및 상부 회로기판을 인캡슐란트로 인캡슐레이션하는 단계; 상기 하부 회로기판의 아래에 솔더볼을 전기적으로 접속하는 단계; 및 상기 인캡슐란트 및 하부 회로기판을 소잉하여 낱개의 반도체 디바이스를 획득하는 단계를 포함하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스의 제조 방법{Manufacturing method of semiconductor device}
본 발명의 일 실시예는 반도체 디바이스의 제조 방법에 관한 것이다.
일반적으로 패키지온패키지(Package On Package)는 패키지 위에 패키지를 얹은 반도체 디바이스를 의미한다. 시스템온칩(System On Chip)이 하나의 칩 위에 여라가지 회로를 층층이 쌓아 올리는 것이라면 시스템인패키지(system In Package)는 별개의 칩으로 되어 있는 복수의 칩을 하나의 패키지로 실장하는 기술을 의미한다. 패키지온패키지는 시스템인칩 기술과 비교했을 대 유연성 및 확장성이 뛰어나다.
본 발명의 일 실시예는 하나의 스트립 베이스의 하부 회로기판에 양품으로서 다수의 유닛 베이스의 상부 회로기판이 전기적으로 접속된 후, 인캡슐레이션 및 소잉되어 낱개의 반도체 디바이스가 제조됨으로써, 제조 수율을 향상시킬 수 있는 반도체 디바이스의 제조 방법을 제공한다.
본 발명의 일 실시예는 하부 회로기판 또는/및 상부 회로기판의 측벽이 인캡슐란트로 인캡슐레이션됨으로써, 휨 현상을 방지할 수 있는 반도체 디바이스의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 스트립 베이스의 하부 회로기판을 준비하는 단계; 상기 하부 회로기판 위에 다수의 반도체 다이를 전기적으로 접속하는 단계; 상기 반도체 다이 위에 유닛 베이스의 상부 회로기판을 상기 하부 회로기판에 전기적으로 접속하는 단계; 상기 하부 회로기판 위의 상기 반도체 다이 및 상부 회로기판을 인캡슐란트로 인캡슐레이션하는 단계; 상기 하부 회로기판의 아래에 솔더볼을 전기적으로 접속하는 단계; 및 상기 인캡슐란트 및 하부 회로기판을 소잉하여 낱개의 반도체 디바이스를 획득하는 단계를 포함한다.
상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속될 수 있다.
상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속될 수 있다.
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.
상기 낱개의 반도체 디바이스는 상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.
상기 낱개의 반도체 디바이스는 상부 회로기판의 폭이 하부 회로기판의 폭보다 작을 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 하부 회로기판; 상기 하부 회로기판 위에 전기적으로 접속된 반도체 다이; 상기 반도체 다이 위에 상기 하부 회로기판에 전기적으로 접속된 상부 회로기판; 상기 하부 회로기판 위의 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 및 상기 하부 회로기판의 아래에 전기적으로 접속된 솔더볼을 포함한다.
상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속될 수 있다.
상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속될 수 있다.
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.
상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.
상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 작을 수 있다.
상기 인캡슐란트는 상기 하부 회로기판의 측면 중 적어도 하나의 측면을 덮을 수 있다.
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮을 수 있다.
상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면과, 상기 하부 회로기판의 측면중 적어도 하나의 측면을 덮을 수 있다.
상기 상부 회로기판 및 인캡슐란트의 측면이 동일면을 이룰 수 있다.
상기 상부 회로기판의 폭이 하부 회로기판의 폭보다 클 수 있다.
본 발명의 일 실시예는 하나의 스트립 베이스의 하부 회로기판에 양품으로서 다수의 유닛 베이스의 상부 회로기판이 전기적으로 접속된 후, 인캡슐레이션 및 소잉되어 낱개의 반도체 디바이스가 제조됨으로써, 제조 수율을 향상시킬 수 있는 반도체 디바이스의 제조 방법을 제공한다.
본 발명의 일 실시예는 하부 회로기판 또는/및 상부 회로기판의 측벽이 인캡슐란트로 인캡슐레이션됨으로써, 휨 현상을 방지할 수 있는 반도체 디바이스의 제조 방법을 제공한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)의 제조 방법을 도시한 단면도이다. 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)를 도시한 단면도이다.
본 발명의 일 실시예에 따른 반도체 디바이스(200A,200B)의 제조 방법은 스트립 베이스 형태의 하부 회로기판 준비 단계와, 반도체 다이 본딩 단계와, 유닛 베이스 형태의 상부 회로기판 접속 단계와, 인캡슐레이션 단계와, 솔더볼 접속 단계와, 소잉 단계를 포함한다.
도 1a에 도시된 바와 같이, 스트립 베이스 형태의 하부 회로기판 준비 단계에서는, 상부 회로기판(130)에 비해 길이, 폭 또는 넓이가 큰 스트립 베이스 형태의 하부 회로기판(110)이 준비된다. 하부 회로기판(110)은 절연층(111)을 중심으로 상면과 하면에 배선패턴(112)이 형성되며, 상면과 하면의 배선패턴(112)은 도전성 비아에 의해 상호간 전기적으로 연결된다.
도 1b에 도시된 바와 같이, 반도체 다이 본딩 단계에서는, 하부 회로기판(110)에 일정 간격 이격되어 다수의 반도체 다이(120)가 전기적으로 접속된다. 일례로, 반도체 다이(120)는 도전성 범프(121)에 의해 플립칩 형태로 하부 회로기판(110)에 전기적으로 접속된다. 즉, 반도체 다이(120)는 도전성 범프(121)에 의해 하부 회로기판(110)에 구비된 배선패턴(112)에 전기적으로 접속된다.
도 1c에 도시된 바와 같이, 유닛 베이스 형태의 상부 회로기판 접속 단계에서는, 하부 회로기판(110)에 비해 길이, 폭 또는 넓이가 작은 유닛 베이스 형태의 상부 회로기판(130)이 준비되고, 이것은 각 반도체 다이(120)의 상부에 위치된 채 하부 회로기판(110)에 전기적으로 접속된다. 따라서, 상부 회로기판(130) 역시 하부 회로기판(110) 위에서 일정 간격 이격되어 배열된 형태를 한다.
또한, 상부 회로기판(130)은 솔더 범프(140)에 의해 하부 회로기판(110)에 전기적으로 접속된다. 물론, 이를 위해 솔더 범프(140)의 높이는 반도체 다이(120)의 높이와 같거나 더 높을 수 있다.
한편, 상부 회로기판(130) 역시 절연층(131)을 중심으로 상면과 하면에 배선패턴(132)이 형성되며, 상면과 하면의 배선패턴(132)은 도전성 비아에 의해 상호간 전기적으로 연결된다. 따라서, 상부 회로기판(130)의 배선패턴(132)이 솔더 범프(140)를 통하여 하부 회로기판(110)의 배선패턴(112)에 전기적으로 접속된다.
여기서, 상부 회로기판(130)은 유닛 베이스 형태를 하기 때문에, 양품만이 이용될 수 있다. 따라서, 기존에 스트립 베이스 형태의 상부 회로기판이 이용되던 공정에 비해 제조 수율이 상당히 향상된다. 즉, 기존에는 스트립 베이스 형태의 상부 회로기판 중 일부는 불량품일 수도 있었는데, 본 발명에서는 이러한 불량품의 이용이 원천적으로 차단되기 때문에, 기존에 비해 제조 수율이 상당히 향상된다.
더불어, 이러한 상부 회로기판(130)은 인터포저로 동작할 수 있으며, 이에 따라 상부 회로기판(130) 위에 다른 반도체 다이, 반도체 디바이스 또는 반도체 패키지가 전기적으로 접속됨으로써, 본 발명은 POP 구조를 제공하게 된다.
도 1d에 도시된 바와 같이, 인캡슐레이션 단계에서는, 하부 회로기판(110) 위의 반도체 다이(120), 솔더 범프(140) 및 상부 회로기판(130)이 인캡슐란트(150)로 인캡슐레이션된다. 일례로, 트랜스퍼 몰딩 머신을 이용한 오버 몰딩 방법으로 인캡슐레이션이 수행될 수 있다. 다만, 인캡슐레이션 단계에서 인캡슐란트(150)는 상부 회로기판(130)의 측면만을 덮을 뿐 상면은 덮지 않는다. 즉, 상부 회로기판(130)의 상면은 인캡슐란트(150)를 통해 상부로 노출된 형태를 유지한다.
도 1e에 도시된 바와 같이, 솔더볼 접속 단계에서는, 하부 회로기판(110)의 하면에 솔더볼(160)을 전기적으로 접속한다. 일례로, 하부 회로기판(110)의 하면에 구비된 배선패턴(112)에 휘발성 플럭스를 도포하고, 그 위에 임시로 솔더볼(160)을 위치시키며, 이어서 대략 150 ℃ 내지 250 ℃의 리플로우 온도를 제공함으로써, 플럭스는 휘발되어 제거되고, 솔더볼(160)이 하부 회로기판(110)의 배선패턴(112)에 용융되어 접속도록 한다.
도 1f에 도시된 바와 같이, 소잉 단계에서는, 다이아몬드 블레이드 또는 레이저 빔 등을 이용하여 인캡슐란트(150) 및 하부 회로기판(110)을 소잉함으로써, 낱개의 반도체 디바이스(200A,200B)가 구비되도록 한다. 이러한 소잉 공정에 의해 도 2a 및/또는 도 2b에 도시된 반도체 디바이스(200A,200B)가 획득된다.
도 2a에 도시된 바와 같이, 반도체 디바이스(200A)는 상부 회로기판(130)의 측면 중 적어도 두개의 측면이 인캡슐란트(150)에 의해 덮여질 수 있다. 또한, 도 2b에 도시된 바와 같이, 반도체 디바이스(200B)는 상부 회로기판(130)의 측면 중 적어도 하나의 측면이 인캡슐란트(150)에 의해 덮여질 수 있다.
더욱이, 상술한 소잉 공정에 의해 하부 회로기판(110)의 측면과 인캡슐란트(150)의 측면이 동일면을 이룬다.
또한, 상술한 바와 같이 제조 공정 중 스트립 베이스 형태의 하부 회로기판(110) 및 유닛 베이스 형태의 상부 회로기판(130)이 이용됨으로써, 반도체 디바이스(200A,200B)에서 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 작을 수 있다.
이와 같이 본 발명에서는 인캡슐란트(150)가 상부 회로기판(130)의 측면을 감쌈으로써, 각종 구성 요소의 열팽창 계수차에 의한 휨 현상이 개선된다. 즉, 상대적으로 열팽창 계수가 큰 상부 회로기판(130)을 상대적으로 열팽창 계수가 작은 인캡슐란트(150)가 측면을 대략 감싸는 형태를 하기 때문에, 전반적인 반도체 디바이스(200A,200B)의 휨 현상이 억제된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 디바이스(300A,300B,300C)를 도시한 단면도이다.
도 3a에 도시된 반도체 디바이스(300A)에서와 같이, 기본적으로 하부 회로기판(110)의 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(B)보다 크게 형성될 수 있다. 더불어, 반도체 다이(120)와 상부 회로기판(130)의 사이에는 접착 부재(125)가 접착되어 있으며, 인캡슐란트(150)는 상부 회로기판(130)에 접촉하지 않을 수 있다.
더욱이, 인캡슐란트(150)는 상부 회로기판(130)이 하부 회로기판(110)에 전기적으로 접속되기 이전에 미리 형성될 수 있으며, 또한 인캡슐란트(150)의 일부 영역이 화학적 에칭이나 레이저 빔에 의해 제거되고, 제거된 영역에 솔더범프(140)가 위치된 형태를 할 수 있다. 이러한 형태를 통상 TMV(Through Mold Via)로 부르기도 한다.
도 3b에 도시된 반도체 디바이스(300B)에서와 같이, 기본적으로 하부 회로기판(110)과, 하부 회로기판(110)의 측면에 위치된 인캡슐란트(150)의 합친 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(A)보다 크게 형성될 수 있다. 여기서, 하부 회로기판(110)의 상면과 측면에 형성된 인캡슐란트(150)는 상부 회로기판(130)이 하부 회로기판(110)에 전기적으로 접속되기 이전에 미리 형성될 수 있다.
도 3c에 도시된 반도체 디바이스(300C)에서와 같이, 기본적으로 하부 회로기판(110)과, 하부 회로기판(110)의 측면에 위치된 인캡슐란트(150)의 합친 폭(길이 또는 넓이)(B)이 상부 회로기판(130)의 폭(A)보다 크게 형성될 수 있다. 실질적으로, 인캡슐란트(150)는 하부 회로기판(110)의 측면 및 상부 회로기판(130)의 측면을 동시에 감싼다.
이와 같이 하여, 인캡슐란트(150)의 하부 회로기판(110)의 측면 및 상부 회로기판(130)의 측면을 동시에 감쌈으로써, 반도체 디바이스(300A,300B,300C)의 휨 현상이 더욱 적극적으로 억제된다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 디바이스(400A,400B)를 도시한 단면도이다.
도 4a에 도시된 반도체 디바이스(400A)에서와 같이, 기본적으로 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 크게 형성될 수 있다. 더불어, 인캡슐란트(150)가 하부 회로기판(110)의 측면을 감쌀 수 있는데, 이러한 인캡슐란트(150)의 측면이 상부 회로기판(130)의 측면과 동일면을 이룰 수 있다.
이와 같은 이유는 제조 공정 중 스트립 베이스 형태의 상부 회로기판(130)에 유닛 베이스 형태의 하부 회로기판(110)이 전기적으로 접속된 이후, 소잉 공정에 의해 낱개의 반도체 디바이스(400A)로 분리되었기 때문이다.
도 4b에 도시된 반도체 디바이스(400B)에서와 같이, 기본적으로 상부 회로기판(130)의 폭(길이 또는 넓이)(A)이 하부 회로기판(110)의 폭(B)보다 크게 형성될 수 있다. 더불어, 인캡슐란트(150)가 하부 회로기판(110)과 상부 회로기판(130)의 사이에 충진될 수 있으며, 이때 인캡슐란트(150)가 하부 회로기판(110)의 측면을 감쌀 수 있다. 더불어, 인캡슐란트(150)의 측면이 상부 회로기판(130)의 측면과 동일면을 이룰 수 있다.
마찬가지로, 제조 공정 중 스트립 베이스 형태의 상부 회로기판(130)에 유닛 베이스 형태의 하부 회로기판(110)이 전기적으로 접속된 이후, 소잉 공정에 의해 낱개의 반도체 디바이스(400B)로 분리되었기 때문에, 도 4b에 도시된 바와 같은 반도체 디바이스(400B)가 제공된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
200a,200b; 본 발명에 따른 반도체 디바이스
110; 하부 회로기판 111; 절연층
112; 배선패턴 120; 반도체 다이
121; 도전성 범프 130; 상부 회로기판
131; 절연층 132; 배선패턴
140; 솔더 범프 150; 인캡슐란트
160; 솔더볼

Claims (17)

  1. 하나의 스트립 베이스의 하부 회로기판을 준비하는 단계;
    상기 하나의 하부 회로기판 위에 상호간 이격된 다수의 반도체 다이를 전기적으로 접속하는 단계;
    상기 상호간 이격된 다수의 반도체 다이 위에 상호간 이격된 유닛 베이스의 상부 회로기판을 각각 위치시켜 상기 하부 회로기판에 전기적으로 접속하는 단계;
    상기 하부 회로기판 위의 상기 반도체 다이 및 상부 회로기판을 인캡슐란트로 인캡슐레이션하는 단계;
    상기 하부 회로기판의 아래에 솔더볼을 전기적으로 접속하는 단계; 및
    상기 인캡슐란트 및 하부 회로기판을 소잉하여 낱개의 반도체 디바이스를 획득하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 다이는 플립칩 형태로 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 상부 회로기판은 솔더 범프에 의해 상기 하부 회로기판에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 인캡슐란트는 상기 상부 회로기판의 측면 중 적어도 하나의 측면을 덮음을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 낱개의 반도체 디바이스는 상기 하부 회로기판 및 인캡슐란트의 측면이 동일면을 이룸을 특징을 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 낱개의 반도체 디바이스는 상부 회로기판의 폭이 하부 회로기판의 폭보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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