KR20140039736A - 스택 패키지 및 그 제조 방법 - Google Patents

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Abstract

스택 패키지는 제1 반도체 패키지 및 제2 반도체 패키지를 포함한다. 제1 반도체 패키지는 제1 반도체 칩이 실장된 제1 패키지 기판, 제1 반도체 칩과 이격되어 제1 패키지 기판 상에 형성된 적층형 커패시터 및 제1 반도체 칩의 적어도 일부 및 적층형 커패시터의 일부를 커버하도록 제1 패키지 기판 상에 형성된 몰딩 부재를 포함한다. 제2 반도체 패키지는 제1 반도체 패키지 상부에 배치되어 제1 반도체 패키지에 전기적으로 연결된다. 적층형 커패시터에 의해 신호 특성이 개선될 수 있으며, 적층형 커패시터가 스택 패키지 내부에 형성됨에 따라 메인 보드에 별도의 공간이 필요 없으므로 고집적화에 유리하다.

Description

스택 패키지 및 그 제조 방법{STACKED PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 스택 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지의 집적도 증가를 위해 복수 개의 패키지들을 적층한 형태의 스택 패키지가 사용되고 있다.
한편, 상기 스택 패키지가 실장되는 메인 보드 상에는 각종 소자 및 배선들이 더 배치되는데, 이들이 높은 집적도로 배치됨에 따라 일종의 인덕터로 작용하여, 고주파에서 임피던스가 증가하고 신호가 오버슈트(overshoot)되는 등 신호 특성이 저하될 수 있다. 이에 따라, 적층 세라믹 커패시터(MLCC)를 상기 메인 보드 상에 실장함으로써 신호 특성을 개선하려는 시도가 행해지고 있다.
하지만, MLCC를 메인 보드 상에 실장하는 경우, 상기 메인 보드의 면적이 증가하는 문제점이 발생한다.
본 발명의 일 목적은 개선된 신호 특성을 갖는 스택 패키지를 제공하는 것이다.
본 발명의 다른 목적은 개선된 신호 특성을 갖는 스택 패키지를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 스택 패키지는 제1 반도체 패키지 및 제2 반도체 패키지를 포함한다. 상기 제1 반도체 패키지는 제1 반도체 칩이 실장된 제1 패키지 기판, 상기 제1 반도체 칩과 이격되어 상기 제1 패키지 기판 상에 형성된 적층형 커패시터 및 상기 제1 반도체 칩의 적어도 일부 및 상기 적층형 커패시터의 일부를 커버하도록 상기 제1 패키지 기판 상에 형성된 몰딩 부재를 포함한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상부에 배치되어 상기 제1 반도체 패키지에 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판은 상부에 형성된 제1 및 제2 패드들을 포함할 수 있으며, 상기 제1 패드들 상에는 제1 도전성 범프들이 형성될 수 있고, 상기 제2 패드들 상에는 상기 적층형 커패시터가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 적층형 커패시터는 커패시터 본체 및 상기 커패시터 본체의 양단에 각각 형성된 제1 및 제2 외부 전극들을 포함할 수 있고, 상기 제1 및 제2 외부 전극들은 상기 제2 패드들에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지는 상기 제1 및 제2 외부 전극들의 적어도 상면을 커버하는 제2 도전성 범프들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전성 범프들은 상기 제1 및 제2 외부 전극들의 상부 측벽도 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 패키지는 제2 반도체 칩이 실장되고 하부에 제3 및 제4 패드들을 갖는 제2 패키지 기판을 포함할 수 있으며, 상기 제1 도전성 범프들은 각각 상기 제3 패드들에 접촉할 수 있고, 상기 제2 도전성 범프들은 각각 상기 제4 패드들에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 패드들은 모두 도전성일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패드들 중 일부는 도전성이고 나머지 일부는 절연성일 수 있으며, 상기 제4 패드들 중 일부는 도전성이고 나머지 일부는 절연성일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패드들은 모두 도전성일 수 있고, 상기 제4 패드들은 모두 절연성일 수 있다.
예시적인 실시예들에 있어서, 상기 스택 패키지는 상기 적층형 커패시터와 상기 제2 패드들 사이에 각각 형성된 제5 패드들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판의 상부에는 리세스가 형성될 수 있고, 상기 제1 패키지 기판은 상기 리세스가 형성되지 않은 상부에 형성된 제1 패드들 및 상기 리세스 상에 형성된 제2 패드들을 포함할 수 있으며, 상기 제1 패드들 상에는 제1 도전성 범프들이 각각 형성될 수 있고, 상기 제2 패드들 상에는 상기 적층형 커패시터가 형성될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 스택 패키지는 제1 반도체 패키지, 제2 반도체 패키지 및 제2 도전성 범프들을 포함한다. 상기 제1 반도체 패키지는 상부에 리세스가 형성된 제1 패키지 기판, 상기 리세스 상에 형성된 제1 패드들, 상기 제1 패드들 상에 형성된 적층형 커패시터 및 상기 제1 패키지 기판 상에 실장된 제1 반도체 칩을 포함한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지 상부에 배치되고, 하부에 제2 패드들을 포함하는 제2 패키지 기판 및 상기 제2 패키지 기판 상에 실장된 제2 반도체 칩을 포함한다. 상기 제2 도전성 범프들은 각각이 상기 적층형 커패시터 및 상기 제2 패드들에 접촉한다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패키지는 상기 제1 반도체 칩의 적어도 일부를 커버하도록 상기 제1 패키지 기판 상에 형성된 몰딩 부재를 더 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 스택 패키지는 제1 패키지 기판 및 제2 패키지 기판을 포함한다. 상기 제1 패키지 기판은 중앙부 상면에 제1 반도체 칩이 실장된 제1 패키지 기판, 상기 제1 반도체 칩 주변에 배열되어 상기 제1 패키지 기판 상에 형성된 복수개의 도전성 범프들, 상기 도전성 범프들에 인접하여 상기 제1 패키지 기판 상에 형성된 적어도 하나 이상의 적층형 커패시터를 포함하되, 상기 적층형 커패시터와 이에 인접한 도전성 범프들 사이의 간격은 상기 도전성 범프들 사이의 간격과 동일하다. 상기 제2 패키지 기판은 상기 제1 반도체 패키지 상부에 배치되어 상기 도전성 범프들 및 상기 적층형 커패시터를 통해 상기 제1 반도체 패키지에 전기적으로 연결된다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 스택 패키지 제조 방법에서, 제1 반도체 칩이 실장된 제1 패키지 기판 상부에 제1 도전성 범프들 및 적층형 커패시터를 형성한다. 상기 제1 반도체 칩의 적어도 일부와, 상기 제1 도전성 범프들 및 상기 적층형 커패시터를 커버하도록 상기 제1 패키지 기판 상에 몰딩 부재를 형성한다. 상기 몰딩 부재 일부를 제거하여 상기 제1 도전성 범프들 및 상기 적층형 커패시터의 적어도 상면을 노출시키는 개구를 형성한다. 제2 반도체 칩이 실장된 제2 패키지 기판 하부에 제2 및 제3 도전성 범프들을 형성한다. 상기 제1 및 제2 도전성 범프들과, 상기 적층형 커패시터 및 상기 제3 도전성 범프들을 각각 접착시킨다.
예시적인 실시예들에 있어서, 상기 제1 패키지 기판은 상부에 형성된 제1 및 제2 패드들을 포함할 수 있고, 상기 제2 패키지 기판은 하부에 형성된 제3 및 제4 패드들을 포함할 수 있으며, 상기 제1 패키지 기판 상부에 상기 제1 도전성 범프들 및 상기 적층형 커패시터를 형성할 때, 상기 제1 도전성 범프들 및 상기 적층형 커패시터를 상기 제1 및 제2 패드들 상에 각각 형성할 수 있고, 상기 제2 패키지 기판 하부에 상기 제2 및 제3 도전성 범프들을 형성할 때, 상기 제2 및 제3 도전성 범프들을 상기 제3 및 제4 패드들 상에 각각 형성할 수 있다.
본 발명의 실시예들에 따른 스택 패키지는 제1 및 제2 반도체 패키지들을 서로 전기적으로 연결하는 도전성 범프들 중 일부를 대체하는 적층형 커패시터를 포함하며, 이에 따라 상기 스택 패키지 내의 신호 특성이 개선될 수 있다. 또한, 상기 적층형 커패시터를 상기 스택 패키지가 실장되는 메인 보드에 형성하는 것에 비해 별도의 공간이 필요 없으므로 고집적화에 유리할 수 있다.
도 1, 도 4 및 도 5는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도들이고, 도 2 및 도 3은 예시적인 실시예들에 따른 스택 패키지에 포함된 제1 반도체 패키지의 상면도들이다.
도 6 내지 도 11은 예시적인 실시예들에 따른 스택 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다.
도 13은 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다.
도 14는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다.
도 15는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다.
도 16 및 도 17은 각각 예시적인 실시예들에 따른 스택 패키지들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 스택 패키지 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1, 도 4 및 도 5는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도들이고, 도 2 및 도 3은 예시적인 실시예들에 따른 스택 패키지에 포함된 제1 반도체 패키지의 상면도들이다.
먼저 도 1 및 도 2를 참조하면, 상기 스택 패키지는 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(bumps)(390, 400)을 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제1 몰딩 부재(200)를 포함할 수 있다.
제1 패키지 기판(110)은 예를 들어, 인쇄회로기판(Printed Circuit Board: PCB)일 수 있으며, 제1 내지 제3 패드들(120, 132, 134)을 포함할 수 있다. 도시되지는 않았으나, 제1 패키지 기판(110)은 제1 내지 제3 패드들(120, 132, 134)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 패드(120)는 제1 패키지 기판(110) 하부에 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 패드들(132, 134)은 제1 패키지 기판(110) 상부에 제1 반도체 칩(140)에 이격되도록 각각 복수 개로 형성될 수 있으며, 상면이 외부로 노출될 수 있다. 도 2에는 예시적으로, 일정 간격으로 배열된 제2 및 제3 패드들(132, 134)이 도시되어 있으며, 특히 서로 인접하는 위치에 형성된 2개의 제3 패드들(134)이 도시되어 있으나, 제2 및 제3 패드들(132, 134)의 배열 및 개수는 반드시 이에 한정되지는 않는다. 예를 들어, 4개, 6개, 8개 등의 제3 패드들(134)이 형성될 수도 있으며, 이에 따라 도 3에는 예시적으로 6개의 제3 패드들(134)이 도시되어 있다. 다만, 서로 인접하는 2개의 제3 패드들(134)이 각각 하나의 쌍을 이루도록 제1 패키지 기판(110)에 배치될 수 있다.
제1 내지 제3 패드들(120, 132, 134)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제1 반도체 칩(140)은 제1 패키지 기판(110) 상에 실장될 수 있으며, 예를 들어 제1 패키지 기판(110) 중앙부 상면에 실장될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(140)은 제1 도전성 범프들(150)에 의해 제1 패키지 기판(110) 상면에 접착될 수 있다. 제1 도전성 범프들(150)은 예를 들어, 솔더 볼들(solder balls)을 포함할 수 있다. 이와는 달리, 제1 반도체 칩(140)은 접착층(도시되지 않음)을 통해 제1 패키지 기판(110) 상에 접착될 수도 있다.
제1 반도체 칩(140)은 예를 들어, 애플리케이션 프로세서(Application Processor: AP) 칩, 로직(logic) 칩 등을 포함할 수 있다.
적층형 커패시터(190)는 예를 들어, 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor: MLCC)일 수 있다. 이에 따라, 적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있다.
커패시터 본체(180)는 유전층(170) 및 유전층(170) 내에 복수 개로 적층된 내부 전극들(175)을 포함할 수 있다.
유전층(170)은 예를 들어, 직육면체 형상을 가질 수 있다. 이때, 상기 직육면체는 제1 패키지 기판(110) 상면에 실질적으로 수직한 4개의 면들을 가질 수 있으며, 서로 대향하는 제1 및 제2 면들과 상기 제1 및 제2 면들에 수직하며 서로 대향하는 제3 및 제4 면들을 가질 수 있다. 예시적인 실시예들에 있어서, 유전층(170)은 티탄산바륨, 산화티탄 등의 세라믹 소재, 바인더 및 각종 첨가제를 포함할 수 있다.
각 내부 전극들(175)은 예를 들어, 제1 패키지 기판(110) 상면에 평행한 평판 형상을 가질 수 있다. 일 실시예에 있어서, 내부 전극들(175)은 일단이 유전층(170)의 상기 제1 면으로 노출되고 타단이 유전층(170) 내부에 형성된 제1 내부 전극들(175a)과, 일단이 유전층(170)의 상기 제2 면으로 노출되고 타단이 유전층(170) 내부에 형성된 제2 내부 전극들(175b)을 포함할 수 있으며, 이때 제1 및 제2 내부 전극들(175a, 175b)은 제1 패키지 기판(110) 상면에 수직한 방향을 따라 유전층(170) 내에 교대로 적층될 수 있다. 적층형 커패시터(190)는 유전층(170) 내에 적층되는 내부 전극들(175)의 개수에 따라 변동되는 전기 용량을 가질 수 있다. 예시적인 실시예들에 있어서, 각 내부 전극들(175)은 금, 은, 백금, 팔라듐 등의 귀금속이나, 텅스텐, 몰리브덴, 니켈, 구리 등의 고융점 금속, 혹은 루비듐 산화물, 주석 산화물 등의 금속 산화물을 포함할 수 있다.
제1 및 제2 외부 전극들(182, 184)은 유전층(170)의 양단, 구체적으로 상기 직육면체의 제1 및 제2 면들에 각각 배치될 수 있으며, 이에 따라 제1 외부 전극(182)은 유전층(170)의 상기 제1 면으로 노출된 각 제1 내부 전극들(175a)에 전기적으로 연결될 수 있고, 제2 외부 전극(184)은 유전층(170)의 상기 제2 면으로 노출된 각 제2 내부 전극들(175b)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 외부 전극들(182, 184)은 구리, 팔라듐 등의 금속을 포함할 수 있다.
한편, 제1 및 제2 외부 전극들(182, 184)은 각각 제3 패드들(134) 상면에 접촉할 수 있다. 즉, 하나의 쌍을 이루는 2개의 서로 인접하는 제3 패드들(134) 상에 제1 및 제2 외부 전극들(182, 184)이 각각 형성될 수 있다.
제1 몰딩 부재(200)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)와 같은 절연 물질을 포함할 수 있다.
제1 몰딩 부재(200)는 제1 패키지 기판(110) 상에 형성되어 제1 반도체 칩(140)의 적어도 일부 및 적층형 커패시터(190)의 일부를 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 몰딩 부재(200)는 제1 반도체 칩(140)의 측벽 및 저면을 커버할 수 있으며, 이에 따라 제1 반도체 칩(140)의 상면은 외부로 노출될 수 있다. 이와는 달리, 제1 몰딩 부재(200)는 제1 반도체 칩(140)의 측벽 및 저면뿐만 아니라 상면까지 모두 커버할 수도 있으며, 이는 도 4에 도시되어 있다. 이하에서는 설명의 편의를 위해, 제1 반도체 칩(140)의 상면이 외부로 노출된 경우에 대해서만 기술하기로 한다.
한편, 제1 몰딩 부재(200)는 제2 패드들(132)의 상면 및 적층형 커패시터(190)의 상부를 각각 노출시키는 제1 및 제2 개구들(210, 215)을 가질 수 있다. 이때, 제2 개구(215)는 적층형 커패시터(190) 중 제1 및 제2 외부 전극들(182, 184)의 상면을 노출시킬 수 있으며, 나아가 제1 및 제2 외부 전극들(182, 184)의 상부 외측벽도 노출시킬 수 있다. 도 5에는 적층형 커패시터(190) 중 제1 및 제2 외부 전극들(182, 184)의 상면만을 노출시키는 제2 개구(215)가 도시되어 있다. 이하에서는 설명의 편의를 위해, 제2 개구(215)가 적층형 커패시터(190)의 제1 및 제2 외부 전극들(182, 184)의 상면 및 상부 외측벽을 노출시키는 경우에 대해서만 기술하기로 한다.
하지만, 제2 개구(215)는 커패시터 본체(180)의 상면을 전면적으로 노출시키지는 않으며, 이에 따라 커패시터 본체(180)의 상면은 적어도 일부가 제1 몰딩 부재(200)에 의해 커버될 수 있다. 제1 및 제2 외부 전극들(182, 184) 사이에 형성된 커패시터 본체(180)의 상면이 제1 몰딩 부재(200)에 의해 적어도 부분적으로 커버되므로, 제1 및 제2 외부 전극들(182, 184) 사이의 절연성이 증대될 수 있다.
제1 및 제2 개구들(210, 215)에 의해 각각 노출된 제2 패드들(132)의 상면 및 적층형 커패시터(190)의 상부는 각각 제4 및 제3 도전성 범프들(400, 390)과 접촉할 수 있다. 예시적인 실시예들에 있어서, 제3 도전성 범프들(390)은 제2 개구(215)에 의해 노출된 제1 및 제2 외부 전극들(182, 184)의 상면(도 5 참조), 나아가 상부 외측벽(도 1 참조)을 커버할 수 있다. 이에 따라, 적층형 커패시터(190)는 제1 몰딩 부재(200) 및 제3 도전성 범프들(390)에 의해 커버되므로, 주위 환경 변화, 예를 들어 온도나 압력 변화에 의해 특성이 열화되지 않을 수 있으며, 또한 물리적인 손상도 받지 않을 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 도전성 범프들(390, 400)은 제1 몰딩 부재(200)의 제2 및 제1 개구들(215, 210)을 각각 적어도 부분적으로 채울 뿐만 아니라, 일부가 제1 몰딩 부재(200) 상면 위로 돌출될 수 있으며, 이에 따라 제1 몰딩 부재(200)에 의해 커버되지 않는 제1 반도체 칩(140)의 상면보다 높은 높이를 가질 수 있다. 하지만, 제1 반도체 칩(140)의 상면이 제1 몰딩 부재(200)에 의해 커버되는 경우(도 4 참조), 제1 반도체 칩(140)은 제2 반도체 패키지(300)와 절연될 수 있으므로, 제3 및 제4 도전성 범프들(390, 400)의 상면이 제1 몰딩 부재(200)의 상면과 동일한 높이를 가질 수도 있으며, 이에 따라 제1 반도체 칩(140)의 상면이 제2 반도체 패키지(300)의 저면에 접촉할 수도 있다.
한편, 제3 도전성 범프들(390)은 제3 패드들(134) 상에 형성된 적층형 커패시터(190)의 상부에 접촉하므로, 제2 패드들(132) 상면에 직접 접촉하는 제4 도전성 범프들(400)에 비해 작은 크기를 가질 수 있다. 제3 및 제4 도전성 범프들(390, 400)은 예를 들어, 솔더(solder)를 포함할 수 있다.
제2 반도체 패키지(300)는 제2 패키지 기판(310), 제2 반도체 칩(340) 및 제2 몰딩 부재(380)를 포함할 수 있다.
제2 패키지 기판(310)은 예를 들어, 인쇄회로기판(PCB)일 수 있으며, 제4 내지 제6 패드들(322, 324, 330)을 포함할 수 있다. 도시되지는 않았으나, 제2 패키지 기판(310)은 제4 내지 제6 패드들(322, 324, 330)에 전기적으로 연결된 각종 배선들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제4 및 제5 패드들(322, 324)은 제2 패키지 기판(310) 하부에 각각 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다. 이때, 제4 및 제5 패드들(322, 324)은 각각 제1 패키지 기판(110)의 제2 및 제3 패드들(132, 134)에 대응되는 위치에 형성될 수 있으며, 제4 및 제3 도전성 범프들(400, 390)에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 제6 패드(330)는 제2 패키지 기판(310) 상부에 복수 개로 형성될 수 있으며, 상면이 제2 패키지 기판(310) 외부로 노출될 수 있다. 제4 내지 제6 패드들(322, 324, 330)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제1 패키지 기판(110) 상부의 제2 패드들(132), 제2 패드들(132) 상의 제4 도전성 범프들(400) 및 제4 도전성 범프들(400)에 접촉하는 제2 패키지 기판(310) 하부의 제4 패드들(322)에 의해 제1 및 제2 반도체 패키지들(100, 300)은 서로 전기적으로 연결될 수 있다. 또한, 제1 패키지 기판(110) 상부의 제3 패드들(134), 제3 패드들(134) 상의 적층형 커패시터(190), 적층형 커패시터(190) 상부에 접촉하는 제3 도전성 범프들(390) 및 제3 도전성 범프들(390)에 접촉하는 제2 패키지 기판(310) 하부의 제5 패드들(324)에 의해서도 제1 및 제2 반도체 패키지들(100, 300)은 서로 전기적으로 연결될 수 있다.
제2 반도체 칩(340)은 제2 패키지 기판(310) 상에 실장될 수 있으며, 예를 들어 제2 패키지 기판(310) 중앙부 상면에 실장될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 칩(340)은 접착층(360)을 통해 제2 패키지 기판(310) 상면에 접착될 수 있다. 이와는 달리, 제2 반도체 칩(340)은 솔더 볼과 같은 도전성 범프(도시되지 않음)를 통해 제2 패키지 기판(310) 상면에 접착될 수도 있다.
제2 반도체 칩(340)은 상부에 형성된 본딩 패드(350)를 포함할 수 있다. 예시적인 실시예들에 있어서, 복수 개의 본딩 패드들(350)이 형성될 수 있으며, 각 본딩 패드들(350)의 상면은 제2 반도체 칩(340) 외부로 노출될 수 있다. 본딩 패드(350)는 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제2 반도체 칩(340)의 각 본딩 패드들(350)과 제2 패키지 기판(310)의 각 제6 패드들(330)은 도전성 와이어(370)에 의해 서로 전기적으로 연결될 수 있다. 하지만 제2 반도체 칩(340)이 상기 도전성 범프들에 의해 제2 패키지 기판(310)에 접착될 경우에는, 도전성 와이어(370)는 형성되지 않을 수도 있다.
제2 반도체 칩(340)은 예를 들어, 메모리 칩을 포함할 수 있다.
제2 몰딩 부재(380)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다. 제2 몰딩 부재(380)는 제2 패키지 기판(310) 상에 형성되어 제2 반도체 칩(340), 접착층(360) 및 도전성 와이어들(370)을 밀봉시킬 수 있으며, 이에 따라 이들은 외부 환경으로부터 보호될 수 있다.
도 1에서는 예시적으로 제2 반도체 패키지(300)가 하나의 제2 반도체 칩(340)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 제2 반도체 패키지(300)는 순차적으로 적층된 복수 개의 반도체 칩들을 포함할 수도 있다. 또한, 도 1에서는 상기 스택 패키지가 2개의 반도체 패키지들(100, 300)만을 갖는 것을 도시하고 있으나, 반드시 이에 한정되는 것은 아니며, 순차적으로 적층된 3개 이상의 반도체 패키지들을 포함할 수도 있다.
한편, 제1 패키지 기판(110) 하부에 형성된 제1 패드들(120) 상에는 제5 도전성 범프들(500)이 형성될 수 있으며, 이를 통해 메인 보드(도시되지 않음)와 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 상기 스택 패키지의 제1 반도체 패키지(100) 및 제2 반도체 패키지(300)는 제4 도전성 범프들(400)뿐만 아니라 적층형 커패시터(190) 및 제3 도전성 범프들(390)에 의해서도 서로 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 패키지(100)의 내부, 제2 반도체 패키지(300)의 내부 혹은 제1 및 제2 반도체 패키지들(100, 300) 사이에서 전달되는 신호의 특성이 개선될 수 있다. 즉, 반도체 패키지들(100, 300)에 형성된 각종 배선들이 일종의 인덕터(inductor) 역할을 하여 고주파에서 임피던스(impedance)가 증가하고 오버슈트(overshoot)가 발생할 수 있으나, 이를 적층형 커패시터(190)를 통해 개선시킬 수 있다. 또한, 적층형 커패시터(190)는 디커플링(decoupling) 커패시터로서 저역 통과 필터(low pass filter)의 역할을 할 수 있으므로 노이즈를 감소시킬 수 있다.
한편, 적층형 커패시터(190)는 제1 패키지 기판(110)의 제2 패드들(132)과 함께 배열되는 제3 패드들(134) 상에 형성되며, 이는 제2 패드들(132) 상에 형성된 제4 도전성 범프들(400)의 일부를 적층형 커패시터(190)로 대체한 것이다. 즉, 제1 반도체 패키지(100) 내에 형성되는 제4 도전성 범프들(400)이 차지하는 공간을 활용하여 적층형 커패시터(190)를 형성한 것이므로, 적층형 커패시터(190) 배치를 위한 별도의 공간이 필요하지 않으며, 이에 따라 제5 도전성 범프들(500)에 의해 제1 반도체 패키지(100)에 전기적으로 연결되는 상기 메인 보드 상에 적층형 커패시터(190)를 배치한 것에 비해 고집적화에 유리하다. 또한, 적층형 커패시터(190)가 상기 스택 패키지 내부에 형성되므로, 상기 메인 보드 상에 적층형 커패시터(190)가 형성되는 것에 비해 신호의 전송 경로가 짧아져, 신호 특성 개선 효과가 더 클 수 있다.
나아가 적층형 커패시터(190)는 제1 몰딩 부재(200)에 의해 보호될 수 있으므로, 주위 환경에 의한 특성 열화 및 물리적 손상이 감소될 수 있다.
도 6 내지 도 11은 예시적인 실시예들에 따른 스택 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(140)을 실장하고, 제2 도전성 범프들(160) 및 적층형 커패시터(190)를 제1 패키지 기판(110) 상면에 접착시킨다.
제1 패키지 기판(110)은 예를 들어, 인쇄회로기판(PCB)일 수 있으며, 제1 내지 제3 패드들(120, 132, 134)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 패드(120)는 제1 패키지 기판(110) 하부에 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다. 또한, 제2 및 제3 패드들(132, 134)은 제1 패키지 기판(110) 상부에 제1 반도체 칩(140)에 이격되도록 각각 복수 개로 형성될 수 있으며, 상면이 외부로 노출될 수 있다. 제2 및 제3 패드들(132, 134)은 제1 패키지 기판(110) 상부에 일정 간격으로 배열될 수 있으며, 이때 서로 인접하는 2개의 제3 패드들(134)이 하나의 쌍을 이룰 수 있다. 제1 내지 제3 패드들(120, 132, 134)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제1 반도체 칩(140)은 제1 도전성 범프들(150)에 의해 제1 패키지 기판(110) 상에 실장될 수 있다. 즉, 예를 들어 솔더 볼들을 포함하는 제1 도전성 범프들(150)을 제1 패키지 기판(110)의 중앙부 상면에 배치하고, 제1 반도체 칩(140)의 저면이 제1 도전성 범프들(150)에 접촉하도록 제1 반도체 칩(140)을 제1 패키지 기판(110) 중앙부 상부에 배치한 다음, 리플로우(reflow) 공정을 수행하여 제1 도전성 범프들(150)을 제1 반도체 칩(140) 저면 및 제1 패키지 기판(110) 상면에 접착시킬 수 있다.
예를 들어, 솔더를 포함하는 제2 도전성 범프들(160)은 각 제2 패드들(132) 상에 배치될 수 있으며, 리플로우 공정을 통해 제2 패드들(132) 상면에 접착될 수 있다.
적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있으며, 제1 및 제2 외부 전극들(182, 184)이 각각 하나의 쌍을 이루는 2개의 서로 인접하는 제3 패드들(134) 상면에 접착될 수 있다. 일 실시예에 있어서, 제3 패드들(134) 상면에 솔더 페이스트를 도포하여, 제1 및 제2 외부 전극들(182, 184)을 제3 패드들(134) 상면에 접착시킬 수 있다.
커패시터 본체(180)는 유전층(170) 및 유전층(170) 내에 복수 개로 적층된 내부 전극들(175)을 포함할 수 있다. 유전층(170)은 예를 들어, 직육면체 형상을 가질 수 있으며, 상기 직육면체는 제1 패키지 기판(110) 상면에 실질적으로 수직하며 서로 대향하는 제1 및 제2 면들과 제1 패키지 기판(110) 상면 및 상기 제1 및 제2 면들에 수직하며 서로 대향하는 제3 및 제4 면들을 가질 수 있다. 각 내부 전극들(175)은 예를 들어, 제1 패키지 기판(110) 상면에 평행한 평판 형상을 가질 수 있다. 일 실시예에 있어서, 내부 전극들(175)은 일단이 유전층(170)의 상기 제1 면으로 노출되고 타단이 유전층(170) 내부에 형성된 제1 내부 전극들(175a)과, 일단이 유전층(170)의 상기 제2 면으로 노출되고 타단이 유전층(170) 내부에 형성된 제2 내부 전극들(175b)을 포함할 수 있으며, 이때 제1 및 제2 내부 전극들(175a, 175b)은 제1 패키지 기판(110) 상면에 수직한 방향을 따라 교대로 적층될 수 있다.
제1 및 제2 외부 전극들(182, 184)은 유전층(170)의 양단, 구체적으로 상기 직육면체의 제1 및 제2 면들에 각각 배치될 수 있으며, 이에 따라 제1 외부 전극(182)은 유전층(170)의 상기 제1 면으로 노출된 각 제1 내부 전극들(175a)에 전기적으로 연결될 수 있고, 제2 외부 전극(184)은 유전층(170)의 상기 제2 면으로 노출된 각 제2 내부 전극들(175b)에 전기적으로 연결될 수 있다.
도 7을 참조하면, 제1 반도체 칩(140), 제1 도전성 범프들(150), 제2 도전성 범프들(160) 및 적층형 커패시터(190)를 충분히 커버하도록 제1 몰딩 부재(200)를 제1 패키지 기판(110) 상에 형성하고, 제1 반도체 칩(140)의 상면이 노출될 때까지 제1 몰딩 부재(200)를 평탄화한다. 이때, 제1 몰딩 부재(200)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 사용하여 형성될 수 있다.
도 8을 참조하면, 제1 몰딩 부재(200)를 부분적으로 제거하여 제2 패드들(132) 상면을 노출시키는 제1 개구(210) 및 적층형 커패시터(190) 상부를 노출시키는 제2 개구(215)를 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 개구들(210, 215)은 레이저 드릴 혹은 기계적 드릴을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(215)는 적층형 커패시터(190) 중 적어도 제1 및 제2 외부 전극들(182, 184)의 상면을 노출시키도록 형성될 수 있으며, 나아가 제1 및 제2 외부 전극들(182, 184)의 상부 외측벽도 노출시키도록 형성될 수 있다. 하지만, 제2 개구(215)는 커패시터 본체(180)의 상면을 전면적으로 노출시키지는 않으며, 이에 따라 커패시터 본체(180)의 상면은 적어도 일부가 제1 몰딩 부재(200)에 의해 커버될 수 있다.
도 9를 참조하면, 제1 패키지 기판(110) 저면에 제5 도전성 범프들(500)을 접착시키고, 소잉(sawing) 공정을 통해 제1 패키지 기판(110)을 복수 개로 분리하여 개별화(singulation)시킴으로써 제1 반도체 패키지(100)를 형성한다.
예를 들어 솔더를 포함하는 제5 도전성 범프들(500)을 각각 제1 패드들(120) 상에 배치한 후, 리플로우 공정을 통해 이들을 제1 패드들(120)에 접착시킬 수 있다. 한편, 제5 도전성 범프들(500)을 커버하는 임시 부착제(도시되지 않음)를 제1 패키지 기판(110) 저면에 부착시키고, 상기 임시 부착제 상에 캐리어 기판(도시되지 않음)을 부착시킨 다음, 제1 패키지 기판(110)에 소잉 공정을 수행하여 이를 개별화시킬 수 있다.
도 10을 참조하면, 제2 패키지 기판(310) 상에 제2 반도체 칩(340)을 실장하고, 제2 패키지 기판(310)과 제2 반도체 칩(340)을 본딩 와이어(370)를 통해 전기적으로 연결한 다음, 제2 반도체 칩(340) 및 본딩 와이어(370)를 밀봉시키는 제2 몰딩 부재(380)를 제2 패키지 기판(310) 상에 형성하여 제2 반도체 패키지(300)를 형성한다.
제2 패키지 기판(310)은 예를 들어, 인쇄회로기판(PCB)일 수 있으며, 제4 내지 제6 패드들(322, 324, 330)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 및 제5 패드들(322, 324)은 제2 패키지 기판(310) 하부에 각각 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다. 예시적인 실시예들에 있어서, 제6 패드(330)는 제2 패키지 기판(310) 상부에 복수 개로 형성될 수 있으며, 상면이 제2 패키지 기판(310) 외부로 노출될 수 있다. 제4 내지 제6 패드들(322, 324, 330)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
제2 반도체 칩(340)은 제2 패키지 기판(310)의 중앙부 상면에 접착층(360)을 형성한 다음, 제2 반도체 칩(340)의 저면을 접착층(360)에 접촉시킴으로써 제2 패키지 기판(310) 상에 실장할 수 있다. 제2 반도체 칩(340)은 상부에 복수 개로 형성된 본딩 패드들(350)을 포함할 수 있으며, 각 본딩 패드들(350)의 상면은 제2 반도체 칩(340) 외부로 노출될 수 있다. 본딩 패드(350)는 도전성 물질, 예를 들어 금속을 포함할 수 있다.
도전성 와이어(370)는 제2 반도체 칩(340)의 각 본딩 패드들(350)과 제2 패키지 기판(310)의 각 제6 패드들(330)을 연결하도록 배치될 수 있다.
제2 몰딩 부재(380)는 예를 들어, 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 사용하여 형성할 수 있다.
도 11을 참조하면, 제2 반도체 패키지(300)의 저면에 제3 도전성 범프들(390)을 접착시킨다. 예를 들어 솔더를 포함하는 제3 도전성 범프들(390)을 각각 제2 패키지 기판(310)의 제4 및 제5 패드들(322, 324) 상에 배치한 후, 리플로우 공정을 통해 이들을 제4 및 제5 패드들(322, 324)에 접착시킬 수 있다.
다시 도 1을 참조하면, 제2 반도체 패키지(300)를 제1 반도체 패키지(100) 상부로 배치한 다음, 이들을 서로 결합시켜 상기 스택 패키지를 제조한다.
구체적으로, 제2 패키지 기판(310) 저면에 형성된 제3 도전성 범프들(390)을 제1 패키지 기판(110) 상면에 형성된 제2 도전성 범프들(160) 및 적층형 커패시터(190) 상면에 접촉시킨 후, 리플로우 공정을 통해 이들을 서로 결합시킬 수 있다. 이에 따라, 제3 도전성 범프들(390)의 일부는 제2 도전성 범프들(160)과 서로 결합되어 제4 도전성 범프들(400)을 형성할 수 있으며, 제3 도전성 범프들(390)의 일부는 적층형 커패시터(190)의 노출된 제1 및 제2 외부 전극들(182, 184)의 상부를 커버하면서 이들에 접착될 수 있다.
이후, 제1 패키지 기판(110) 저면에 부착된 상기 캐리어 기판 및 임시 부착제를 제거하고, 제5 도전성 범프들(500)을 메인 보드(도시되지 않음)에 실장할 수 있다.
도 12는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다. 상기 스택 패키지는 패드들을 제외하면 도 1 및 도 2에 도시된 스택 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 상기 스택 패키지는 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(390, 400)을 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제1 몰딩 부재(200)를 포함할 수 있다.
제1 패키지 기판(110)은 제1 내지 제3 패드들(120, 132, 134) 및 제7 패드(136)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2, 제3 및 제7 패드들(132, 134, 136)은 제1 패키지 기판(110) 상부에 제1 반도체 칩(140)에 이격되도록 형성될 수 있으며, 상면이 외부로 노출될 수 있다. 제2, 제3 및 제7 패드들(132, 134, 136)은 일정 간격으로 배열될 수 있으며, 특히 서로 인접하는 위치에 제3 및 제7 패드들(134, 136)이 배치될 수 있다. 즉, 도 12에 도시된 제3 및 제7 패드들(134, 136)은, 도 1 및 도 2에 도시된 서로 인접하여 하나의 쌍을 이루는 제3 패드들(134) 중 하나가 제7 패드(136)로 대체된 것이다. 이때, 제1 내지 제3 패드들(120, 132, 134)은 도전성 물질, 예를 들어 금속을 포함할 수 있으며, 제7 패드(136)는 절연성 물질을 포함할 수 있다.
적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있다. 제1 및 제2 외부 전극들(182, 184) 각각은 제7 및 제3 패드들(136, 134) 상면에 접촉할 수 있다.
제2 반도체 패키지(300)는 제2 패키지 기판(310), 제2 반도체 칩(340) 및 제2 몰딩 부재(380)를 포함할 수 있다.
제2 패키지 기판(310)은 제4 내지 제6 패드들(322, 324, 330) 및 제8 패드(326)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제4, 제5 및 제8 패드들(322, 324, 326)은 제2 패키지 기판(310) 하부에 각각 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다. 이때, 제4, 제5 및 제8 패드들(322, 324, 326)은 각각 제1 패키지 기판(110)의 제2, 제7 및 제3 패드들(132, 136, 134)에 대응되는 위치에 형성될 수 있다. 즉, 도 12에 도시된 제5 및 제8 패드들(324, 326)은, 도 1 및 도 2에 도시된 서로 인접하여 하나의 쌍을 이루는 제5 패드들(324) 중 하나가 제8 패드(326)로 대체된 것이다.
이에 따라 제4 패드들(322)은 제4 도전성 범프들(400)에 접촉할 수 있고, 제5 및 제8 패드들(324, 326)은 제3 도전성 범프들(390)에 접촉할 수 있다. 제4 내지 제6 패드들(322, 324, 330)은 도전성 물질, 예를 들어 금속을 포함할 수 있으며, 제8 패드(326)는 절연성 물질을 포함할 수 있다.
상기 스택 패키지의 제1 반도체 패키지(100) 및 제2 반도체 패키지(300)는 제4 도전성 범프들(400)뿐만 아니라 적층형 커패시터(190) 및 제3 도전성 범프들(390)에 의해서도 서로 전기적으로 연결될 수 있다. 이때, 제2 반도체 패키지(300)로부터 제1 반도체 패키지(100) 및 메인 보드(도시되지 않음)로 전달되는 신호는 I-I'라인을 따라 이동할 수 있으며, 이에 따라 제2 반도체 칩(340)으로부터 제1 반도체 칩(140)으로 전달되는 신호 특성이 개선되어 상기 메인 보드로 전송될 수 있다.
도 13은 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다. 상기 스택 패키지는 패드들을 제외하면 도 1 및 도 2에 도시된 스택 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 상기 스택 패키지는 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(390, 400)을 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제1 몰딩 부재(200)를 포함할 수 있다. 제1 패키지 기판(110)은 제1 내지 제3 패드들(120, 132, 134)을 포함할 수 있다. 적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있다. 제1 및 제2 외부 전극들(182, 184) 각각은 제3 패드들(134) 상면에 접촉할 수 있다.
제2 반도체 패키지(300)는 제2 패키지 기판(310), 제2 반도체 칩(340) 및 제2 몰딩 부재(380)를 포함할 수 있다.
제2 패키지 기판(310)은 제4 및 제6 패드들(322, 330) 및 제8 패드들(326)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 및 제8 패드들(322, 326)은 제2 패키지 기판(310) 하부에 각각 복수 개로 형성될 수 있으며, 저면이 외부로 노출될 수 있다. 이때, 제4 및 제8 패드들(322, 326)은 각각 제1 패키지 기판(110)의 제2 및 제3 패드들(132, 134)에 대응되는 위치에 형성될 수 있다. 즉, 도 1 및 도 2에 도시된 스택 패키지의 제5 패드들(324)이 도 12에 도시된 스택 패키지에서 제8 패드들(326)로 대체된 것이다.
이에 따라 제4 패드들(322)은 제4 도전성 범프들(400)에 접촉할 수 있고, 제8 패드들(326)은 제3 도전성 범프들(390)에 접촉할 수 있다. 제4 및 제6 패드들(322, 330)은 도전성 물질, 예를 들어 금속을 포함할 수 있으며, 제8 패드(326)는 절연성 물질을 포함할 수 있다.
상기 스택 패키지의 제1 반도체 패키지(100) 및 제2 반도체 패키지(300)는 제4 도전성 범프들(400)에 의해 서로 전기적으로 연결될 수 있다. 한편, II-II'라인을 따라 제1 반도체 패키지(100)로부터 메인 보드(도시되지 않음)로 신호가 전달될 수 있으며, 이에 따라 제1 반도체 칩(140)으로부터 상기 메인 보드로 전달되는 신호 특성이 개선될 수 있다.
도 14는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다. 상기 스택 패키지는 제1 패키지 기판을 제외하면 도 1 및 도 2에 도시된 스택 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 상기 스택 패키지는 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(390, 400)을 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제1 몰딩 부재(200)를 포함할 수 있다.
제1 패키지 기판(110)의 상부에는 리세스(115)가 형성될 수 있다. 리세스(115)는 제1 반도체 칩(140)이 실장되는 제1 패키지 기판(110) 부분으로부터 이격될 수 있다.
제1 패키지 기판(110)은 하부에 제1 패드들(120)을 포함할 수 있고, 리세스(115)가 형성되지 않은 상부에 제2 패드들(132)을 포함할 수 있으며, 리세스(115) 상에는 제9 패드들(137)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 패드들(120)의 저면은 제1 패키지 기판(110) 하부로 노출될 수 있고, 제2 패드들(132) 상면은 제1 패키지 기판(110) 상부로 노출될 수 있으며, 제9 패드들(137)은 제1 패키지 기판(110)의 리세스(115) 상부로 노출될 수 있다. 예시적인 실시예들에 있어서, 제9 패드들(137)의 상면은 리세스(115)가 형성되지 않은 제1 패키지 기판(110) 상면보다 낮을 수 있다. 제1, 제2 및 제9 패드들(120, 132, 137)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있다. 커패시터 본체(180)는 유전층(170) 및 유전층(170) 내에 복수 개로 적층된 내부 전극들(175)을 포함할 수 있다. 도 14에 도시된 적층형 커패시터(190)는 도 1에 도시된 적층형 커패시터(190)에 비해 보다 많은 수로 적층된 내부 전극들(175)을 포함하여 높은 전기 용량을 확보할 수 있으며, 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 적층형 커패시터(190)가 제4 도전성 범프들(400)보다 두꺼운 두께를 갖게 되더라도, 제1 패키지 기판(110)에 형성된 리세스(115)에 의해 적층형 커패시터(190) 상면의 높이가 낮아질 수 있으므로, 제1 및 제2 반도체 패키지들(100, 300)이 용이하게 적층될 수 있다.
제1 몰딩 부재(200)는 제1 패키지 기판(110) 상에 형성되어 제1 반도체 칩(140)의 적어도 일부, 적층형 커패시터(190)의 일부 및 제9 패드들(137)을 커버할 수 있다.
한편, 제2 반도체 패키지(300)는 제2 패키지 기판(310), 제2 반도체 칩(340) 및 제2 몰딩 부재(380)를 포함할 수 있다.
도 15는 예시적인 실시예들에 따른 스택 패키지를 설명하기 위한 단면도이다. 상기 스택 패키지는 패드들을 제외하면 도 1 및 도 2에 도시된 스택 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 15를 참조하면, 상기 스택 패키지는 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(390, 400)을 포함한다.
제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제1 몰딩 부재(200)를 포함할 수 있다.
제1 패키지 기판(110) 제1 내지 제3 패드들(120, 132, 134)을 포함할 수 있으며, 제3 패드들(134) 상에는 제10 패드들(139)이 형성될 수 있다. 제1 내지 제3 패드들(120, 132, 134) 및 제10 패드들(139)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
적층형 커패시터(190)는 커패시터 본체(180) 및 제1 및 제2 외부 전극들(182, 184)을 포함할 수 있다. 커패시터 본체(180)는 유전층(170) 및 유전층(170) 내에 복수 개로 적층된 내부 전극들(175)을 포함할 수 있다. 도 15에 도시된 적층형 커패시터(190)는 도 1에 도시된 적층형 커패시터(190)에 비해 보다 적은 수로 적층된 내부 전극들(175)을 포함하여 낮은 전기 용량을 가질 수 있으며, 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 적층형 커패시터(190) 및 제3 도전성 범프들(390)의 두께의 합이 제4 도전성 범프들(400)의 두께보다 작다 하더라도, 제1 패키지 기판(110)에 형성된 제10 패드들(139)에 의해 적층형 커패시터(190) 상면의 높이가 높아질 수 있으므로, 제1 및 제2 반도체 패키지들(100, 300)이 용이하게 적층될 수 있다.
제1 몰딩 부재(200)는 제1 패키지 기판(110) 상에 형성되어 제1 반도체 칩(140)의 적어도 일부, 적층형 커패시터(190)의 일부 및 제10 패드들(139)을 커버할 수 있다.
한편, 제2 반도체 패키지(300)는 제2 패키지 기판(310), 제2 반도체 칩(340) 및 제2 몰딩 부재(380)를 포함할 수 있다.
도 16 및 도 17은 각각 예시적인 실시예들에 따른 스택 패키지들을 설명하기 위한 단면도들이다. 상기 스택 패키지들은 몰딩 부재를 제외하면 도 14 및 도 15에 도시된 스택 패키지들과 각각 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 16 및 도 17을 참조하면, 상기 각 스택 패키지들은 제1 반도체 패키지(100), 제2 반도체 패키지(300) 및 제3 및 제4 도전성 범프들(390, 400)을 포함한다. 제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(140), 적층형 커패시터(190) 및 제3 몰딩 부재(207)를 포함할 수 있다.
제3 몰딩 부재(207)는 제1 패키지 기판(110) 상에 형성되어 제1 반도체 칩(140)의 적어도 일부를 커버할 수 있다. 예시적인 실시예들에 있어서, 제1 몰딩 부재(200)는 제1 반도체 칩(140)의 측벽 및 저면을 커버할 수 있다. 하지만, 제3 몰딩 부재(207)는 적층형 커패시터(190)를 커버하지는 않으며, 또한 제9 패드들(137) 혹은 제10 패드들(139)도 커버하지 않는다.
전술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 제1, 제2 반도체 패키지 115: 리세스
110, 310: 제1, 제2 패키지 기판
120, 132, 134, 322, 324: 제1, 제2, 제3, 제4, 제5 패드
140, 340: 제1, 제2 반도체 칩
150, 160, 390, 400, 500: 제1, 제2, 제3, 제4, 제5 도전성 범프
175: 내부 전극 180: 커패시터 본체
182, 184: 제1, 제2 외부 전극 190: 적층형 커패시터
200, 380, 207: 제1, 제2, 제3 몰딩 부재 210, 215: 제1, 제2 개구
330, 136, 326, 137, 139: 제6, 제7, 제8, 제9, 제10 패드

Claims (10)

  1. 제1 반도체 칩이 실장된 제1 패키지 기판;
    상기 제1 반도체 칩과 이격되어 상기 제1 패키지 기판 상에 형성된 적층형 커패시터; 및
    상기 제1 반도체 칩의 적어도 일부 및 상기 적층형 커패시터의 일부를 커버하도록 상기 제1 패키지 기판 상에 형성된 몰딩 부재를 포함하는 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상부에 배치되어 상기 제1 반도체 패키지에 전기적으로 연결된 제2 반도체 패키지를 포함하는 스택 패키지.
  2. 제1항에 있어서, 상기 제1 패키지 기판은 상부에 형성된 제1 및 제2 패드들을 포함하며,
    상기 제1 패드들 상에는 제1 도전성 범프들이 형성되고, 상기 제2 패드들 상에는 상기 적층형 커패시터가 형성된 것을 특징으로 하는 스택 패키지.
  3. 제2항에 있어서, 상기 적층형 커패시터는,
    커패시터 본체; 및
    상기 커패시터 본체의 양단에 각각 형성된 제1 및 제2 외부 전극들을 포함하고,
    상기 제1 및 제2 외부 전극들은 상기 제2 패드들에 각각 접촉하는 것을 특징으로 하는 스택 패키지.
  4. 제3항에 있어서, 상기 제1 및 제2 외부 전극들의 적어도 상면을 커버하는 제2 도전성 범프들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  5. 제4항에 있어서, 상기 제2 도전성 범프들은 상기 제1 및 제2 외부 전극들의 상부 측벽도 커버하는 것을 특징으로 하는 스택 패키지.
  6. 제4항에 있어서, 상기 제2 반도체 패키지는 제2 반도체 칩이 실장되고 하부에 제3 및 제4 패드들을 갖는 제2 패키지 기판을 포함하며,
    상기 제1 도전성 범프들은 각각 상기 제3 패드들에 접촉하고, 상기 제2 도전성 범프들은 각각 상기 제4 패드들에 접촉하는 것을 특징으로 하는 스택 패키지.
  7. 제2항에 있어서, 상기 적층형 커패시터와 상기 제2 패드들 사이에 각각 형성된 제5 패드들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  8. 상부에 리세스가 형성된 제1 패키지 기판;
    상기 리세스 상에 형성된 제1 패드들;
    상기 제1 패드들 상에 형성된 적층형 커패시터; 및
    상기 제1 패키지 기판 상에 실장된 제1 반도체 칩을 포함하는 제1 반도체 패키지;
    상기 제1 반도체 패키지 상부에 배치되고,
    하부에 제2 패드들을 포함하는 제2 패키지 기판; 및
    상기 제2 패키지 기판 상에 실장된 제2 반도체 칩을 포함하는 제2 반도체 패키지; 및
    각각이 상기 적층형 커패시터 및 상기 제2 패드들에 접촉하는 제2 도전성 범프들을 구비하는 스택 패키지.
  9. 중앙부 상면에 제1 반도체 칩이 실장된 제1 패키지 기판;
    상기 제1 반도체 칩 주변에 배열되어 상기 제1 패키지 기판 상에 형성된 복수개의 도전성 범프들; 및
    상기 도전성 범프들에 인접하여 상기 제1 패키지 기판 상에 형성된 적어도 하나 이상의 적층형 커패시터를 포함하되,
    상기 적층형 커패시터와 이에 인접한 도전성 범프들 사이의 간격은 상기 도전성 범프들 사이의 간격과 동일한 것을 특징으로 하는 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상부에 배치되어 상기 도전성 범프들 및 상기 적층형 커패시터를 통해 상기 제1 반도체 패키지에 전기적으로 연결된 제2 반도체 패키지를 포함하는 스택 패키지.
  10. 제1 반도체 칩이 실장된 제1 패키지 기판 상부에 제1 도전성 범프들 및 적층형 커패시터를 형성하는 단계;
    상기 제1 반도체 칩의 적어도 일부와, 상기 제1 도전성 범프들 및 상기 적층형 커패시터를 커버하도록 상기 제1 패키지 기판 상에 몰딩 부재를 형성하는 단계;
    상기 몰딩 부재 일부를 제거하여 상기 제1 도전성 범프들 및 상기 적층형 커패시터의 적어도 상면을 노출시키는 개구를 형성하는 단계;
    제2 반도체 칩이 실장된 제2 패키지 기판 하부에 제2 및 제3 도전성 범프들을 형성하는 단계; 및
    상기 제1 및 제2 도전성 범프들과, 상기 적층형 커패시터 및 상기 제3 도전성 범프들을 각각 접착시키는 단계를 포함하는 스택 패키지의 제조 방법.
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