KR102154830B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 패키지, 상기 하부 패키지 상에 적층된 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 연결 단자들, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에서 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막을 포함하되, 상기 하부 패키지 기판은 상기 하부 반도체 칩이 실장되는 칩 영역, 상기 칩 영역의 일부를 둘러싸는 연결 영역, 및 상기 칩 영역과 상기 연결 영역에 의해 정의되는 몰드 주입 영역을 포함하며, 상기 연결 단자들은 상기 연결 영역의 상기 하부 패키지 기판 상에 배치되되 상기 몰드 주입 영역의 상기 하부 패키지 기판 상에는 배치되지 않는다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and methods for manufacturing the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 패키지 온 패키지 타입의 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.
그런데, 복수개의 반도체 칩들을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.
패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족시키기 위해 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성 및 수율이 향상된 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지는 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 패키지, 상기 하부 패키지 상에 적층된 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 패키지, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 연결 단자들, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에서 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막을 포함하되, 상기 하부 패키지 기판은 상기 하부 반도체 칩이 실장되는 칩 영역, 상기 칩 영역의 일부를 둘러싸는 연결 영역, 및 상기 칩 영역과 상기 연결 영역에 의해 정의되는 몰드 주입 영역을 포함하며, 상기 연결 단자들은 상기 연결 영역의 상기 하부 패키지 기판 상에 배치되되 상기 몰드 주입 영역의 상기 하부 패키지 기판 상에는 배치되지 않는다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 하부 패키지 기판, 하부 칩 범프들을 통해 상기 하부 패키지 기판 상에 실장되는 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 배치되는 하부 솔더 볼들을 포함하는 하부 패키지를 제조하는 것, 상기 하부 패키지 기판 상에 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막을 형성하는 것, 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장되는 상부 반도체 칩, 및 상기 상부 패키지 기판 하부에 배치되는 상부 솔더 볼들을 포함하는 상부 패키지를 제조하는 것 및 상기 하부 솔더 볼들과 상기 상부 솔더 볼들을 융착시켜 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 연결 단자들을 형성하는 것을 포함하되, 상기 하부 패키지 기판은 상기 하부 반도체 칩이 실장되는 칩 영역, 상기 칩 영역의 일부를 둘러싸는 연결 영역, 및 상기 칩 영역과 상기 연결 영역에 의해 정의되는 몰드 주입 영역을 포함하며, 상기 하부 솔더 볼들은 상기 연결 영역의 상기 하부 패키지 기판 상에 배치되되 상기 몰드 주입 영역의 상기 하부 패키지 기판 상에는 배치되지 않는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지에 따르면, 칩 영역 내의 보이드(void) 발생률이 감소하여 신뢰성이 향상될 수 있다.
본 발명의 반도체 패키지의 제조 방법에 따르면, 칩 영역 내의 보이드(void) 발생률과 논-Ÿ‡(non-wet) 불량의 발생률을 감소시켜 신뢰성 및 수율이 향상될 수 있다.
도 1, 도 6, 도 8 내지 도 11은 각각 본 발명의 제 1 내지 제 6 실시예에 따른 반도체 패키지의 평면도들이다.
도 2 내지 도 5는 각각 도 1의 I-I'선, II-II'선, III-III'선, 및 IV-IV'선에 따른 단면도들이다.
도 7은 도 6의 V-V'선에 따른 단면도이다.
도 12는 도 11의 VI-VI'선에 따른 단면도이다.
도 13a 내지 도 17a는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 것들로서, 도 1의 I-I'선에 따른 단면도들이다.
도 13b 내지 도 17b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 것들로서, 도 1의 IV-IV'선에 따른 단면도들이다.
도 18은 본 발명의 제 4 실시예에 따른 반도체 패키지의 제조 과정 중 몰드 용액 도포 시 몰드 용액의 흐름을 나타내는 평면도이다.
도 19는 본 발명의 제 5 실시예에 따른 반도체 패키지의 제조 과정 중 몰드 용액 도포 시 몰드 용액의 흐름을 나타내는 평면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도이다. 도 2 내지 도 5는 각각 도 1의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 따른 단면도들이다. 이하, 도 1 내지 도 5를 참조하여 본 발명의 제 1 실시예에 따른 반도체 패키지에 대해 설명한다.
도 1 내지 도 5를 참조하면, 반도체 패키지(10)는 하부 패키지(100), 상부 패키지(200), 연결 단자들(300), 및 하부 몰딩막(400)을 포함할 수 있다.
하부 패키지(100)는 하부 패키지 기판(110) 및 하부 패키지 기판(110) 상에 실장된 하부 반도체 칩(120)을 포함할 수 있다.
하부 패키지 기판(110)은 중앙의 칩 영역(CR), 칩 영역(CR)의 일부를 둘러싸는 연결 영역(IR), 및 칩 영역(CR)과 연결 영역(IR)에 의해 정의되는 몰드 주입 영역(MR)을 포함할 수 있다. 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)은 상기 일 방향(예를 들어, x축 방향)에서 하부 반도체 칩(120)의 폭(d2)보다 작을 수 있다. 또한, 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)은 상기 일 방향(예를 들어, x축 방향)에서 하부 패키지 기판(110)의 폭(d5)의 1/5보다 클 수 있다. 하부 패키지 기판(110)은 하부 칩 패드들(112), 하부 연결 패드들(114), 및 외부 연결 패드들(116)을 포함할 수 있다. 하부 칩 패드들(112)은 칩 영역(CR)의 하부 패키지 기판(110)의 상면에 배치될 수 있고, 하부 칩 패드들(112) 상에 하부 칩 범프들(113)이 제공될 수 있다. 하부 연결 패드들(114)은 연결 영역(IR)의 하부 패키지 기판(110)의 상면에 배치되되, 몰드 주입 영역(MR)의 하부 패키지 기판(110)의 상면에는 배치되지 않을 수 있다. 이에 따라, 하부 연결 패드들(114)은 몰드 주입 영역(MR)에 의해 불연속적으로 배열될 수 있다. 또한, 일 방향(예를 들어, x축 방향)에서 하부 연결 패드들(114) 간의 간격(d3)은 상기 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)보다 작을 수 있고, 더욱 상세하게는 일 방향(예를 들어, x축 방향)에서 하부 연결 패드들(114) 간의 간격(d3)은 상기 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)의 절반보다 작을 수 있다. 외부 연결 패드들(116)은 하부 패키지 기판(110)의 하면에 배치될 수 있고, 외부 연결 패드들(116) 하에 외부 연결 범프들(117)이 제공될 수 있다. 예를 들어, 하부 패키지 기판(110)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
하부 반도체 칩(120)은 칩 영역(CR)의 하부 패키지 기판(110) 상에 실장될 수 있으며, 하부 칩 범프들(113)을 통해 하부 칩 패드들(112)과 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 칩(120)은 SOC(System on a Chip)일 수 있다. 하부 반도체 칩(120)은 서로 대향하는 제 1 에지(E1) 및 제 2 에지(E2)와 제 1 에지(E1) 및 제 2 에지(E2)에 수직하며 서로 대향하는 제 3 에지(E3) 및 제 4 에지(E4)를 가질 수 있다. 그리고, 몰드 주입 영역(MR)은 하부 반도체 칩(120)의 제 1 내지 제 4 에지들(E1, E2, E3 및 E4) 중 어느 하나에 인접하게 배치될 수 있다.
상부 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220), 및 상부 몰딩막(230)을 포함할 수 있다.
상부 패키지 기판(210)은 하부 패키지(100) 상에 적층될 수 있으며, 상부 칩 패드들(212) 및 상부 연결 패드들(214)을 포함할 수 있다. 상부 칩 패드들(212)은 상부 패키지 기판(210)의 상면에 배치될 수 있다. 상부 연결 패드들(214)은 하부 연결 패드들(114)과 대응되도록 상부 패키지 기판(210)의 하면에 배치될 수 있다. 예를 들어, 상부 패키지 기판(210)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
상부 반도체 칩(220)은 상부 패키지 기판(210) 상에 실장될 수 있으며, 본딩 와이어들(224)을 통해 상부 칩 패드들(212)과 전기적으로 연결될 수 있다. 상부 반도체 칩(220)과 상부 패키지 기판(210) 사이에 절연성 접착막(222)이 개재될 수 있다. 상부 반도체 칩(220)은 복수개의 반도체 칩들을 포함할 수 있으며, 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다.
상부 몰딩막(230)은 상부 패키지 기판(210)의 상면, 상부 반도체 칩(220), 및 본딩 와이어들(224)를 덮도록 형성될 수 있다. 예를 들어, 상부 몰딩막(230)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
연결 단자들(300)은 하부 연결 패드들(114)과 상부 연결 패드들(214) 사이에 배치되어 하부 연결 패드들(114)과 상부 연결 패드들(214)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 하부 연결 패드들(114) 상에 배치되므로, 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 몰드 주입 영역(MR)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 몰드 주입 영역(MR)에 의해 불연속적으로 배열될 수 있다. 또한, 일 방향(예를 들어, x축 방향)에서 연결 단자들(300) 간의 간격(d4)은 상기 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)보다 작을 수 있고, 더욱 바람직하게는 일 방향(예를 들어, x축 방향)에서 연결 단자들(300) 간의 간격(d4)이 상기 일 방향(예를 들어, x축 방향)에서 몰드 주입 영역(MR)의 폭(d1)의 절반보다 작을 수 있다. 일 방향(예를 들어, x축 방향)에서 하부 연결 패드들(114) 간의 간격(d3)은 상기 일 방향(예를 들어, x축 방향)에서 연결 단자들(300) 간의 간격(d4)과 같을 수 있다.
하부 몰딩막(400)은 하부 패키지 기판(110)과 상부 패키지 기판(210) 사이에서 하부 반도체 칩(120)을 몰딩할 수 있다. 즉, 하부 몰딩막(400)은 하부 반도체 칩(120) 측면의 적어도 일부를 덮을 수 있고, 하부 칩 범프들(113) 사이를 채울 수 있다. 하부 몰딩막(400)의 상면의 레벨은 하부 반도체 칩(120)의 상면의 레벨과 같거나, 하부 반도체 칩(120)의 상면의 레벨보다 낮을 수 있다. 이에 따라, 하부 반도체 칩(120)의 상면이 노출될 수 있다. 하부 몰딩막(400)은 또한 연결 단자들(300) 사이를 채울 수 있다. 예를 들어, 하부 몰딩막(400)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도이다. 도 7은 도 6의 V-V'선에 따른 단면도이다. 이하, 도 6 및 도 7을 참조하여 본 발명의 제 2 실시예에 따른 반도체 패키지에 대해 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하며, 몰드 주입 영역들(MR1 및 MR2) 및 연결 단자들(300)에 대해 설명한다.
도 6 및 도 7을 참조하면, 하부 패키지 기판(110)은 서로 이격된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)을 포함할 수 있다. 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)은 칩 영역(CR)을 사이에 두고 서로 대향할 수 있다. 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있다.
연결 단자들(300)은 하부 연결 패드들(도 2 내지 도 5의 114 참조)과 상부 연결 패드들(도 2 내지 도 5의 214 참조)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)에 의해 불연속적으로 배열될 수 있다. 즉, 연결 단자들(300)은 제 1 몰드 주입 영역(MR1)에 의해 제 3 에지(E3)의 중앙 부근에서 불연속적으로 배열될 수 있고, 제 2 몰드 주입 영역(MR2)에 의해 제 4 에지(E4)의 중앙 부근에서 불연속적으로 배열될 수 있다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 패키지의 평면도이다. 이하, 도 8을 참조하여 본 발명의 제 3 실시예에 따른 반도체 패키지에 대해 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하며, 몰드 주입 영역들(MR1 및 MR2) 및 연결 단자들(300)에 대해 설명한다.
도 8을 참조하면, 하부 패키지 기판(110)은 서로 이격된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)을 포함할 수 있다. 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있다.
연결 단자들(300)은 하부 연결 패드들(도 2 내지 도 5의 114 참조)과 상부 연결 패드들(도 2 내지 도 5의 214 참조)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)에 의해 불연속적으로 배열될 수 있다. 즉, 연결 단자들(300)은 제 1 몰드 주입 영역(MR1)에 의해 제 1 에지(E1)의 중앙 부근에서 불연속적으로 배열될 수 있고, 제 2 몰드 주입 영역(MR2)에 의해 제 3 에지(E3)의 중앙 부근에서 불연속적으로 배열될 수 있다.
도 9는 본 발명의 제 4 실시예에 따른 반도체 패키지의 평면도이다. 이하, 도 9를 참조하여 본 발명의 제 4 실시예에 따른 반도체 패키지에 대해 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하며, 몰드 주입 영역들(MR1, MR2, 및 MR3) 및 연결 단자들(300)에 대해 설명한다.
도 9를 참조하면, 하부 패키지 기판(110)은 서로 이격된 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 및 제 3 몰드 주입 영역(MR3)을 포함할 수 있다. 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있으며, 제 3 몰드 주입 영역(MR3)은 하부 반도체 칩(120)의 제 4 에지(E4)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있으며, 제 3 몰드 주입 영역(MR3)은 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있다.
연결 단자들(300)은 하부 연결 패드들(도 2 내지 도 5의 114 참조)과 상부 연결 패드들(도 2 내지 도 5의 214 참조)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 제 1, 제 2, 및 제 3 몰드 주입 영역(MR1, MR2, 및 MR3)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 제 1, 제 2, 및 제 3 몰드 주입 영역(MR1, MR2, 및 MR3)에 의해 불연속적으로 배열될 수 있다. 즉, 연결 단자들(300)은 제 1 몰드 주입 영역(MR1)에 의해 제 1 에지(E1)의 중앙 부근에서 불연속적으로 배열될 수 있고, 제 2 몰드 주입 영역(MR2)에 의해 제 3 에지(E3)의 중앙 부근에서 불연속적으로 배열될 수 있으며, 제 3 몰드 주입 영역(MR3)에 의해 제 4 에지(E4)의 중앙 부근에서 불연속적으로 배열될 수 있다.
도 10은 본 발명의 제 5 실시예에 따른 반도체 패키지의 평면도이다. 이하, 도 10을 참조하여 본 발명의 제 5 실시예에 따른 반도체 패키지에 대해 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하며, 몰드 주입 영역들(MR1, MR2, MR3, 및 MR4) 및 연결 단자들(300)에 대해 설명한다.
도 10을 참조하면, 하부 패키지 기판(110)은 서로 이격된 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 제 3 몰드 주입 영역(MR3) 및 제 4 몰드 주입 영역(MR4)을 포함할 수 있다. 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있고, 제 3 몰드 주입 영역(MR3)은 하부 반도체 칩(120)의 제 4 에지(E4)에 인접하게 배치될 수 있으며, 제 4 몰드 주입 영역(MR4)은 하부 반도체 칩(120)의 제 2 에지(E2)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있고, 제 3 몰드 주입 영역(MR3)은 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있으며, 제 4 몰드 주입 영역(MR4)은 제 2 에지(E2)의 중앙에 인접하게 배치될 수 있다.
연결 단자들(300)은 하부 연결 패드들(도 2 내지 도 5의 114 참조)과 상부 연결 패드들(도 2 내지 도 5의 214 참조)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 제 1, 제 2, 제 3, 및 제 4 몰드 주입 영역들(MR1, MR2, MR3, 및 MR4)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 제 1, 제 2, 제 3, 및 제 4 몰드 주입 영역들(MR1, MR2, MR3, 및 MR4)에 의해 불연속적으로 배열될 수 있다. 즉, 연결 단자들(300)은 제 1 몰드 주입 영역(MR1)에 의해 제 1 에지(E1)의 중앙 부근에서 불연속적으로 배열될 수 있고, 제 2 몰드 주입 영역(MR2)에 의해 제 3 에지(E3)의 중앙 부근에서 불연속적으로 배열될 수 있고, 제 3 몰드 주입 영역(MR3)에 의해 제 4 에지(E4)의 중앙 부근에서 불연속적으로 배열될 수 있으며 제 4 몰드 주입 영역(MR4)에 의해 제 2 에지(E2)의 중앙 부근에서 불연속적으로 배열될 수 있다.
도 11은 본 발명의 제 6 실시예에 따른 반도체 패키지의 평면도이다. 도 도 12는 도 11의 VI-VI'선에 따른 단면도이다. 이하, 도 11 및 도 12를 참조하여 본 발명의 제 6 실시예에 따른 반도체 패키지를 설명한다. 설명의 간결함을 위하여 상술한 제 1 실시예와 실질적으로 동일한 구성요소에 대한 설명은 생략하며, 몰드 주입 영역들(MR1 및 MR2) 및 연결 단자들(300)에 대해 설명한다.
도 11 및 도 12을 참조하면, 하부 패키지 기판(110)은 서로 이격된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)을 포함할 수 있다. 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)은 제 1 내지 제 4 에지들(E1, E2, E3 및 E4) 중 어느 하나에 인접하게 배치될 수 있다. 일 예로, 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)은 제 1 에지(E1)에 인접하게 배치될 수 있다.
연결 단자들(300)은 하부 연결 패드들(114)과 상부 연결 패드들(214)을 전기적으로 연결할 수 있다. 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 제 1 및 제 2 몰드 주입 영역들(MR1 및 MR2)에 의해 불연속적으로 배열될 수 있다. 일 예로, 연결 단자들(300)은 제 1 에지에 인접한 부근에서 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)에 의해 불연속적으로 배열될 수 있다.
도 13a 내지 도 17a는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 것들로서, 도 1의 I-I'선에 따른 단면도들이다. 도 13b 내지 도 17b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 것들로서, 도 1의 IV-IV'선에 따른 단면도들이다. 이하 도 1, 도 13a 내지 도 17a, 및 도 13b 내지 17b를 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다. 구성 요소들의 배치 및 물질에 대하여 상술한 바와 중복되는 내용은 생략될 수 있다.
도 1, 도 13a, 및 도 13b를 참조하면, 하부 패키지 기판(110) 및 하부 패키지 기판(110) 상에 실장된 하부 반도체 칩(120)을 포함하는 하부 패키지(100)가 제공될 수 있다.
하부 패키지 기판(110)은 중앙의 칩 영역(CR), 칩 영역(CR)의 일부를 둘러싸는 연결 영역(IR), 및 칩 영역(CR)과 연결 영역(IR)에 의해 정의되는 몰드 주입 영역(MR)을 포함할 수 있다. 몰드 주입 영역(MR)은 도 6 및 도 8 내지 도 11과 관련하여 설명된 서로 이격된 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 제 3 몰드 주입 영역(MR3) 및/또는 제 4 몰드 주입 영역(MR4)를 포함할 수 있다. 하부 패키지 기판(110)은 하부 칩 패드들(112), 하부 연결 패드들(114) 및 외부 연결 패드들(116)을 포함할 수 있다. 하부 칩 패드들(112)은 칩 영역(CR)의 하부 패키지 기판(110)의 상면에 배치될 수 있고, 하부 칩 패드들(112) 상에 하부 칩 범프들(113)이 제공될 수 있다. 하부 연결 패드들(114)은 연결 영역(IR)의 하부 패키지 기판(110)의 상면에 배치되되, 몰드 주입 영역(MR)의 하부 패키지 기판(110)의 상면에는 배치되지 않을 수 있다. 이에 따라, 하부 연결 패드들(114)은 몰드 주입 영역(MR)에 의해 불연속적으로 배열될 수 있다. 하부 연결 패드들(114) 상에 하부 솔더 볼들(115)이 제공될 수 있다. 하부 솔더 볼들(115)은 하부 연결 패드들(114) 상에 배치되므로, 하부 솔더 볼들(115)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 배치되되, 몰드 주입 영역(MR)의 하부 패키지 기판(110) 상에는 배치되지 않을 수 있다. 이에 따라, 하부 솔더 볼들(115)은 몰드 주입 영역(MR)에 의해 불연속적으로 배열될 수 있다. 외부 연결 패드들(116)은 하부 패키지 기판(110)의 하면에 배치될 수 있고, 외부 연결 패드들(116) 하에 외부 연결 범프들(117)이 제공될 수 있다. 예를 들어, 하부 패키지 기판(110)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
하부 반도체 칩(120)은 칩 영역(CR)의 하부 패키지 기판(110) 상에 실장될 수 있으며, 하부 칩 범프들(113)을 통해 하부 칩 패드들(112)과 전기적으로 연결될 수 있다. 예를 들어, 하부 반도체 칩(120)은 SOC(System on a Chip)일 수 있다. 하부 반도체 칩(120)은 서로 대향하는 제 1 에지(E1) 및 제 2 에지(E2)와 제 1 에지(E1) 및 제 2 에지(E2)에 수직하며 서로 대향하는 제 3 에지(E3) 및 제 4 에지(E4)를 가질 수 있다.
몰드 주입 영역(MR)은 하부 반도체 칩(120)의 제 1 내지 제 4 에지들(E1, E2, E3 및 E4) 중 적어도 하나에 인접하게 배치될 수 있다.
일 예로, 몰드 주입 영역(MR)이 도 6과 관련하여 설명된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)를 포함하는 경우, 제 1 및 제 2 몰드 주입 영역(MR1 및 MR2)은 칩 영역(CR)을 사이에 두고 서로 대향할 수 있다. 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있다.
다른 예로, 몰드 주입 영역(MR)이 도 8과 관련하여 설명된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)를 포함하는 경우, 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있으며, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있다.
또 다른 예로, 몰드 주입 영역(MR)이 도 9와 관련하여 설명된 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2) 및 제 3 몰드 주입 영역(Mr3)을 포함하는 경우, 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있으며, 제 3 몰드 주입 영역(MR3)은 하부 반도체 칩(120)의 제 4 에지(E4)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있으며, 제 3 몰드 주입 영역(MR3)은 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있다.
또 다른 예로, 몰드 주입 영역(MR)이 도 10과 관련하여 설명된 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 제 3 몰드 주입 영역(MR3) 및 제 4 몰드 주입 영역(MR4)을 포함하는 경우, 제 1 몰드 주입 영역(MR1)은 하부 반도체 칩(120)의 제 1 에지(E1)에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 하부 반도체 칩(120)의 제 3 에지(E3)에 인접하게 배치될 수 있고, 제 3 몰드 주입 영역(MR3)은 하부 반도체 칩(120)의 제 4 에지(E4)에 인접하게 배치될 수 있으며, 제 4 몰드 주입 영역(MR4)은 하부 반도체 칩(120)의 제 2 에지(E2)에 인접하게 배치될 수 있다. 나아가, 제 1 몰드 주입 영역(MR1)은 제 1 에지(E1)의 중앙에 인접하게 배치될 수 있고, 제 2 몰드 주입 영역(MR2)은 제 3 에지(E3)의 중앙에 인접하게 배치될 수 있고, 제 3 몰드 주입 영역(MR3)은 제 4 에지(E4)의 중앙에 인접하게 배치될 수 있으며, 제 4 몰드 주입 영역(MR4)은 제 2 에지(E2)의 중앙에 인접하게 배치될 수 있다.
또 다른 예로, 몰드 주입 영역(MR)이 도 11과 관련하여 설명된 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)을 포함하는 경우, 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)은 제 1 내지 제 4 에지들(E1, E2, E3 및 E4) 중 어느 하나에 인접하게 배치될 수 있다. 예를 들어, 제 1 몰드 주입 영역(MR1) 및 제 2 몰드 주입 영역(MR2)은 제 1 에지(E1)에 인접하게 배치될 수 있다.
도 1, 도 14a, 도 14b, 도 15a, 및 도 15b를 참조하면, 하부 패키지 기판(110) 상에 하부 반도체 칩(120)을 몰딩하는 하부 몰딩막(400)이 형성될 수 있다. 하부 몰딩막(400)을 형성하는 것은 하부 패키지 기판(110) 상에 하부 칩 범프들(113) 및 하부 솔더 볼들(115)을 덮도록 몰드 용액(410)을 도포하는 것 및 도포된 몰드 용액(410)을 레이저 드릴링(laser drilling)하여 하부 솔더 볼들(115)을 노출시키는 것을 포함할 수 있다.
보다 상세하게, 도 1, 도 14a, 및 도 14b를 참조하면, 하부 패키지 기판(110) 상에 몰드 용액(410)이 도포될 수 있다. 몰드 용액(410)은 하부 패키지 기판(110) 상의 어느 일 방향으로 몰드 용액(410)을 흐르게 함으로써 도포될 수 있다. 일 예로, 몰드 용액(410)은 제 1 에지(E1)에서 제 2 에지(E2)를 향하는 방향으로(y축의 음의 방향으로) 몰드 용액(410)을 흐르게 함으로써 도포될 수 있다. 몰드 용액(410)은 몰드 주입 영역(MR)을 통해 칩 영역(CR)으로 주입되어 칩 영역(CR)의 하부 패키지 기판(110)과 하부 반도체 칩(120) 사이에서 하부 칩 범프들(113) 사이를 채울 수 있다. 도포된 몰드 용액(410)은 하부 칩 범프들(113) 및 하부 솔더 볼들(115)을 덮을 수 있다. 도포된 몰드 용액(410)의 상면의 레벨은 하부 반도체 칩(120)의 상면의 레벨과 같거나, 하부 반도체 칩(120)의 상면의 레벨보다 낮을 수 있다. 이에 따라, 하부 반도체 칩(120)의 상면이 노출될 수 있다.
도 18은 본 발명의 제 4 실시예에 따른 반도체 패키지의 제조 과정 중 몰드 용액(410)의 도포 시 몰드 용액(410)의 흐름을 나타내는 평면도이다. 도 18을 참조하면, 몰드 용액(410)은 제 1 에지(E1)에서 제 2 에지(E2)를 향하는 방향으로 흐르며 하부 패키지 기판(110) 상에 도포될 수 있다. 몰드 용액(410)은 하부 칩 범프들(113) 및 하부 솔더 볼들(115)을 덮는다. 몰드 용액(410) 중 일부는 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 및 제 3 몰드 주입 영역(MR3)을 통해 칩 영역(CR)으로 주입되어 칩 영역(CR)의 하부 패키지 기판(110)과 하부 반도체 칩(120) 사이에서 하부 칩 범프들(113) 사이를 채울 수 있다. 이 경우, 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 및 제 3 몰드 주입 영역(MR3)을 통해 칩 영역(CR)으로 주입되는 몰드의 흐름과 하부 솔더 볼들(115)이 배치되지 않은 하부 패키지 기판(110)의 외부를 흐르는 몰드 용액(410)의 흐름의 속도가 비슷하여, 칩 영역(CR) 내에 보이드의 발생률이 감소한다. 칩 영역(CR)으로 주입된 몰드 용액(410)의 일부는 제 2 에지(E2)에 인접한 하부 솔더 볼들(115) 사이로 배출될 수 있다.
도 19는 본 발명의 제 5 실시예에 따른 반도체 패키지의 제조 과정 중 몰드 용액(410) 도포 시 몰드 용액(410)의 흐름을 나타내는 평면도이다. 도 19를 참조하면, 몰드 용액(410)은 제 1 에지(E1)에서 제 2 에지(E2)를 향하는 방향으로 흐르며 하부 패키지 기판(110) 상에 도포될 수 있다. 몰드 용액(410) 중 일부는 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 및 제 3 몰드 주입 영역(MR3)을 통해 칩 영역(CR)으로 주입되어 칩 영역(CR)의 하부 패키지 기판(110)과 하부 반도체 칩(120) 사이에서 하부 칩 범프들(113) 사이를 채울 수 있다. 이 경우, 제 1 몰드 주입 영역(MR1), 제 2 몰드 주입 영역(MR2), 및 제 3 몰드 주입 영역(MR3)을 통해 칩 영역(CR)으로 주입되는 몰드의 흐름과 하부 솔더 볼들(115)이 배치되지 않은 하부 패키지 기판(110)의 외부를 흐르는 몰드 용액(410)의 흐름의 속도가 비슷하여, 칩 영역(CR) 내에 보이드의 발생률이 감소한다. 칩 영역(CR)으로 주입된 몰드 용액(410)의 일부는 제 4 몰드 주입 영역(MR4) 및 제 2 에지(E2)에 인접한 하부 솔더 볼들(115) 사이로 배출될 수 있다.
다음, 도 1, 도 15a, 및 도 15b를 참조하면, 도포된 몰드 용액(410)을 레이저 드릴링(laser drilling)하여 하부 솔더 볼(115)들을 노출시킬 수 있다.
도 1, 도 16a, 및 도 16b를 참조하면, 상부 패키지 기판(210), 상부 패키지 기판(210) 상에 실장된 상부 반도체 칩(220), 및 상부 패키지 기판(210)의 상면 및 상부 반도체 칩(220)을 덮는 상부 몰딩막(230)을 포함하는 상부 패키지(200)가 제공될 수 있다.
상부 패키지 기판(210)은 하부 패키지(100) 상에 적층될 수 있으며, 상부 칩 패드들(212) 및 상부 연결 패드들(214)을 포함할 수 있다. 상부 칩 패드들(212)은 상부 패키지 기판(210)의 상면에 배치될 수 있다. 상부 연결 패드들(214)은 하부 연결 패드들(114)과 대응되도록 상부 패키지 기판(210)의 하면에 배치될 수 있다. 상부 연결 패드들(214) 하에 상부 솔더 볼들(215)이 제공될 수 있다. 예를 들어, 상부 패키지 기판(210)은 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판(flexible printed circuit board)일 수 있다.
상부 반도체 칩(220)은 상부 패키지 기판(210) 상에 실장될 수 있으며, 본딩 와이어들(224)을 통해 상부 칩 패드들(212)과 전기적으로 연결될 수 있다. 상부 반도체 칩(220)과 상부 패키지 기판(210) 사이에 절연성 접착막(222)이 개재될 수 있다. 상부 반도체 칩(220)은 복수개의 반도체 칩들을 포함할 수 있으며, 예를 들어, DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자일 수 있다.
상부 몰딩막(230)은 상부 패키지 기판(210)의 상면, 상부 반도체 칩(220), 및 본딩 와이어들(224)를 덮도록 형성될 수 있다.
상부 패키지(200)를 제조한 후, 노출된 하부 솔더 볼들(115)과 상부 솔더 볼들(215)이 서로 대응되어 접하도록 상부 패키지(200)를 위치시킬 수 있다.
도 1, 도 17a 및 도 17b를 참조하면, 하부 솔더 볼들(115) 및 상부 솔더 볼들(215)를 융착시켜 연결 단자들(300)을 형성할 수 있다. 하부 패키지 기판(110)과 상부 패키지 기판(210)은 연결 단자들(300)을 통해 전기적으로 연결될 수 있다. 연결 단자들(300)은 하부 연결 패드들(114) 상에 형성되므로, 연결 단자들(300)은 연결 영역(IR)의 하부 패키지 기판(110) 상에 형성되되, 몰드 주입 영역(MR)의 하부 패키지 기판(110) 상에는 형성되지 않을 수 있다. 이에 따라, 연결 단자들(300)은 몰드 주입 영역(MR)에 의해 불연속적으로 배열될 수 있다.
일반적으로 솔더 볼들(115 및 215)의 융착을 위한 가열 시 패키지 기판들(110 및 210)의 휨 현상이 발생하여 일부 솔더 볼들(115 및 215)이 융착되지 않는 논-Ÿ‡(non-wet) 불량이 발생할 수 있다. 기판들(110 및 210)이 바깥쪽으로(상부 패키지 기판은 위로 볼록하게 하부 패키지 기판은 아래로 볼록하게) 휘는 경우 에지들(E1, E2, E3, 및/또는 E4)의 중앙에 인접한 솔더 볼들에서 논-Ÿ‡ 불량이 발생할 수 있는데, 본 발명의 실시예들, 특히 제 5 실시예에 따른 반도체 패키지의 제조 방법에 따르면, 에지들(E1, E2, E3, 및/또는 E4)의 중앙에 인접한 몰드 주입 영역들(MR1, MR2, MR3, 및/또는 MR4)에서 솔더 볼들의 융착이 일어날 필요가 없어 논-Ÿ‡ 불량이 감소할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 모바일(mobile phone) 폰(1000)을 도시한다. 다른 예로, 발명의 실시예들에 따른 반도체 패키지는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지가 적용되는 전자 장치를 개략적으로 보여주는 블록도이다.
도 21을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 장치(2000)은 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 및 본 발명의 실시예들에 따른 반도체 패키지(2400)을 포함한다.
본 발명에 따른 전자 장치가 모바일 장치인 경우, 전자 장치의 동작 전압을 공급하기 위한 배터리(2500)가 추가적으로 제공될 수 있다. 나아가, 도면에는 도시되지 않았지만, 본 발명에 따른 전자 장치에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 패키지;
    상기 하부 패키지 상에 적층된 상부 패키지 기판 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 패키지;
    상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 연결 단자들; 및
    상기 하부 패키지 기판과 상기 상부 패키지 기판 사이에서 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막을 포함하되,
    상기 하부 패키지 기판은 상기 하부 반도체 칩이 실장되는 칩 영역, 상기 칩 영역의 일부를 둘러싸는 연결 영역, 및 상기 칩 영역과 상기 연결 영역에 의해 정의되는 몰드 주입 영역을 포함하며,
    상기 연결 단자들은 상기 연결 영역의 상기 하부 패키지 기판 상에 배치되되 상기 몰드 주입 영역의 상기 하부 패키지 기판 상에는 배치되지 않고,
    상기 연결 단자들은 상기 몰드 주입 영역에 의해 불연속적으로 배열되는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하부 반도체 칩은 서로 대향하는 제 1 및 제 2 에지들과 상기 제 1 및 제 2 에지들에 수직하며 서로 대향하는 제 3 및 제 4 에지들을 갖되,
    상기 몰드 주입 영역은 상기 하부 반도체 칩의 상기 제 1 내지 제 4 에지들 중 적어도 하나에 인접하게 배치되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 몰드 주입 영역은 서로 이격된 제 1 및 제 2 몰드 주입 영역들을 포함하되, 상기 제 1 및 제 2 몰드 주입 영역들은 상기 칩 영역을 사이에 두고 서로 대향하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 몰드 주입 영역은 서로 이격된 제 1 및 제 2 몰드 주입 영역들을 포함하되, 상기 제 1 몰드 주입 영역은 상기 제 1 에지에 인접하게 배치되고, 상기 제 2 몰드 주입 영역은 상기 제 3 에지에 인접하게 배치되는 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 몰드 주입 영역은 서로 이격된 제 1 및 제 2 몰드 주입 영역들을 포함하되, 상기 제 1 및 제 2 몰드 주입 영역들은 상기 제 1 내지 제 4 에지들 중 어느 하나에 인접하게 배치되는 반도체 패키지.
  7. 하부 패키지 기판, 하부 칩 범프들을 통해 상기 하부 패키지 기판 상에 실장되는 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 배치되는 하부 솔더 볼들을 포함하는 하부 패키지를 제조하는 것;
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩을 몰딩하는 하부 몰딩막을 형성하는 것;
    상부 패키지 기판, 상기 상부 패키지 기판 상에 실장되는 상부 반도체 칩, 및 상기 상부 패키지 기판 하부에 배치되는 상부 솔더 볼들을 포함하는 상부 패키지를 제조하는 것; 및
    상기 하부 솔더 볼들과 상기 상부 솔더 볼들을 융착시켜 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 연결 단자들을 형성하는 것을 포함하되,
    상기 하부 패키지 기판은 상기 하부 반도체 칩이 실장되는 칩 영역, 상기 칩 영역의 일부를 둘러싸는 연결 영역, 및 상기 칩 영역과 상기 연결 영역에 의해 정의되는 몰드 주입 영역을 포함하며,
    상기 하부 솔더 볼들은 상기 연결 영역의 상기 하부 패키지 기판 상에 배치되되 상기 몰드 주입 영역의 상기 하부 패키지 기판 상에는 배치되지 않고,
    상기 하부 솔더 볼들은 상기 몰드 주입 영역에 의해 불연속적으로 배열되는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부 몰딩막을 형성하는 것은:
    상기 하부 패키지 기판 상에 상기 하부 칩 범프들 및 상기 하부 솔더 볼들을 덮도록 몰드 용액을 도포하는 것; 및
    상기 도포된 몰드 용액을 레이저 드릴링하여 상기 하부 솔더 볼들을 노출시키는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 하부 반도체 칩은 서로 대향하는 제 1 및 제 2 에지들과 상기 제 1 및 제 2 에지들에 수직하며 서로 대향하는 제 3 및 제 4 에지들을 갖되,
    상기 몰드 주입 영역은 상기 하부 반도체 칩의 상기 제 1 내지 제 4 에지들 중 적어도 하나에 인접하게 배치되는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 몰드 주입 영역은 서로 이격된 제 1 내지 제 3 몰드 주입 영역들을 포함하되, 상기 제 1 몰드 주입 영역은 상기 제 1 에지에 인접하게 배열되고, 상기 제 2 몰드 주입 영역은 상기 제 3 에지에 인접하게 배열되고, 상기 제 3 몰드 주입 영역은 상기 제 4 에지에 인접하게 배열되며,
    상기 몰드 용액을 도포하는 것은 상기 제 1 내지 제 3 몰드 주입 영역들을 통해 상기 칩 영역으로 상기 몰드 용액을 주입하는 것을 포함하는 반도체 패키지의 제조 방법.
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