KR20130082298A - 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치 - Google Patents

패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치 Download PDF

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KR20130082298A
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semiconductor chip
lower semiconductor
molding layer
grinding process
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임충빈
안은철
박태성
변학균
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Abstract

본 발명은 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치를 제공한다. 이 방법은 몰딩막 형성 공정 후에 그라인딩 공정을 진행하여 전체 반도체 패키지의 두께를 줄임과 동시에 휨 문제를 개선할 수 있다.

Description

패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치{Method of fabricating Package on package device and the device}
본 발명은 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다. 이러한 PoP 장치에서 두께가 두꺼워지는 것을 방지하기 위하여, 각각의 패키지를 형성할 때 얇은 반도체 칩을 이용할 수 있으나, 이 경우 반도체 칩 및 각각의 패키지의 휨(warpage) 문제가 대두되고 있다.
본 발명이 해결하고자 하는 과제는 휨 문제를 개선시키는 동시에 두께를 얇게 만들 수 있는 패키지 온 패키지 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 휨 정도가 완화되는 동시에 상대적으로 얇은 두께를 가지는 패키지 온 패키지 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치의 제조 방법은, 하부 패키지 기판 상에 하부 반도체 칩을 플립 칩 본딩 방식으로 실장하는 단계, 상기 하부 반도체 칩의 적어도 측면을 덮으며 상기 하부 패키지 기판을 덮는 하부 몰딩막을 형성하는 단계, 및 그라인딩 공정을 진행하여 상기 하부 몰딩막의 상부와 상기 하부 반도체 칩의 상부를 제거하는 단계를 포함하는 하부 반도체 패키지를 제조하는 단계; 및 상기 하부 반도체 패키지 상에 상부 반도체 패키지를 실장하는 단계를 포함한다.
상기 방법은, 상기 하부 몰딩막을 형성하기 전에, 상기 하부 반도체 칩에 인접한 상기 하부 패키지 기판 상에 내부 솔더볼을 형성하는 단계를 더 포함할 수 있다.
일 예에 있어서, 상기 그라인딩 공정으로 상기 내부 솔더볼이 노출되지 않으며, 상기 방법은, 레이저를 이용하여 상기 하부 몰딩막을 일부 제거하여 상기 내부 솔더볼을 노출시키는 연결홀을 형성하는 단계를 더 포함할 수 있다.
상기 상부 반도체 패키지는 상기 하부 몰딩막에 대향되는 외부 솔더볼을 포함할 수 있으며, 상기 상부 반도체 패키지를 실장하는 단계는, 상기 외부 솔더볼을 상기 연결홀을 통해 상기 내부 솔더볼과 융착시키는 단계를 포함할 수 있다.
다른 예에 있어서, 상기 그라인딩 공정을 진행하는 단계는 상기 내부 솔더볼을 노출시키는 단계를 포함할 수 있다.
상기 방법은, 상기 몰딩막을 형성하기 전에, 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이를 채우는 언더필 수지막을 형성하는 단계를 더 포함할 수 있으며, 상기 그라인딩 공정을 진행하는 단계는 상기 언더필 수지막을 노출시킬 수 있다.
상기 몰딩막은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함하며, 상기 그라인딩 공정을 진행하는 단계는 상기 복수 개의 필러 입자들 중에 적어도 하나를 그라인딩하는 단계를 포함할 수 있다.
상기 그라인딩 공정으로 상기 복수 개의 필러 입자들 중에 상기 하부 몰딩막의 상부면에 노출되는 50㎛ 미만의 직경을 가지는 필러 입자는 제거되어 상기 하부 몰딩막의 상부면에 필러 홀을 형성할 수 있다.
상기 그라인딩 공정은 상기 하부 몰딩막과 상기 하부 반도체 칩의 상부들에 대하여 동일한 방향으로 진행되어, 상기 하부 몰딩막과 상기 하부 반도체 칩의 상부면들에 동일한 패턴을 형성할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치는, 하부 패키지 기판, 상기 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장된 하부 반도체 칩, 및 상기 하부 반도체 칩의 측면과 상기 하부 패키지 기판을 덮으며 상기 하부 반도체 칩의 상부면을 노출시키는 하부 몰딩막을 포함하는 하부 반도체 패키지; 및 상기 하부 반도체 패키지 상에 실장된 적어도 하나의 상부 반도체 패키지를 포함하되, 상기 하부 몰딩막은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함하며, 상기 필러 입자들 중에 상기 몰딩막의 상부면에 노출되는 적어도 하나의 필러 입자는 평탄한 상부면을 가진다.
상기 하부 몰딩막의 상부면은 상기 하부 반도체 칩의 상부면과 동일한 패턴을 가질 수 있다.
상기 하부 몰딩막의 상부면은 적어도 하나의 필러 홀을 포함할 수 있다.
상기 필러 홀의 직경은 50㎛ 미만일 수 있다.
상기 하부 몰딩막의 상부면의 표면 거칠기는 상기 하부 반도체 칩의 상부면의 표면 거칠기와 동일할 수 있다.
상기 하부 반도체 패키지의 상부면의 표면 거칠기의 Ra(center line average 또는 Roughness average) 또는 Rz(ten point height)는 25㎛이하이다.
상기 장치는, 상기 하부 몰딩막에 배치되는 연결홀; 및 상기 하부 패키지 기판 상에 배치되며 상기 연결홀을 통해 노출되는 내부 솔더볼을 더 포함할 수 있다.
상기 장치는, 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이에 개재되는 언더필 수지막을 더 포함할 수 있으며, 상기 언더필 수지막은 연장되어 상기 하부 몰딩막과 상기 하부 반도체 칩의 측면 사이에 개재될 수 있다.
상기 언더필 수지막의 상부면은 상기 하부 몰딩막의 상부면과 동일한 패턴을 가질 수 있다.
상기 상부 반도체 패키지는 상기 하부 반도체 패키지와 다를 수 있다.
상기 상부 반도체 패키지는 상부 패키지 기판, 상기 상부 패키지 기판 상에 와이어 본딩 방식으로 실장되는 적어도 하나의 상부 반도체 칩, 및 상기 상부 반도체 칩과 상기 상부 패키지 기판을 덮는 상부 몰딩막을 포함할 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치는, 하부 패키지 기판, 상기 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장된 하부 반도체 칩, 및 상기 하부 반도체 칩의 측면과 상기 하부 패키지 기판을 덮으며 상기 하부 반도체 칩의 상부면을 노출시키는 하부 몰딩막을 포함하는 하부 반도체 패키지; 및 상기 하부 반도체 패키지 상에 실장되며, 상부 패키지 기판, 상기 상부 패키지 기판 상에 와이어 본딩 방식으로 실장되는 적어도 하나의 상부 반도체 칩, 및 상기 상부 반도체 칩과 상기 상부 패키지 기판을 덮는 상부 몰딩막을 포함하는 적어도 하나의 상부 반도체 패키지를 포함하되, 상기 하부 몰딩막은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함하며, 상기 몰딩막의 상부면에 노출되는 상기 필러 입자들 중에 적어도 하나는 평탄한 상부면을 가진다.
본 발명의 일 예에 따른 패키지 온 패키지 장치의 제조 방법은, 하부 몰딩막을 형성한 후에, 그라인딩 공정으로 하부 반도체 칩이 최종 목표 두께를 가지도록 만든다. 이로써, 하부 반도체 칩이 최종 목표 두께보다 두꺼운 상태에서 하부 몰딩막을 형성하므로, 몰딩막 형성 공정 온도에 의한 휨(warpage) 현상이 완화될 수 있다.
또한 몰딩막 형성 공정 이후에 그라인딩 공정을 진행하므로, 반도체 패키지의 두께가 얇아진 상태에서, 추가적으로 가열이 필요한 공정의 횟수가 상대적으로 줄어든다. 이로써 휨을 야기할 공정 요소가 줄어들 수 있어, 휨 정도를 줄일 수 있다. 결과적으로 이 방법으로 제조된 패키지 온 패키지 장치는 얇은 두께를 가짐과 동시에 개선된 평탄도(co-planarity)를 가질 수 있다.
또한 그라인딩 공정 전까지 하부 반도체 패키지의 두께가 상대적으로 두꺼우므로 핸들링이 쉬워 공정 편리성을 증대시킬 수 있다.
또한, 하부 반도체 칩이 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장되므로, 전기적 패스(path) 길이가 짧아 신호 전달 속도를 빠르게 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 순서도이다.
도 2, 3a, 4a, 5a, 및 6 내지 10은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 3b는 도 3b의 변형예를 나타내는 단면도이다.
도 4b 및 5b는 실시예 1의 변형예에 따른 단면도들이다.
도 11a 내지 11d는 도 5a 또는 도 10의 'A' 부분을 확대한 확대도들이다.
도 12 내지 14는 본 발명의 실시예 2에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 15 내지 17은 본 발명의 실시예 3에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예 4에 따른 패키지 온 패키지 장치의 단면도이다.
도 19는 본 발명의 실시예 5에 따른 패키지 온 패키지 장치의 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 21은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 순서도이다. 도 2, 3a, 4a, 5a, 및 6 내지 10은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다. 도 3b는 도 3b의 변형예를 나타내는 단면도이다. 도 4b 및 5b는 실시예 1의 변형예에 따른 단면도들이다. 도 11a 내지 11d는 도 5a 또는 도 10의 'A' 부분을 확대한 확대도들이다.
도 1 및 2를 참조하면, 먼저 하부 반도체 패키지(50)를 제조한다(S10). 이를 위해, 먼저 하부 패키지 기판(1)을 준비한다. 상기 하부 패키지 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 면(1a) 상에는 복수 개의 제 1 하부 볼랜드들(3)과 이를 일부 덮는 제 1 절연막(5)이 배치된다. 상기 제 2 면(1b) 상에는 복수 개의 제 2 하부 볼랜드들(7)과 이를 일부 덮는 제 2 절연막(9)이 배치된다. 도시하지는 않았지만, 상기 하부 패키지 기판(1) 내부에는 상기 하부 볼랜드들(3,7)을 전기적으로 연결시키는 비아(via)나 회로 패턴들이 형성될 수 있다. 상기 하부 패키지 기판(1)은 예를 들면 패널/스트립 사이즈의 단층 또는 다층 인쇄회로 기판일 수 있다. 상기 하부 패키지 기판(1) 상에 제 1 내부 솔더볼(11)을 이용하여 플립 칩 본딩(flip chip bonding) 방식으로 하부 반도체 칩(20)을 실장한다(S11). 이로써 전기적 패스(path) 길이가 짧아 상기 하부 반도체 칩(20)과 상기 하부 패키지 기판(1) 사이의 신호 전달 속도를 빠르게 향상시킬 수 있다. 하나의 패널/스트립 사이즈의 상기 하부 패키지 기판(1) 상에 복수개의 하부 반도체 칩들(20)이 실장될 수 있다. 즉, 하나의 패널/스트립 사이즈의 상기 하부 패키지 기판(1)의 단위 패키지 영역에 각각 하나의 하부 반도체 칩(20)이 실장될 수 있다.
상기 하부 반도체 칩(20)을 상기 하부 패키지 기판(1) 상에 실장하기 전에, 상기 하부 반도체 칩(20)의 일부를 갈아내는 백 그라인딩 공정을 진행하지 않거나, 또는 백 그라인딩 공정을 진행할지라도 목표 두께보다 두꺼운 두께를 가지도록 한다. 예를 들면, 상기 하부 반도체 칩(20)은 제 1 두께(T1)를 가질 수 있으며, 상기 제 1 두께(T1)는 예를 들면 300~700㎛일 수 있다. 상기 하부 반도체 칩(20)에 인접한 상기 제 1 하부 볼랜드들(3)에 제 2 내부 솔더볼들(13)을 형성한다.
도 1, 도 3a 및 3b를 참조하면, 상기 하부 반도체 칩(20)의 적어도 측면을 덮으며 상기 하부 패키지 기판(1)을 덮는 하부 몰딩막(22)을 형성한다(S12). 상기 하부 몰딩막(22)은 도 3a처럼 상기 하부 반도체 칩(20)의 상부면을 덮거나 또는 도 3b처럼 상기 하부 반도체 칩(20)의 상부면을 덮지 않도록 형성될 수 있다. 상기 하부 몰딩막(22)은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함할 수 있다. 상기 수지막은 적어도 하나의 고분자 물질을 포함할 수 있다. 상기 필러 입자는 실리카나 알루미나 같은 물질을 포함할 수 있다. 상기 하부 몰딩막(22)을 형성하는 공정은 예를 들면 150~200℃일 수 있다. 이와 같이 상기 하부 반도체 칩(20)이 최종 목표 두께보다 두꺼운 상태에서 상기 하부 몰딩막(22)을 형성하므로, 몰딩막 형성 공정 온도에 의한 상기 하부 반도체 칩(20)의 휨(warpage) 현상이 완화될 수 있다. 또한 그라인딩 공정 전까지 상기 하부 반도체 칩(20)의 두께가 상대적으로 두꺼우므로 핸들링이 쉬워 공정 편리성을 증대시킬 수 있다.
도 1, 4a 및 5a를 참조하면, 다이아몬드 휠이나 커터와 같은 그라인딩 도구(30)를 이용하여 그라인딩 공정을 진행하여 상기 하부 몰딩막(22)의 상부와 상기 하부 반도체 칩(20)의 상부를 제거한다(S13). 이로써, 상기 하부 반도체 칩(20)이 목표 두께인 제 2 두께(T2)를 가지도록 형성할 수 있다. 상기 제 2 두께(T2)는 예를 들면 100㎛ 이하일 수 있다. 본 실시예에서 상기 그라인딩 공정으로 상기 제 2 내부 솔더볼(13)이 노출되지 않는다.
상기 그라인딩 공정 후의 상기 하부 몰딩막(22)과 상기 하부 반도체 칩(20)의 상부면들 사이의 경계를 확대하면, 도 11a 내지 도 11d와 같을 수 있다. 상기 하부 반도체 칩(20)은 제 1 상부면(S1)을 가질 수 있다. 상기 하부 몰딩막(22)은 수지막(22a)과 필러 입자(22b)를 포함하며, 제 2 상부면(S2)을 가질 수 있다. 상기 제 1 상부면(S1)과 상기 제 2 상부면(S2)의 표면 거칠기의 Ra(중심선 평균값, center line average 또는 Roughness average) 또는 Rz(10점 평균 거칠기, ten point height)는 바람직하게는 25㎛이하일 수 있다. 상기 그라인딩 공정은 상기 하부 몰딩막(22)과 상기 하부 반도체 칩(20)의 상부들에 대하여 동일한 방향으로 진행되어, 도 11a에서처럼, 상기 제 1 상부면(S1)과 상기 제 2 상부면(S2)에 동일한 패턴을 형성할 수 있다. 또는 도 11c에서처럼 표면 거칠기가 도 11a의 경우보다 작도록 평탄할 수 있다. 상기 그라인딩 공정으로 상기 하부 몰딩막(22)에 포함된 상기 필러 입자들(22b)도 그라인딩 될 수 있다. 이로써, 상기 제 2 상부면(S2)에 노출되는 상기 필러 입자들(22b)은 평탄한 상부면(22s)을 가질 수 있다. 한편, 도 11b 또는 11d에서처럼, 상기 필러 입자들(22b) 중에 직경이 50㎛ 미만인 것들이 상기 제 2 상부면(S2)에 노출될 경우, 상기 그라인딩 공정 도중/후에 바깥으로 빠져 나가 제거될 수 있다. 이로써 상기 제 2 상부면(S2)에 50㎛ 미만의 직경을 가지는 필러 입자들이 있던 곳에 필러 홀들(22h)이 형성될 수 있다. 이때 상기 필러 홀들(22h)의 직경도 50㎛ 미만일 수 있다.
도 6을 참조하면, 상기 그라인딩 공정을 완료한 후에, 레이저를 이용하여 상기 하부 몰딩막(22)을 일부 제거하여 상기 제 2 내부 솔더볼(13)을 노출시키는 연결홀(24)을 형성한다.
또는 일 변형예에 있어서, 도 4b를 참조하여, 상기 하부 몰딩막(22)을 형성한 후에, 상기 그라인딩 공정을 진행하기 전에, 레이저를 이용하여 상기 하부 몰딩막(22)을 일부 제거하여 상기 제 2 내부 솔더볼(13)을 노출시키는 연결홀(24)을 형성할 수 있다. 그리고 도 5b를 참조하여, 상기 연결홀(24)이 형성된 상태에서 그라인딩 도구(30)를 이용하여 상기 하부 몰딩막(22)과 상기 하부 반도체 칩(20)의 상부를 제거한다. 이로써 도 6과 같은 상태로 만들 수 있다.
도 7을 참조하면, 상기 제 2 하부 볼랜드들(7)에 외부 솔더볼(26)을 형성한다.
도 8을 참조하면, 싱귤레이션(singulation) 공정을 진행하여 단위 패키지 영역별로 상기 하부 몰딩막(22)과 상기 하부 패키지 기판(1)을 절단하여, 하부 반도체 패키지(50)를 형성한다.
도 1 및 도 9를 참조하면, 상기 하부 반도체 패키지(50) 상에 상부 반도체 패키지(60)를 실장한다(S20). 이를 위해 먼저, 상기 하부 반도체 패키지(50) 상에 예비 솔더볼(30)을 개재하여 상부 반도체 패키지(60)를 위치시킨다. 상기 상부 반도체 패키지(60)는 상부 패키지 기판(32) 상에 와이어 본딩 방식으로 실장된 예를 들면 두개의 상부 반도체 칩들(38, 40)을 포함할 수 있다. 상기 상부 패키지 기판(32)의 상부면에는 제 1 상부 패드(34)가 배치되고 상기 상부 패키지 기판(32)의 하부면에는 제 2 상부 패드(36)이 배치될 수 있다. 상기 상부 반도체 칩들(38, 40)은 상기 제 1 상부 패드(34)에 와이어를 이용하여 전기적으로 연결될 수 있다. 상기 상부 반도체 칩들(38, 40)과 상기 상부 패키지 기판(32)은 상부 몰딩막(42)으로 덮일 수 있다. 상기 예비 솔더볼(30)은 상기 연결홀(24) 안에 배치될 수 있다. 상기 연결홀(24)에 의해 구형의 상기 예비 솔더볼(30)이 원치 않는 곳으로 굴러가지 않을 수 있다. 상기 예비 솔더볼(30)은 상기 제 2 상부 패드들(36)과 접한다.
도 10을 참조하면, 도 9와 같은 상태에서 예를 들면 180~240℃ 정도의 열을 가해주면, 상기 예비 솔더볼(30)과 상기 제 2 내부 솔더볼(13)이 녹으면서 융착되어 연결 솔더볼(33)이 형성될 수 있다. 이로써 상기 하부 반도체 패키지(50) 상에 상부 반도체 패키지(60)를 실장하여 패키지 온 패키지 장치(100)를 제조할 수 있다. 이때에도 상기 연결홀(24)은 상기 예비 솔더볼(30)의 위치를 고정시키는 역할을 할 수 있다.
또는 상기 예비 솔더볼(30)은 상기 제 2 상부 패드(36)에 부착된 상태에서 상기 연결홀(24) 안에 배치될 수 있다. 그리고 가열 공정을 진행하여 상기 예비 솔더볼(30)과 상기 제 2 내부 솔더볼(13)을 융착시킨다.
본 실시예에서, 상기 하부 몰딩막(22)을 형성한 후에, 상기 그라인딩 공정을 진행하므로, 상기 하부 반도체 패키지(50)의 두께가 얇아진 상태에서, 추가적으로 가열이 필요한 공정의 횟수가 상대적으로 줄어든다. 구체적으로, 만약 하부 반도체 칩이 목표 두께를 가진 상태에서 하부 패키지 기판 상에 실장된다면, 상기 하부 반도체 칩은 하부 몰딩막 형성공정과 외부 솔더볼 형성 공정과 같은 두번의 가열 공정을 거쳐야 한다. 이로써 상기 하부 반도체 칩과 상기 하부 몰딩막의 열 팽창률 및 강성과 같은 물리적 성질의 차이로 인해 휨 현상이 많이 발생할 수 있다. 그러나, 본 발명에서는 상기 그라인딩 공정후에 목표 두께를 가지는 상기 하부 반도체 칩이 거쳐야할 가열 공정은 외부 솔더볼 형성 공정 하나에 해당한다. 이로써 휨을 야기할 공정 요소가 줄어들 수 있어, 휨 정도를 줄일 수 있다.
도 10, 11a 내지 11d를 참조하여, 본 실시예에 따른 패키지 온 패키지 장치(100)는, 하부 패키지 기판(1), 상기 하부 패키지 기판(1) 상에 플립 칩 본딩 방식으로 실장된 하부 반도체 칩(20), 및 상기 하부 반도체 칩(20)의 측면과 상기 하부 패키지 기판(1)을 덮으며 상기 하부 반도체 칩(20)의 상부면을 노출시키는 하부 몰딩막(22)을 포함하는 하부 반도체 패키지(50), 및 상기 하부 반도체 패키지(50) 상에 실장된 상부 반도체 패키지(60)를 포함한다. 상기 하부 몰딩막(22)은 수지막(22a)과, 상기 수지막(22a)에 분산된 복수 개의 필러 입자(filler particle, 22b)들을 포함하며, 상기 필러 입자들(22b) 중에 상기 몰딩막(22)의 제 2 상부면(S2)에 노출되는 적어도 하나의 필러 입자(22b)는 평탄한 상부면(22s)을 가진다. 상기 하부 몰딩막(22)의 제 2 상부면(S2)은 상기 하부 반도체 칩(20)의 제 1 상부면(S1)과 동일한 패턴을 가질 수 있다. 상기 제 2 상부면(S2)은 적어도 하나의 필러 홀(22h)을 포함할 수 있다. 상기 필러 홀(22h)의 직경은 50㎛ 미만일 수 있다. 상기 제 1 상부면(S1)과 상기 제 2 상부면(S2)의 표면 거칠기의 Ra(중심선 평균값, center line average 또는 Roughness average) 또는 Rz(10점 평균 거칠기, ten point height)는 바람직하게는 25㎛이하일 수 있다.
상기 하부 반도체 패키지(50)는, 상기 하부 몰딩막(22)에 배치되는 연결홀(24), 및 상기 하부 패키지 기판(1) 상에 배치되며 상기 연결홀(24)을 통해 노출되는 제 2 내부 솔더볼(13)을 더 포함할 수 있다. 상기 상부 반도체 패키지(60)는 상기 하부 반도체 패키지와 다를 수 있다. 상기 상부 반도체 패키지(60)는 상부 패키지 기판(32), 상기 상부 패키지 기판(32) 상에 와이어 본딩 방식으로 실장되는 두개의 상부 반도체 칩들(38, 40), 및 상기 상부 반도체 칩들(38, 40)과 상기 상부 패키지 기판(32)을 덮는 상부 몰딩막(42)을 포함할 수 있다.
도 10의 패키지 온 패키지 장치(100)는, 위와 같은 방법으로 제조되므로, 얇은 두께를 가짐과 동시에 개선된 평탄도(co-planarity)를 가질 수 있다.
<실시예 2>
도 12 내지 14는 본 발명의 실시예 2에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 12를 참조하면, 도 2와 같은 상태에서, 하부 반도체 칩(20)과 하부 패키지 기판(1) 사이를 채우는 언더필 수지막(28)을 형성한다. 상기 언더필 수지막(28)은 상기 하부 반도체 칩(20)의 측면을 덮도록 형성될 수 있다. 그리고 하부 몰딩막(22)을 형성한다. 상기 언더필 수지막(28)은 고분자 물질을 포함하는 수지막 및/또는 이에 분산된 언더필 수지 필러를 포함할 수 있다.
도 13을 참조하면, 그라인딩 공정을 진행하여 상기 하부 몰딩막(22), 상기 언더필 수지막(28) 및 상기 하부 반도체 칩(20)의 상부들을 제거한다. 이로써 상기 하부 몰딩막(22), 상기 언더필 수지막(28) 및 상기 하부 반도체 칩(20)의 두께를 줄임과 동시에 이들의 상부면들이 노출된다. 이들의 상부면들은 도 11a 내지 11d를 참조하여 설명한 바와 유사할 수 있다. 즉, 상기 언더필 수지막(28)의 상부면은 제 2 상부면(S2)과 유사할 수 있다. 상기 언더필 수지막(28)의 상부면은 상기 제 1 상부면(S1) 및 상기 제 2 상부면(S2)과 같은 표면 거칠기 및/또는 패턴을 가질 수 있다.
도 14를 참조하면, 실시예 1에서 설명한 바와 같은 후속 공정을 진행하여, 하부 반도체 패키지(51a)를 형성하고 이 위에 상부 반도체 패키지(60)를 실장하여 패키지 온 패키지 장치(101)를 제조할 수 있다.
본 실시예에 따른 패키지 온 패키지 장치(101)는 상기 하부 반도체 칩(20)과 상기 하부 패키지 기판(1) 사이에 개재되는 언더필 수지막(28)을 더 포함할 수 있으며, 상기 언더필 수지막(28)은 연장되어 상기 하부 몰딩막(22)과 상기 하부 반도체 칩(20)의 측면 사이에 개재될 수 있다. 상기 언더필 수지막(22)의 상부면은 상기 하부 몰딩막(22)의 상부면과 동일한 패턴을 가질 수 있다.
그 외의 방법/구조는 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 15 내지 17은 본 발명의 실시예 3에 따른 패키지 온 패키지 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 15를 참조하면, 실시예 2에서처럼, 하부 패키지 기판(1) 상에 하부 반도체 칩(20)을 실장한 후에 언더필 수지막(28)을 형성한다. 그리고 상기 하부 반도체 칩(20)에 인접한 상기 하부 패키지 기판(1) 상에 실시예 2에서보다 직경이 큰 제 2 내부 솔더볼(13)을 하부 패키지 기판(1) 상에 형성한다.
도 16을 참조하면, 그라인딩 공정을 진행하여 상기 하부 몰딩막(22), 상기 언더필 수지막(28) 및 상기 하부 반도체 칩(20)의 상부들을 제거한다. 이때, 상기 제 2 내부 솔더볼(13)의 상부도 일부 제거되어 노출될 수 있다. 상기 그라인딩 공정 후의 상기 제 2 내부 솔더볼(13)의 노출된 상부면은 도 11a 내지 11d를 참조하여 설명한 제 1 상부면(S1)과 유사할 수 있다.
도 17을 참조하면, 상기 그라인딩 공정 후에 상기 제 2 내부 솔더볼(13)의 상부면이 노출되므로, 실시예 1에서처럼 연결홀(24)을 형성할 필요가 없이, 외부 솔더볼(26)을 형성하고 싱귤레이션 공정을 진행하여 하부 반도체 패키지(51b)을 형성한다. 상기 하부 반도체 패키지(51b) 상에 예비 솔더볼(30)을 개재하여 상부 반도체 패키지(60)를 배치시키고 가열하여 상기 예비 솔더볼(30)과 상기 제 2 내부 솔더볼(13)을 융착시켜 연결 솔더볼(33)을 형성한다. 이로써 패키지 온 패키지 장치(102)를 제조할 수 있다.
본 실시예에 따른 패키지 온 패키지 장치(102)에서는 상기 연결 솔더볼(33)이 눈사람 형태를 가질 수 있다. 상기 하부 몰딩막(22)에는 연결홀(24)이 배치되지 않을 수 있다.
그외의 방법/구성은 실시예 2와 동일/유사할 수 있다.
<실시예 4>
도 18은 본 발명의 실시예 4에 따른 패키지 온 패키지 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 패키지 온 패키지 장치(103)의 제조 방법에서는, 예를 들면 실시예 2의 하부 반도체 패키지(51a) 상에, 상부 반도체 패키지(70)를 실장한다. 본 실시예에 따른 상기 상부 반도체 패키지(70)는 상부 패키지 기판(32) 상에 복수개의 상부 반도체 칩들(52)이, 상부 내부 솔더볼(56)을 이용하여 플립 칩 본딩 방식으로 적층되어 실장될 수 있다. 상기 상부 반도체 칩들(52)은 상기 상부 내부 솔더볼(56)과 중첩되며 내재되는 관통 비아(54)를 포함할 수 있다.
그 외의 제조 방법/구조는 실시예 2와 동일/유사할 수 있다.
<실시예 5>
도 19는 본 발명의 실시예 5에 따른 패키지 온 패키지 장치의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 패키지 온 패키지 장치(104)의 제조 방법에서는, 예를 들면 실시예 1의 하부 반도체 패키지(50)와 동일한 세 개의 반도체 패키지들(50a, 50b, 50c)을 적층하여 실장할 수 있다. 그 외의 제조 방법/구조는 실시예 1과 동일/유사할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 9에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 21은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 21을 참조하면, 상술한 반도체 패키지(100~104)는 전자 시스템(1100)에 적용될 수 있다. 상기 전자 시스템(1100)은 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 장치(1000)의 기능을 수행할 수 있다. 예를 들어, 전자 장치(1000)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 장치(1000)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 장치(1000)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 반도체 패키지(100~104)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 22를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 하부 패키지 기판
3,7: 볼랜드
5,9: 절연막
11, 13, 56: 내부 솔더볼
20: 하부 반도체 칩
22: 하부 몰딩막
22a: 수지막
22b: 필러 입자
22h: 필러 홀
24: 연결홀
30: 예비 솔더볼
33: 연결 솔더볼
50, 50a, 50b, 50c, 51a, 51b:하부 반도체 패키지
54: 관통비아
32: 상부 패키지 기판
34, 36: 패드
38,40: 상부 반도체 칩
42: 상부 몰딩막
60, 70: 상부 반도체 패키지
100~104: 패키지 온 패키지 장치

Claims (10)

  1. 하부 패키지 기판 상에 하부 반도체 칩을 플립 칩 본딩 방식으로 실장하는 단계, 상기 하부 반도체 칩의 적어도 측면을 덮으며 상기 하부 패키지 기판을 덮는 하부 몰딩막을 형성하는 단계, 및 그라인딩 공정을 진행하여 상기 하부 몰딩막의 상부와 상기 하부 반도체 칩의 상부를 제거하는 단계를 포함하는 하부 반도체 패키지를 제조하는 단계; 및
    상기 하부 반도체 패키지 상에 상부 반도체 패키지를 실장하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 몰딩막을 형성하기 전에, 상기 하부 반도체 칩에 인접한 상기 하부 패키지 기판 상에 내부 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 그라인딩 공정은 상기 내부 솔더볼을 노출시키지 않으며,
    레이저를 이용하여 상기 하부 몰딩막을 일부 제거하여 상기 내부 솔더볼을 노출시키는 연결홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 상부 반도체 패키지는 상기 하부 몰딩막에 대향되는 패드를 포함하며,
    상기 상부 반도체 패키지를 실장하는 단계는,
    상기 연결홀 안에 상기 패드와 접하는 예비 솔더볼을 위치시키고, 상기 예비 솔더볼을 상기 내부 솔더볼과 융착시키는 단계를 포함하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 그라인딩 공정을 진행하는 단계는 상기 내부 솔더볼을 노출시키는 단계를 포함하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 몰딩막을 형성하기 전에, 상기 하부 반도체 칩과 상기 하부 패키지 기판 사이를 채우는 언더필 수지막을 형성하는 단계를 더 포함하되,
    상기 그라인딩 공정을 진행하는 단계는 상기 언더필 수지막을 노출시키는 단계를 포함하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 몰딩막은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함하며,
    상기 그라인딩 공정을 진행하는 단계는 상기 복수 개의 필러 입자들 중에 적어도 하나를 그라인딩하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 그라인딩 공정으로 상기 복수 개의 필러 입자들 중에 상기 하부 몰딩막의 상부면에 노출되는 50㎛ 미만의 직경을 가지는 필러 입자는 제거되어 상기 하부 몰딩막의 상부면에 필러 홀을 형성하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 그라인딩 공정은 상기 하부 몰딩막과 상기 하부 반도체 칩의 상부들에 대하여 동일한 방향으로 진행되어, 상기 하부 몰딩막과 상기 하부 반도체 칩의 상부면들에 동일한 패턴을 형성하는 것을 특징으로 하는 패키지 온 패키지 장치의 제조 방법.
  10. 하부 패키지 기판, 상기 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장된 하부 반도체 칩, 및 상기 하부 반도체 칩의 측면과 상기 하부 패키지 기판을 덮으며 상기 하부 반도체 칩의 상부면을 노출시키는 하부 몰딩막을 포함하는 하부 반도체 패키지; 및
    상기 하부 반도체 패키지 상에 실장된 적어도 하나의 상부 반도체 패키지를 포함하되,
    상기 하부 몰딩막은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함하며, 상기 필러 입자들 중에 상기 몰딩막의 상부면에 노출되는 적어도 하나의 필러 입자는 평탄한 상부면을 가지는 것을 특징으로 하는 패키지 온 패키지 장치.



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