JP2013143570A - パッケージオンパッケージ装置の製造方法及びこれによって製造された装置 - Google Patents

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semiconductor chip
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lower semiconductor
manufacturing
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Choong-Bin Lim
忠彬 任
Eun-Chul Ahn
殷徹 安
Tae-Seong Park
泰成 朴
Hak-Kyoon Byun
鶴均 邊
Yong-Kwan Lee
鎔官 李
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

【課題】歪みの問題を改善すると同時に厚さを薄くすることができるパッケージオンパッケージ装置の製造方法及びこれによって製造された装置を提供する。
【解決手段】本発明におけるパッケージオンパッケージ装置の製造方法は、下部パッケージ基板上に下部半導体チップをフリップチップボンディング方式によって実装する段階と、前記下部半導体チップの少なくとも側面を覆い、前記下部パッケージ基板を覆う下部モールディング膜を形成する段階と、グラインディング工程を実施して前記下部モールディング膜の上部と前記下部半導体チップの上部とを除去する段階を含む下部半導体パッケージを製造する段階と、前記下部半導体パッケージ上に上部半導体パッケージを実装する段階と、を含む。本発明の方法によれば、モールディング膜形成工程の後にグラインディング工程を実施することで、半導体パッケージ全体の厚さを減少させると同時に歪み問題を改善することができる。
【選択図】図１

Description

本発明はパッケージオンパッケージ装置の製造方法及びこれによって製造された装置に関する。
電子産業の発達によって電子部品の高機能化、高速化、及び小型化の要求が増大している。このような趨勢に対応して現在の半導体実装技術は１つの半導体基板に様々な半導体チップを積層して実装する方法、又はパッケージ上にパッケージを積層する方法が挙げられる。その中で、特にパッケージ上にパッケージを積層するパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ：ＰｏＰ）装置は、各々の積層されるパッケージ内に半導体チップとパッケージ基板とを包含するので、全体パッケージの厚さが厚くなる問題点を有する。このようなＰｏＰ装置で厚さが厚くなることを防止するために、各々のパッケージを形成する時に薄い半導体チップを利用することもあるが、この場合、半導体チップ及び各々のパッケージの歪み（ｗａｒｐａｇｅ）の問題が生じる。
韓国公開特許第１０−２００１−００６３２３６号公報
本発明が解決しようとする課題は、歪みの問題を改善すると同時に厚さを薄くすることが可能なパッケージオンパッケージ装置の製造方法を提供することである。
本発明が解決しようとする他の課題は、歪みの程度が緩和されると同時に相対的に薄い厚さを有するパッケージオンパッケージ装置を提供することである。
前記課題を達成するための本発明におけるパッケージオンパッケージ装置の製造方法は、下部パッケージ基板上に下部半導体チップをフリップチップボンディング方式によって実装する段階と、前記下部半導体チップの少なくとも側面を覆い、前記下部パッケージ基板を覆う下部モールディング膜を形成する段階と、グラインディング工程を実施して前記下部モールディング膜の上部と前記下部半導体チップの上部とを除去する段階を含む下部半導体パッケージを製造する段階と、前記下部半導体パッケージ上に上部半導体パッケージを実装する段階と、を含む。
前記方法は、前記下部モールディング膜を形成する前に、前記下部半導体チップに隣接する前記下部パッケージ基板上に内部ソルダボールを形成する段階をさらに包含できる。
一例において前記方法は、前記グラインディング工程で前記内部ソルダボールが露出されず、レーザーを利用して前記下部モールディング膜の一部を除去して前記内部ソルダボールを露出させる連結ホールを形成する段階をさらに包含できる。
前記上部半導体パッケージは、前記下部モールディング膜と対向する外部ソルダボールを包含でき、前記上部半導体パッケージを実装する段階は、前記連結ホールを通じて前記内部ソルダボールと前記外部ソルダボールを溶着させる段階を含むことができる。
他の例において、前記グラインディング工程を実施する段階は前記内部ソルダボールを露出させる段階を含むことができる。
前記方法は、前記モールディング膜を形成する前に、前記下部半導体チップと前記下部パッケージ基板との間を満たすアンダーフィル樹脂膜を形成する段階をさらに包含でき、前記グラインディング工程を実施する段階は前記アンダーフィル樹脂膜を露出させ得る。
前記モールディング膜は、樹脂膜及び前記樹脂膜に分散された複数個のフィラー粒子（ｆｉｌｌｅｒ ｐａｒｔｉｃｌｅ）を含み、前記グラインディング工程を実施する段階は前記複数個のフィラー粒子の中で少なくとも１つをグラインディングする段階を含むことができる。
前記グラインディング工程において、前記複数個のフィラー粒子の中で前記下部モールディング膜の上部面に露出される５０μｍ未満の直径を有するフィラー粒子は除去されて前記下部モールディング膜の上部面にフィラーホールを形成できる。
前記グラインディング工程は前記下部モールディング膜及び前記下部半導体チップの上部に対して同一の方向に実施されて、前記下部モールディング膜と前記下部半導体チップの上部面に同一のパターンを形成できる。
前記他の課題を達成するための本発明におけるパッケージオンパッケージ装置は、下部パッケージ基板、前記下部パッケージ基板上にフリップチップボンディング方式によって実装された下部半導体チップ、及び前記下部半導体チップの側面と前記下部パッケージ基板とを覆い、前記下部半導体チップの上部面を露出させる下部モールディング膜を含む下部半導体パッケージ、並びに前記下部半導体パッケージ上に実装された少なくとも１つの上部半導体パッケージを含み、前記下部モールディング膜は樹脂膜と、前記樹脂膜に分散された複数個のフィラー粒子（ｆｉｌｌｅｒ ｐａｒｔｉｃｌｅ）を含み、前記フィラー粒子の中で前記モールディング膜の上部面に露出される少なくとも１つのフィラー粒子は平坦な上部面を有する。
前記下部モールディング膜の上部面は前記下部半導体チップの上部面と同一のパターンを有することができる。
前記下部モールディング膜の上部面は少なくとも１つのフィラーホールを含むことができる。
前記フィラーホールの直径は５０μｍ未満であり得る。
前記下部モールディング膜の上部面の表面粗さは前記下部半導体チップの上部面の表面粗さと同一であり得る。
前記下部半導体パッケージの上部面の表面粗さのＲａ（ｃｅｎｔｅｒ ｌｉｎｅ ａｖｅｒａｇｅ又はｒｏｕｇｈｎｅｓｓ ａｖｅｒａｇｅ）又はＲｚ（ｔｅｎ ｐｏｉｎｔ ｈｅｉｇｈｔ）は２５μｍ以下である。
前記装置は、前記下部モールディング膜に配置される連結ホールと、前記下部パッケージ基板上に配置され、前記連結ホールを通じて露出される内部ソルダボールと、をさらに包含できる。
前記装置は、前記下部半導体チップと前記下部パッケージ基板との間に介在されるアンダーフィル樹脂膜をさらに包含でき、前記アンダーフィル樹脂膜は延長されて前記下部モールディング膜と前記下部半導体チップの側面との間に介在され得る。
前記アンダーフィル樹脂膜の上部面は前記下部モールディング膜の上部面と同一のパターンを有することができる。
前記上部半導体パッケージは前記下部半導体パッケージと異なり得る。
前記上部半導体パッケージは上部パッケージ基板、前記上部パッケージ基板上にワイヤボンディング方式に実装される少なくとも１つの上部半導体チップ、及び前記上部半導体チップと前記上部パッケージ基板を覆う上部モールディング膜を含むことができる。
本発明の一実施形態におけるパッケージオンパッケージ装置は、下部パッケージ基板、前記下部パッケージ基板上にフリップチップボンディング方式によって実装された下部半導体チップ、及び前記下部半導体チップの側面と前記下部パッケージ基板とを覆い、前記下部半導体チップの上部面を露出させる下部モールディング膜を含む下部半導体パッケージ、並びに前記下部半導体パッケージ上に実装され、上部パッケージ基板、前記上部パッケージ基板上にワイヤボンディング方式によって実装される少なくとも１つの上部半導体チップ、及び前記上部半導体チップと前記上部パッケージ基板とを覆う上部モールディング膜を含む少なくとも１つの上部半導体パッケージを含み、前記下部モールディング膜は、樹脂膜及び前記樹脂膜に分散された複数個のフィラー粒子（ｆｉｌｌｅｒ ｐａｒｔｉｃｌｅ）を含み、前記モールディング膜の上部面に露出される前記フィラー粒子の中で少なくとも１つは平坦上部面を有する。
本発明の一実施形態におけるパッケージオンパッケージ装置の製造方法は、下部モールディング膜を形成した後に、グラインディング工程で下部半導体チップが最終目標の厚さを有するようにする。したがって、下部半導体チップが最終目標の厚さより厚い状態で下部モールディング膜を形成するので、モールディング膜形成工程の温度による歪み（ｗａｒｐａｇｅ）現象が緩和され得る。
また、モールディング膜形成工程後にグラインディング工程を実施するので、半導体パッケージの厚さが薄くなった状態で、追加的に加熱が必要である工程の回数が相対的に減る。したがって、歪みを発生させる工程要素が減少するので、歪みの程度を減らし得る。結果的にこの方法によって製造されたパッケージオンパッケージ装置は薄い厚さを有することと同時に改善された平坦度（ｃｏ−ｐｌａｎａｒｉｔｙ）を有することができる。
また、グラインディング工程の前まで下部半導体パッケージの厚さが相対的に厚いので、ハンドリングが容易であり、工程の利便性を増大させ得る。
また、下部半導体チップが下部パッケージ基板上にフリップチップボンディング方式によって実装されるので、電気的パス（ｐａｔｈ）の長さが短く、信号伝達速度を向上させ得る。
本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す順序図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 図３Ａの変形例を示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における変形例の断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１の変形例における、断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態１における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 図５Ａ又は図１０の‘Ａ’部分を拡大した拡大図である。 図５Ａ又は図１０の‘Ａ’部分を拡大した拡大図である。 図５Ａ又は図１０の‘Ａ’部分を拡大した拡大図である。 図５Ａ又は図１０の‘Ａ’部分を拡大した拡大図である。 本発明の実施形態２における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態２における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態２における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態３における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態３における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態３における、パッケージオンパッケージ装置の製造方法を順次的に示す断面図である。 本発明の実施形態４における、パッケージオンパッケージ装置の断面図である。 本発明の実施形態５における、パッケージオンパッケージ装置の断面図である。 本発明の実施形態における、半導体パッケージを具備する電子装置を示した斜視図である。 本発明の一実施形態における、半導体パッケージを適用した電子装置のシステムブロック図である。 本発明の技術が適用された半導体パッケージを含む電子装置の例を示すブロック図である。
本発明の長所及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後術されている実施形態を参照することで明確になる。しかしながら、本発明は以下で開示される実施形態に限定されることはなく、互いに異なる多様な形態で具現化され得、本実施形態は単に本発明の開示が完全になるようにし、本発明が属する技術分野における当業者に発明の範疇を完全に説明するために提供されるものであり、本発明は特許請求の範囲によって定義される。明細書全体において同一参照符号は同一の構成要素を意味する。
素子（ｅｌｅｍｅｎｔｓ）又は層が、他の素子又は層の“うえ（ｏｎ）”若しくは”上（ｏｎ）”と記載されることは、他の素子又は層の直ちに上のみでなく、中間に他の層又は他の素子を介在する場合を全て含む。逆に、素子が“直接的に上（ｄｉｒｅｃｔｌｙ ｏｎ）”又は“直ちに上”と記載されることは、中間に他の素子又は層を介在されないことを示す。“及び／又は”は言及された項目の各々及び１つ以上の全て組み合わせを含む。
空間的に相対的な用語である“下（ｂｅｌｏｗ）”、“下（ｂｅｎｅａｔｈ）”、“下部（ｌｏｗｅｒ）”、“上（ａｂｏｖｅ）”、”上部（ｕｐｐｅｒ）”等は、図面に図示されているように、１つの素子又は構成要素と他の素子又は構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は図面に図示されている方向に加えて、使用時又は動作時に素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において同一参照符号は同一構成要素を意味する。
例えば第１、第２等が、多様な素子、構成要素及び／又は区分を記述するために使用されるが、これらの素子、構成要素及び／又は区分はこれらの用語によって制限されないことは勿論である。これら用語は単なる１つの素子、構成要素又は区分を他の素子、構成要素又は区分と区別するために使用される。したがって、以下で言及される第１素子、第１構成要素又は第１区分は本発明の技術的発明の思想内で第２素子、第２構成要素又は第２区分であり得ることは勿論である。
本明細書で記述される実施形態は、本発明の理想的な概略図である平面図及び断面図を参照して説明される。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されるものではなく、生成される製造工程による形態の変化も含む。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
以下、本発明をより具体的に説明するために、本発明における実施形態を添付図面を参照しながらより詳細に説明する。
（実施形態１）
図１は本発明の実施形態１におけるパッケージオンパッケージ装置の製造方法を順次的に示す順序図である。図２、図３Ａ、図４Ａ、図５Ａ、及び図６乃至図１０は本発明の実施形態１におけるパッケージオンパッケージ装置の製造方法を順次的に示す断面図である。図３Ｂは図３Ａの変形例を示す断面図である。図４Ｂ及び図５Ｂは実施形態１の変形例における断面図である。図１１Ａ乃至図１１Ｄは図５Ａ又は図１０の‘Ａ’部分を拡大した拡大図である。
図１及び図２を参照すれば、先ず下部半導体パッケージ５０を製造する（Ｓ１０）。このために、先ず下部パッケージ基板１を準備する。下部パッケージ基板１は互いに対向される第１面１ａと第２面１ｂとを含む。第１面１ａの上には複数個の第１下部ボールランド３とこれらの一部を覆う第１絶縁膜５とが配置される。第２面１ｂの上には複数個の第２下部ボールランド７とこれらの一部を覆う第２絶縁膜９とが配置される。図示しないが、下部パッケージ基板１の内部には下部ボールランド３、７を電気的に接続するビア（ｖｉａ）又は回路パターンが形成され得る。下部パッケージ基板１は、例えばパネル／ストリップサイズの単層、又は多層印刷回路基板であり得る。下部パッケージ基板１上の第１内部ソルダボール１１を利用して、フリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）方式にて下部半導体チップ２０を実装する（Ｓ１１）。したがって、電気的パス（ｐａｔｈ）の長さが短いので、下部半導体チップ２０と下部パッケージ基板１との間の信号伝達速度が速くなるように向上させ得る。１つのパネル／ストリップサイズの下部パッケージ基板１上に、複数個の下部半導体チップ２０が実装され得る。即ち、１つのパネル／ストリップサイズの下部パッケージ基板１の単位パッケージ領域に各々１つの下部半導体チップ２０が実装され得る。
下部半導体チップ２０を下部パッケージ基板１上に実装する前に、下部半導体チップ２０の一部を磨くバックグラインディング工程を実施しない、又はバックグラインディング工程を実施しても目標の厚さより大きい厚さを有するようにする。例えば、下部半導体チップ２０は第１厚さＴ１を有し得、第１厚さＴ１は、例えば３００〜７００μｍであり得る。下部半導体チップ２０に隣接する第１下部ボールランド３に第２内部ソルダボール１３を形成する。
図１、図３Ａ及び図３Ｂを参照すれば、下部半導体チップ２０の少なくとも側面を覆い、下部パッケージ基板１を覆う下部モールディング膜２２を形成する（Ｓ１２）。下部モールディング膜２２は図３Ａのように下部半導体チップ２０の上部面を覆う、又は図３Ｂのように下部半導体チップ２０の上部面を覆わないように形成され得る。下部モールディング膜２２は樹脂膜と、樹脂膜に分散された複数個のフィラー粒子（ｆｉｌｌｅｒ ｐａｒｔｉｃｌｅ）とを含むことができる。樹脂膜は少なくとも１つの高分子材料を含むことができる。フィラー粒子はシリカやアルミナのような物質を含むことができる。下部モールディング膜２２を形成する工程は例えば１５０〜２００℃であり得る。このように下部半導体チップ２０が最終目標の厚さより厚い状態で下部モールディング膜２２を形成するので、モールディング膜形成工程時の温度による下部半導体チップ２０の歪み（ｗａｒｐａｇｅ）現象が緩和され得る。また、グラインディング工程の前まで下部半導体チップ２０の厚さが相対的に厚いので、ハンドリングがし易く、工程の利便性を増大させ得る。
図１、図４Ａ及び図５Ａを参照すれば、ダイヤモンドホイールやカッターのようなグラインディング器具１０を利用してグラインディング工程を実施して、下部モールディング膜２２の上部と前記下部半導体チップ２０の上部とを除去する（Ｓ１３）。したがって、下部半導体チップ２０が目標の厚さである第２厚さＴ２を有するように形成できる。第２厚さＴ２は、例えば１００μｍ以下であり得る。本実施形態では、グラインディング工程で第２内部ソルダボール１３が露出されないこともあり得る。
グラインディング工程後の下部モールディング膜２２と下部半導体チップ２０の上部面との間の境界を拡大すれば、図１１Ａ乃至図１１Ｄと同一であり得る。下部半導体チップ２０は第１上部面Ｓ１を有することができる。下部モールディング膜２２は樹脂膜２２ａとフィラー粒子２２ｂとを含み、第２上部面Ｓ２を有することができる。第１上部面Ｓ１及び第２上部面Ｓ２の表面粗さＲａ（中心線の平均値：ｃｅｎｔｅｒ ｌｉｎｅ ａｖｅｒａｇｅ若しくはＲｏｕｇｈｎｅｓｓ ａｖｅｒａｇｅ）又はＲｚ（１０点平均の粗さ、ｔｅｎ ｐｏｉｎｔ ｈｅｉｇｈｔ）は望ましくは２５μｍ以下であり得る。グラインディング工程は下部モールディング膜２２と下部半導体チップ２０との上部に対して同一方向に実施されて、図１１Ａのように、第１上部面Ｓ１と第２上部面Ｓ２とに同一のパターンを形成できる。又は、図１１Ｃのように表面粗さが図１１Ａの場合より小さくなるように平坦化することができる。グラインディング工程で下部モールディング膜２２に含まれたフィラー粒子２２ｂもグラインディングされ得る。したがって、第２上部面Ｓ２に露出されるフィラー粒子２２ｂは平坦な上部面２２ｓを有することができる。一方、図１１Ｂ又は図１１Ｄのように、フィラー粒子２２ｂの中で直径が５０μｍ未満であるものが第２上部面Ｓ２に露出される場合、グラインディング工程の途中／後に外へ抜け出して除去され得る。したがって、第２上部面Ｓ２に、５０μｍ未満の直径を有するフィラー粒子が存在した場所にフィラーホール２２ｈが形成され得る。この時、フィラーホール２２ｈの直径も５０μｍ未満であり得る。
図６を参照すれば、グラインディング工程を完了した後に、レーザーを利用して下部モールディング膜２２の一部を除去して第２内部ソルダボール１３を露出させる連結ホール２４を形成する。
又は一変形例において、図４Ｂを参照して、下部モールディング膜２２を形成した後に、グラインディング工程を実施する前に、レーザーを利用して下部モールディング膜２２の一部を除去して、第２内部ソルダボール１３を露出させる連結ホール２４を形成できる。そして、図５Ｂを参照して、連結ホール２４が形成された状態でグラインディング器具１０を利用して、下部モールディング膜２２と下部半導体チップ２０の上部を除去する。したがって、図６のような状態にすることができる。
図７を参照すれば、第２下部ボールランド７に外部ソルダボール２６を形成する。
図８を参照すれば、個片化（ｓｉｎｇｕｌａｔｉｏｎ）工程を実施して単位パッケージ領域別に下部モールディング膜２２と下部パッケージ基板１とを切断して下部半導体パッケージ５０を形成する。
図１及び図９を参照すれば、下部半導体パッケージ５０上に上部半導体パッケージ６０を実装する（Ｓ２０）。このために先ず、下部半導体パッケージ５０上に予備ソルダボール３０を介在して上部半導体パッケージ６０を位置させる。上部半導体パッケージ６０は上部パッケージ基板３２上にワイヤボンディング方式で実装された、例えば２つの上部半導体チップ３８、４０を含むことができる。上部パッケージ基板３２の上部面には第１上部パッド３４が配置され、上部パッケージ基板３２の下部面には第２上部パッド３６が配置され得る。上部半導体チップ３８、４０は第１上部パッド３４にワイヤーを利用して電気的に接続され得る。上部半導体チップ３８、４０と上部パッケージ基板３２とは上部モールディング膜４２で被覆され得る。予備ソルダボール３０は連結ホール２４の内に配置され得る。連結ホール２４によって、球形の予備ソルダボール３０が望ましくない場所の方へ動かされるのを防ぐことができる。予備ソルダボール３０は第２上部パッド３６と接する。
図１０を参照すれば、図９のような状態で例えば１８０〜２４０℃程度の熱を与えられれば、予備ソルダボール３０と第２内部ソルダボール１３とが溶けながら、溶着されて連結ソルダボール３３が形成され得る。したがって、下部半導体パッケージ５０上に上部半導体パッケージ６０を実装したパッケージオンパッケージ装置１００を製造することができる。この時にも連結ホール２４は予備ソルダボール３０の位置を固定させる役割を果たし得る。
又は、予備ソルダボール３０は第２上部パッド３６に付着された状態で連結ホール２４の内に配置され得る。そして、加熱工程を実施して予備ソルダボール３０と第２内部ソルダボール１３とを溶着させる。
本実施形態では、下部モールディング膜２２を形成した後に、グラインディング工程を実施するので、下部半導体パッケージ５０の厚さが薄くなった状態で、追加的に加熱が必要である工程の回数が相対的に減る。具体的には、仮に下部半導体チップが目標の厚さを有する状態で下部パッケージ基板上に実装されれば、下部半導体チップは下部モールディング膜形成工程及び外部ソルダボール形成工程の２回の加熱工程を経なければならない。したがって、下部半導体チップと下部モールディング膜との熱膨張率及び剛性のような物理的性質の差によって歪み現象が多く発生し得る。しかし、本発明ではグラインディング工程の後に目標の厚さを有する下部半導体チップが必ず経る加熱工程は、外部ソルダボール形成工程の中の１つに該当する。したがって、歪みを発生させる工程要素を減らすことができるので、歪み程度を減らし得る。
図１０、図１１Ａ乃至図１１Ｄを参照して本実施形態におけるパッケージオンパッケージ装置１００は、下部パッケージ基板１、下部パッケージ基板１上にフリップチップボンディング方式によって実装された下部半導体チップ２０、及び下部半導体チップ２０の側面と下部パッケージ基板１とを覆い、下部半導体チップ２０の上部面を露出させる下部モールディング膜２２を含む下部半導体パッケージ５０、並びに下部半導体パッケージ５０上に実装された上部半導体パッケージ６０を含む。下部モールディング膜２２は樹脂膜２２ａと、樹脂膜２２ａに分散された複数個のフィラー粒子（ｆｉｌｌｅｒ ｐａｒｔｉｃｌｅ）２２ｂを含み、フィラー粒子２２ｂの中でモールディング膜２２の第２上部面Ｓ２に露出される少なくとも１つのフィラー粒子２２ｂは平坦な上部面２２ｓを有する。下部モールディング膜２２の第２上部面Ｓ２は下部半導体チップ２０の第１上部面Ｓ１と同一のパターンを有することができる。第２上部面Ｓ２は少なくとも１つのフィラーホール２２ｈを含むことができる。フィラーホール２２ｈの直径は５０μｍ未満であり得る。第１上部面Ｓ１と第２上部面Ｓ２の表面粗さのＲａ（中心線平均値：ｃｅｎｔｅｒ ｌｉｎｅ ａｖｅｒａｇｅ又はｒｏｕｇｈｎｅｓｓ ａｖｅｒａｇｅ）又はＲｚ（１０点平均の粗さ：ｔｅｎ ｐｏｉｎｔ ｈｅｉｇｈｔ）は望ましくは２５μｍ以下であり得る。
下部半導体パッケージ５０は、下部モールディング膜２２に配置される連結ホール２４、及び下部パッケージ基板１上に配置され、連結ホール２４を通じて露出される第２内部ソルダボール１３をさらに包含できる。上部半導体パッケージ６０は下部半導体パッケージと異なり得る。上部半導体パッケージ６０は、上部パッケージ基板３２、上部パッケージ基板３２上にワイヤボンディング方式によって実装される２つの上部半導体チップ３８、４０、及び上部半導体チップ３８、４０と上部パッケージ基板３２とを覆う上部モールディング膜４２を含むことができる。
図１０のパッケージオンパッケージ装置１００は、上述のような方法で製造されるので、薄い厚さを有することと共に改善された平坦度（ｃｏ−ｐｌａｎａｒｉｔｙ）を有することができる。
（実施形態２）
図１２乃至図１４は本発明の実施形態２におけるパッケージオンパッケージ装置の製造方法を順次的に示す断面図である。
図１２を参照すれば、図２のような状態で、下部半導体チップ２０と下部パッケージ基板１との間を満たすアンダーフィル樹脂膜２８を形成する。アンダーフィル樹脂膜２８は下部半導体チップ２０の側面を覆うように形成され得る。そして、下部モールディング膜２２を形成する。アンダーフィル樹脂膜２８は高分子材料を含む樹脂膜及び／又はこれに分散されたアンダーフィル樹脂フィラーを含むことができる。
図１３を参照すれば、グラインディング工程を実施して下部モールディング膜２２、アンダーフィル樹脂膜２８、及び下部半導体チップ２０の上部を除去する。したがって、下部モールディング膜２２、アンダーフィル樹脂膜２８、及び下部半導体チップ２０の厚さが減ると同時に、これらの上部面が露出される。これらの上部面は図１１Ａ乃至図１１Ｄを参照して説明したことと類似であり得る。即ち、アンダーフィル樹脂膜２８の上部面は第２上部面Ｓ２と類似であり得る。アンダーフィル樹脂膜２８の上部面は第１上部面Ｓ１及び第２上部面Ｓ２のような表面粗さ及び／又はパターンを有することができる。
図１４を参照すれば、実施形態１で説明したような後続工程を実施して下部半導体パッケージ５１ａを形成し、この上に上部半導体パッケージ６０を実装してパッケージオンパッケージ装置１０１を製造することができる。
本実施形態におけるパッケージオンパッケージ装置１０１は下部半導体チップ２０と下部パッケージ基板１との間に介在されるアンダーフィル樹脂膜２８をさらに包含でき、アンダーフィル樹脂膜２８は延長されて下部モールディング膜２２と下部半導体チップ２０の側面との間に介在され得る。アンダーフィル樹脂膜２８の上部面は下部モールディング膜２２の上部面と同一のパターンを有することができる。
それ以外の方法／構造は実施形態１と同一／類似であり得る。
（実施形態３）
図１５乃至図１７は本発明の実施形態３におけるパッケージオンパッケージ装置の製造方法を順次的に示す断面図である。
図１５を参照すれば、実施形態２のように、下部パッケージ基板１上に下部半導体チップ２０を実装した後にアンダーフィル樹脂膜２８を形成する。そして、下部半導体チップ２０に隣接する下部パッケージ基板１上に実施形態２よりも直径が大きい第２内部ソルダボール１３を下部パッケージ基板１上に形成する。
図１６を参照すれば、グラインディング工程を実施して下部モールディング膜２２、アンダーフィル樹脂膜２８、及び下部半導体チップ２０の上部を除去する。この時、第２内部ソルダボール１３の上部も一部除去されて露出され得る。グラインディング工程後の第２内部ソルダボール１３の露出された上部面は図１１Ａ乃至図１１Ｄを参照して説明した第１上部面Ｓ１と類似であり得る。
図１７を参照すれば、グラインディング工程の後に第２内部ソルダボール１３の上部面が露出されるので、実施形態１のように連結ホール２４を形成する必要がなく、外部ソルダボール２６を形成し、個片化工程を実施して下部半導体パッケージ５１ｂを形成する。下部半導体パッケージ５１ｂ上に予備ソルダボール３０を介在して上部半導体パッケージ６０を配置させ、加熱して予備ソルダボール３０と第２内部ソルダボール１３を溶着させて連結ソルダボール３３を形成する。したがって、パッケージオンパッケージ装置１０２を製造することができる。
本実施形態におけるパッケージオンパッケージ装置１０２では連結ソルダボール３３が雪だるまの形態を有することができる。下部モールディング膜２２には連結ホール２４が配置されないことがあり得る。
それ以外の方法／構成は実施形態２と同一／類似であり得る。
（実施形態４）
図１８は本発明の実施形態４におけるパッケージオンパッケージ装置の断面図である。
図１８を参照すれば、本実施形態におけるパッケージオンパッケージ装置１０３の製造方法では、例えば実施形態２の下部半導体パッケージ５１ａ上に、上部半導体パッケージ７０を実装する。本実施形態における上部半導体パッケージ７０は上部パッケージ基板３２上に複数個の上部半導体チップ５２が、上部内部ソルダボール５６を利用してフリップチップボンディング方式によって積層されて実装され得る。上部半導体チップ５２は上部内部ソルダボール５６と重畳され、内在される貫通ビア５４を含むことができる。
それ以外の製造方法／構造は実施形態２と同一／類似であり得る。
（実施形態５）
図１９は本発明の実施形態５におけるパッケージオンパッケージ装置の断面図である。
図１９を参照すれば、本実施形態におけるパッケージオンパッケージ装置１０４の製造方法では、例えば実施形態１の下部半導体パッケージ５０と同一である３つの半導体パッケージ５０ａ、５０ｂ、５０ｃを積層して実装することができる。それ以外の製造方法／構造は実施形態１と同一／類似であり得る。
上述した半導体パッケージ技術は多様な種類の半導体素子及びこれを具備するパッケージモジュールに適用され得る。
図２０は本発明の実施形態における半導体パッケージを具備する電子装置を示した斜視図である。
図２０を参照すれば、本発明の実施形態における半導体パッケージはスマートフォンのような電子装置１０００に応用され得る。本実施形態の半導体パッケージはサイズ縮小及び性能向上の側面で優れるので、多様な機能を同時に具現化する電子装置１０００の軽薄短小化に有利である。電子装置は図２０に図示されたスマートフォンに限定されるものではなく、例えばモバイル電子機器、ラップトップ（ｌａｐｔｏｐ）コンピューター、携帯用コンピューター、ポータブルマルチメディアプレーヤー（ＰＭＰ）、ＭＰ３プレーヤー、カムコーダー、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機、ナビゲーション、個人携帯用情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）等の多様な電子機器を含むことができる。
図２１は本発明の一実施形態における半導体パッケージを適用した電子装置のシステムブロック図である。
図２１を参照すれば、パッケージオンパッケージ装置１００〜１０４は電子システム１１００に適用され得る。電子システム１１００は、ボディ（１１１０：Ｂｏｄｙ）と、マイクロプロセッサーユニット（１１２０：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）と、電源装置（１１３０：Ｐｏｗｅｒ Ｕｎｉｔ）と、機能ユニット（１１４０：Ｆｕｎｃｔｉｏｎ Ｕｎｉｔ）と、ディスプレイコントローラユニット（１１５０：Ｄｉｓｐｌａｙ Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）と、を含むことができる。ボディ１１１０は内部に印刷回路基板に形成されたセットボード（Ｓｅｔ Ｂｏａｒｄ）を包含でき、マイクロプロセッサーユニット１１２０、電源装置１１３０、機能ユニット１１４０、ディスプレイコントローラユニット１１５０等がボディ１１１０に実装され得る。
電源装置１１３０は、外部バッテリー（図示せず）等から供給された一定の電圧を要求される電圧レベルに調整してマイクロプロセッサーユニット１１２０、機能ユニット１１４０、ディスプレイコントローラユニット１１５０等へ供給する。
マイクロプロセッサーユニット１１２０は電源装置１１３０から電圧が供給されて機能ユニット１１４０とディスプレイユニット１１６０とを制御することができる。機能ユニット１１４０は多様な電子装置１０００の機能を遂行できる。例えば、電子装置１０００が携帯電話である場合、機能ユニット１１４０はダイヤリング、外部装置（１１７０：Ｅｘｔｅｒｎａｌ Ａｐｐａｒａｔｕｓ）との通信でディスプレイユニット１１６０への映像出力、スピーカーへの音声出力等のような携帯電話機能を遂行できる様々な構成要素を包含でき、カメラが共に形成された場合、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）であり得る。例えば、電子装置１０００が容量を拡張するためにメモリカード等と接続される場合、機能ユニット１１４０はメモリカードコントローラであり得る。機能ユニット１１４０は有線又は無線の通信ユニット（１１８０；Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｔ）を通じて外部装置１１７０と信号を通信することができる。例えば、電子装置１０００が機能を拡張するためにＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）等を必要とする場合、機能ユニット１１４０はインターフェイス（ｉｎｔｅｒｆａｃｅ）コントローラであり得る。本発明の実施形態によるパッケージオンパッケージ装置１００〜１０４はマイクロプロセッサーユニット１１２０と機能ユニット１１４０とのいずれか１つに使用され得る。
上述した半導体パッケージ技術は電子システムに適用され得る。
図２２は本発明の技術が適用された半導体パッケージを含む電子装置の例を示すブロック図である。
図２２を参照すれば、電子システム１３００は制御器１３１０、入出力装置１３２０、及び記憶装置１３３０を含むことができる。制御器１３１０、入出力装置１３２０、及び記憶装置１３３０はバス１３５０を通じて接続され得る。バス１３５０はデータが移動する通路を意味する。例えば、制御器１３１０は少なくとも１つのマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、そしてこれらと同一な機能を遂行できる論理素子の中で、少なくともいずれか１つを含むことができる。制御器１３１０及び記憶装置１３３０は本発明における半導体パッケージを含むことができる。入出力装置１３２０はキーパッド、キーボード及び表示装置（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）等から選択された少なくとも１つを含むことができる。記憶装置１３３０はデータを格納する装置である。記憶装置１３３０はデータ及び／又は制御器１３１０によって実行される命令言語等を格納できる。記憶装置１３３０は揮発性記憶素子及び／又は不揮発性記憶素子を含むことができる。又は、記憶装置１３３０はフラッシュメモリで形成され得る。例えば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明の技術が適用されたフラッシュメモリが装着され得る。このようなフラッシュメモリは半導体ディスク装置（ＳＳＤ）で構成され得る。この場合、電子システム１３００は大容量のデータをフラッシュメモリシステムに安定的に格納できる。電子システム１３００は通信ネットワークにデータを伝送するか、又は通信ネットワークからデータを受信するためのインターフェイス１３４０をさらに包含できる。インターフェイス１３４０は有線又は無線の形態であり得る。例えば、インターフェイス１３４０はアンテナ又は有線若しくは無線トランシーバー等を含むことができる。そして、図示しないが、電子システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、そして入出力装置等がさらに提供され得ることは当該分野における当業者にとって明確である。
以上の詳細な説明の役割は、本発明を例示することである。また、前述した内容は本発明の望ましい実施形態を示して説明することに過ぎず、本発明は多様な他の組み合わせ、変更及び環境の下で使用することができる。即ち、本明細書に開示された発明の概念の範囲は、前述した開示内容と同等な範囲及び／又は当業界の技術若しくは知識の範囲内で、変更又は修正が可能である。前述した実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明に類似する他の発明を利用して当業者が知り得る他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。したがって、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとするものでない。また添付された特許請求の範囲は他の実施状態も含む。
１ 下部パッケージ基板
１ａ 第１面
１ｂ 第２面
３、７ ボールランド
５、９ 絶縁膜
１０ グラインディング道具
１１、１３、５６ 内部ソルダボール
２０ 下部半導体チップ
２２ 下部モールディング膜
２２ａ 樹脂膜
２２ｂ フィラー粒子
２２ｈ フィラーホール
２２ｓ 平坦な上部面
２４ 連結ホール
２６ 外部ソルダボール
２８ アンダーフィル樹脂膜
３０ 予備ソルダボール
３２ 上部パッケージ基板
３３ 連結ソルダボール
３４、３６ パッド
３８、４０、５２ 上部半導体チップ
４２ 上部モールディング膜
５０、５０ａ、５０ｂ、５０ｃ、５１ａ、５１ｂ 下部半導体パッケージ
５４ 貫通ビア
６０、７０ 上部半導体パッケージ
１００〜１０４ パッケージオンパッケージ装置
１０００ 電子装置
１１００ 電子システム
１１１０ ボディ
１１２０ マイクロプロセッサーユニット
１１３０ パワーユニット
１１４０ 機能ユニット
１１５０ ディスプレイコントローラユニット
１１６０ ディスプレイユニット
１１７０ 外部装置
１１８０ 通信ユニット
１３００ 電子システム
１３１０ 制御器
１３２０ 入出力装置
１３３０ 記憶装置
１３４０ インターフェイス
１３５０ バス
Ｓ１ 第１上部面
Ｓ２ 第２上部面
Ｔ１ 第１厚さ
Ｔ２ 第２厚さ

Claims (10)

  1. 下部パッケージ基板上に下部半導体チップをフリップチップボンディング方式によって実装する段階と、
    前記下部半導体チップの少なくとも側面を覆い、前記下部パッケージ基板を覆う下部モールディング膜を形成する段階と、
    グラインディング工程を実施して前記下部モールディング膜の上部と前記下部半導体チップの上部とを除去する段階を含む下部半導体パッケージを製造する段階と、
    前記下部半導体パッケージ上に上部半導体パッケージを実装する段階と、を含むパッケージオンパッケージ装置の製造方法。
  2. 前記下部モールディング膜を形成する前に、前記下部半導体チップに隣接する前記下部パッケージ基板上に内部ソルダボールを形成する段階をさらに含むことを特徴とする、請求項１に記載のパッケージオンパッケージ装置の製造方法。
  3. 前記グラインディング工程は、前記内部ソルダボールを露出させず、
    レーザーを利用して前記下部モールディング膜の一部を除去して前記内部ソルダボールを露出させる連結ホールを形成する段階をさらに含むことを特徴とする、請求項２に記載のパッケージオンパッケージ装置の製造方法。
  4. 前記上部半導体パッケージは、前記下部モールディング膜と対向するパッドを含み、
    前記上部半導体パッケージを実装する段階は、前記連結ホール内に前記パッドと接する予備ソルダボールを配し、前記予備ソルダボールを前記内部ソルダボールと溶着させる段階を含むことを特徴とする、請求項２に記載のパッケージオンパッケージ装置の製造方法。
  5. 前記グラインディング工程を実施する段階は、前記内部ソルダボールを露出させる段階を含むことを特徴とする、請求項２に記載のパッケージオンパッケージ装置の製造方法。
  6. 前記下部モールディング膜を形成する前に、前記下部半導体チップと前記下部パッケージ基板との間を満たすアンダーフィル樹脂膜を形成する段階をさらに含み、
    前記グラインディング工程を実施する段階は、前記アンダーフィル樹脂膜を露出させる段階を含むことを特徴とする、請求項１に記載のパッケージオンパッケージ装置の製造方法。
  7. 前記下部モールディング膜は、樹脂膜及び前記樹脂膜に分散された複数個のフィラー粒子を含み、
    前記グラインディング工程を実施する段階は前記複数個のフィラー粒子の中で少なくとも１つをグラインディングする段階を含む、請求項１に記載のパッケージオンパッケージ装置の製造方法。
  8. 前記グラインディング工程において、前記複数個のフィラー粒子の中で前記下部モールディング膜の上部面に露出される５０μｍ未満の直径を有するフィラー粒子は除去されて前記下部モールディング膜の上部面にフィラーホールを形成することを特徴とする、請求項７に記載のパッケージオンパッケージ装置の製造方法。
  9. 前記グラインディング工程は、前記下部モールディング膜及び前記下部半導体チップの上部に対して同一の方向に実施されて、前記下部モールディング膜及び前記下部半導体チップの上部面に同一のパターンを形成することを特徴とする、請求項１に記載のパッケージオンパッケージ装置の製造方法。
  10. 下部パッケージ基板と、前記下部パッケージ基板上にフリップチップボンディング方式によって実装された下部半導体チップと、前記下部半導体チップの側面と前記下部パッケージ基板とを覆い、前記下部半導体チップの上部面を露出させる下部モールディング膜を含む下部半導体パッケージと、前記下部半導体パッケージ上に実装された少なくとも１つの上部半導体パッケージと、を含み、
    前記下部モールディング膜は、樹脂膜と前記樹脂膜に分散された複数個のフィラー粒子とを含み、前記フィラー粒子の中で、前記モールディング膜の上部面に露出される少なくとも１つのフィラー粒子は平坦上部面を有することを特徴とする、パッケージオンパッケージ装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015170854A (ja) * 2014-03-05 2015-09-28 インテル・コーポレーション Ｔｍｉ相互接続の歩留まりを高めるパッケージ構造
JP2017112325A (ja) * 2015-12-18 2017-06-22 Ｔｏｗａ株式会社 半導体装置及びその製造方法
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
JPWO2019181761A1 (ja) * 2018-03-20 2021-01-07 株式会社村田製作所 高周波モジュール

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
KR102067155B1 (ko) * 2013-06-03 2020-01-16 삼성전자주식회사 연결단자를 갖는 반도체 장치 및 그의 제조방법
KR101531820B1 (ko) * 2013-10-16 2015-06-24 서우테크놀로지 주식회사 반도체 스트립 그라인더
KR102351257B1 (ko) 2014-07-07 2022-01-17 삼성전자주식회사 잔류응력을 갖는 반도체 패키지 및 그 제조방법
US9502364B2 (en) 2014-08-28 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package and method of forming the same
KR101635080B1 (ko) * 2014-11-20 2016-06-30 서우테크놀로지 주식회사 연삭장치 및 그가 적용된 반도체 스트립 그라인더
US9666502B2 (en) * 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
WO2017095094A2 (ko) * 2015-11-30 2017-06-08 하나마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법
CN106558574A (zh) * 2016-11-18 2017-04-05 华为技术有限公司 芯片封装结构和方法
CN110444528B (zh) * 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
KR20210073958A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
US6548376B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
JP4543089B2 (ja) * 2008-01-11 2010-09-15 株式会社東芝 半導体装置
US20100072600A1 (en) * 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015170854A (ja) * 2014-03-05 2015-09-28 インテル・コーポレーション Ｔｍｉ相互接続の歩留まりを高めるパッケージ構造
US9613933B2 (en) 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US10049971B2 (en) 2014-03-05 2018-08-14 Intel Corporation Package structure to enhance yield of TMI interconnections
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
JP2017112325A (ja) * 2015-12-18 2017-06-22 Ｔｏｗａ株式会社 半導体装置及びその製造方法
JPWO2019181761A1 (ja) * 2018-03-20 2021-01-07 株式会社村田製作所 高周波モジュール

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