KR20210073958A - 반도체 패키지 - Google Patents

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KR20210073958A
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semiconductor chip
package
molding layer
substrate
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임충빈
김정우
김지황
심종보
최경세
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

본 발명의 기술적 사상은 제1 패키지 기판; 상기 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩의 측벽을 덮고, 관통홀을 포함하는 몰딩층; 상기 제1 반도체 칩 및 상기 몰딩층 상의 인터포저; 상기 몰딩층의 관통홀에 수용되고, 상기 제1 패키지 기판 및 상기 인터포저에 연결된 도전성 커넥터; 및 상기 도전성 커넥터의 측벽을 포위하도록 상기 몰딩층의 관통홀을 채우는 제1 부분을 포함하는 절연성 충진재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 인터포저를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 반도체 패키지에 포함된 복수의 반도체 칩들이 고집적화됨에 따라 인쇄회로기판으로는 그러한 고집적도를 수용하지 못하는 경우가 빈번하게 발생하고 있다. 이를 해결하기 위해, 복수의 반도체 칩들 사이를 인터포저를 이용하여 연결하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 인터포저를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 패키지 기판; 상기 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩의 측벽을 덮고, 관통홀을 포함하는 몰딩층; 상기 제1 반도체 칩 및 상기 몰딩층 상의 인터포저; 상기 몰딩층의 관통홀에 수용되고, 상기 제1 패키지 기판 및 상기 인터포저에 연결된 도전성 커넥터; 및 상기 도전성 커넥터의 측벽을 포위하도록 상기 몰딩층의 관통홀을 채우는 제1 부분을 포함하는 절연성 충진재를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩의 측벽을 덮고, 제1 트렌치를 포함하는 몰딩층; 상기 반도체 칩 및 상기 몰딩층 상의 인터포저로서, 인터포저 기판 및 상기 인터포저 기판의 하면으로부터 돌출되어 상기 제1 트렌치에 삽입되는 제1 돌기를 포함하는 상기 인터포저; 및 상기 몰딩층을 관통하고, 상기 패키지 기판 및 상기 인터포저에 연결된 도전성 커넥터;를 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 패키지 기판, 상기 패키지 기판 상의 제1 반도체 칩, 및 상기 제1 반도체 칩의 측벽을 덮는 몰딩층;을 포함하는 제1 패키지; 상기 제1 패키지 상의 인터포저; 상기 몰딩층의 관통홀에 수용되고, 상기 인터포저와 상기 패키지 기판을 전기적으로 연결시키는 도전성 커넥터; 상기 인터포저와 상기 제1 패키지 사이를 채우고, 상기 도전성 커넥터의 측벽을 포위하도록 상기 몰딩층의 상기 관통홀을 채우는 절연성 충진재; 및 상기 인터포저 상의 제2 패키지로서, 제2 패키지 기판과 상기 제2 패키지 기판 상의 제2 반도체 칩을 포함하는 상기 제2 패키지;를 포함하고, 상기 몰딩층의 상면과 상기 제1 반도체 칩의 상면은 동일 평면 상에 있는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 제1 몰딩층에 덮여 있는 도전성 커넥터는 그라인딩 등의 연마 공정에 의해 노출될 수 있으므로, 도전성 커넥터를 노출시키기 위한 레이저 드릴링 공정이 생략될 수 있다. 상기 레이저 드릴링 공정이 생략되므로, 도전성 커넥터를 이용한 제1 패키지 기판과 인터포저 간의 접합 신뢰성이 향상될 수 있고, 또한 반도체 패키지의 제조 공정이 간소화되고 제조 비용이 절감될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 부분의 확대도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a 내지 도 9g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 부분의 확대도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1 패키지(100)와, 제1 패키지(100) 상의 인터포저(300)와, 제1 패키지(100)와 인터포저(300)를 전기적으로 연결시키는 도전성 커넥터(210)와, 제1 패키지(100)와 인터포저(300) 사이에 충진된 절연성 충진재(insulating filler, 220)를 포함할 수 있다.
제1 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(120), 및 제1 몰딩층(140)을 포함할 수 있다. 제1 패키지(100)는, 예를 들면 제1 반도체 칩(120)이 페이스-다운(face-down) 방식으로 제1 패키지 기판(110) 상에 실장된 플립 칩 패키지일 수 있다. 이 경우, 제1 반도체 칩(120)의 제1 칩 패드(121)와 제1 패키지 기판(110)의 상부 패드(116) 사이에는 칩 연결 단자(131)가 배치되며, 칩 연결 단자(131)는 제1 반도체 칩(120)의 제1 칩 패드(121)와 제1 패키지 기판(110)의 상부 패드(116)를 전기적/물리적으로 연결시킬 수 있다.
제1 패키지 기판(110)은 예를 들면, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 제1 패키지 기판(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(111)를 포함할 수 있다. 또한, 제1 패키지 기판(110)은 기판 베이스(111)의 상면 및 하면에 각각 형성된 상부 패드(116) 및 하부 패드(115)를 포함할 수 있다. 상기 기판 베이스(111) 내에는 상부 패드(116)와 하부 패드(115)를 전기적으로 연결시키기 위한 내부 배선(113)이 형성될 수 있다.
상부 패드(116) 및 하부 패드(115)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
상부 패드(116)는 도전성 커넥터(210)가 부착되는 패드 및 칩 연결 단자(131)가 부착되는 패드로 기능할 수 있다. 또한, 하부 패드(115)는 외부 연결 단자(400)가 부착되는 패드로 기능할 수 있다. 상기 외부 연결 단자(400)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(400)는 반도체 패키지(10)와 외부 장치 사이를 전기적으로 연결할 수 있다.
제1 반도체 칩(120)은 제1 패키지 기판(110)의 상에 실장될 수 있다. 제1 반도체 칩(120)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함하고, 반도체 기판의 활성면 상에 형성된 반도체 소자층을 포함할 수 있다. 제1 반도체 칩(120)은 서로 반대된 하면 및 상면을 포함하며, 상기 제1 반도체 칩(120)의 상기 하면에는 제1 칩 패드(121)가 마련될 수 있다. 상기 제1 반도체 칩(120)의 제1 칩 패드(121)는 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
제1 반도체 칩(120)은 메모리 칩으로서, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
제1 반도체 칩(120)은 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(120)은 로직 칩으로서, 예를 들어, 인공지능 반도체, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체 칩(120)은 제1 칩 패드(121)가 마련된 제1 반도체 칩(120)의 일 표면이 상방을 향하도록 제1 패키지 기판(110) 상에 실장될 수 있다. 제1 반도체 칩(120)의 제1 칩 패드(121)는 제1 반도체 칩(120)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(120)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
제1 몰딩층(140)은 제1 패키지 기판(110) 상에 제공되며, 제1 반도체 칩(120)의 적어도 일부를 덮을 수 있다. 제1 몰딩층(140)은 제1 반도체 칩(120)의 적어도 일부를 외부 환경으로부터 제1 반도체 칩(120)을 보호하는 역할을 수행할 수 있다. 또한, 제1 몰딩층(140)은 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이의 틈을 채우고, 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이에 개재된 칩 연결 단자(131)를 감싸는 언더필 부분을 포함할 수 있다.
제1 몰딩층(140)은 주입 공정에 의해 적절한 양의 몰딩 물질을 제1 반도체 칩(120) 주변에 주입하고, 경화 공정을 통해 몰딩 물질이 경화되어 형성될 수 있다. 일부 실시예들에서, 상기 제1 몰딩층(140)을 형성하기 위한 몰딩 물질은 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 예를 들어, 제1 몰딩층(140)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
예시적인 실시예들에서, 제1 몰딩층(140)은 제1 반도체 칩(120)의 측벽을 덮되, 제1 반도체 칩(120)의 상면은 덮지 않을 수 있다.
예시적인 실시예들에서, 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면은 각각 평탄화된 표면일 수 있다. 이 때, 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면은 동일 평면 상에 있을 수 있다.
인터포저(300)는 제1 반도체 칩(120) 및 제1 몰딩층(140) 상에 배치될 수 있다. 인터포저(300)는 인터포저 기판(310)을 포함할 수 있다. 인터포저 기판(310)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 인터포저 기판 베이스(311)를 포함할 수 있다. 인터포저 기판(310)은 인터포저 기판 베이스(311)의 상면 및 하면에 각각 형성된 인터포저 상부 패드(316) 및 인터포저 하부 패드(315)를 포함할 수 있다. 상기 인터포저 기판 베이스(311) 내에는 인터포저 상부 패드(316)와 인터포저 하부 패드(315)를 전기적으로 연결시키기 위한 인터포저 내부 배선(313)이 형성될 수 있다.
인터포저 상부 패드(316) 및 인터포저 하부 패드(315)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
도전성 커넥터(210)는 제1 반도체 칩(120)의 측벽으로부터 수평 방향으로부터 이격되도록 위치될 수 있다. 도전성 커넥터(210)는 제1 몰딩층(140)의 관통홀(141) 내에 수용될 수 있다. 도전성 커넥터(210)는 수직 방향, 예를 들어 제1 패키지 기판(110)의 상면에 수직한 방향으로 연장되어, 대략 기둥 형상을 가질 수 있다. 도전성 커넥터(210)의 일부는 제1 몰딩층(140)의 상면으로부터 돌출되며, 도전성 커넥터(210)의 상단은 제1 몰딩층(140)의 상면 보다 높은 레벨에 위치될 수 있다.
도전성 커넥터(210)의 하단은 제1 패키지 기판(110)의 상부 패드(116)에 연결될 수 있고, 도전성 커넥터(210)의 상단은 인터포저 기판(310)의 하면 상의 인터포저 하부 패드(315)에 연결될 수 있다. 도전성 커넥터(210)는 제1 패키지 기판(110)의 상부 패드(116)와 인터포저 기판(310)의 인터포저 하부 패드(315)를 전기적으로 연결시킬 수 있다.
예를 들어, 도전성 커넥터(210)는, 솔더(solder), 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
절연성 충진재(220)는 제1 몰딩층(140)의 관통홀(141)을 채우는 제1 부분(221)을 포함할 수 있다. 절연성 충진재(220)의 제1 부분(221)은 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 관통홀(141)에 의해 제공된 제1 몰딩층(140)의 내측벽 사이의 틈을 채울 수 있다. 도전성 커넥터(210)의 측벽은 절연성 충진재(220)의 제1 부분(221)에 의해 포위될 수 있으며, 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽은 절연성 충진재(220)의 제1 부분(221)을 사이에 두고 이격될 수 있다.
절연성 충진재(220)는 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 적어도 부분적으로 채울 수 있다. 즉, 절연성 충진재(220)는 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 전체적으로 채울 수도 있고, 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 부분적으로 채울 수도 있다.
또한, 절연성 충진재(220)는 제1 패키지(100)와 인터포저(300) 사이의 틈을 채우는 제2 부분(223)을 포함할 수 있다. 보다 구체적으로, 절연성 충진재(220)의 제2 부분(223)은 인터포저 기판(310)의 하면과 제1 몰딩층(140)의 상면 사이의 틈을 채우고, 인터포저 기판(310)의 하면과 제1 반도체 칩(120)의 상면 사이의 틈을 채울 수 있다.
예시적인 실시예들에서, 절연성 충진재(220)는 모세관 언더필(capillary under-fill) 방법에 형성되는 언더필 수지로 이루어질 수 있다. 또는, 예시적인 실시예들에서, 절연성 충진재(220)는 비전도성 필름(non conductive film)일 수 있다. 예시적인 실시예들에서, 절연성 충진재(220)는 제1 몰딩층(140)과는 상이한 물질을 포함할 수 있다.
한편, 본 발명의 예시적인 실시예들에 의하면, 도전성 커넥터(210)와 제1 몰딩층(140)의 내측벽 사이의 틈이 절연성 충진재(220)에 의해 채워지므로, 도전성 커넥터(210)가 보호될 수 있다. 또한, 제1 패키지(100)와 인터포저(300) 사이의 틈이 절연성 충진재(220)에 의해 채워지므로, 인터포저(300)가 제1 패키지(100) 상에 견고하게 부착될 수 있다.
한편, 도 2에 도시된 것과 같이, 제1 몰딩층(140)의 관통홀(141)은 중심 부분의 수평 폭이 가장 큰 형상을 가질 수 있다. 즉, 제1 몰딩층(140)의 관통홀(141)의 상단의 폭(141W1)은 제1 몰딩층(140)의 관통홀(141)의 중간 부분의 폭(141W2)보다 작을 수 있다.
예시적인 실시예들에서, 제1 몰딩층(140)의 하면으로부터 상면을 향하는 제1 방향에 있어서, 상기 제1 몰딩층(140)의 관통홀(141)의 하부는 상기 제1 방향으로 갈수록 폭이 점차 넓어지는 형상을 가지고, 제1 몰딩층(140)의 관통홀(141)의 상부는 상기 제1 방향으로 갈수록 폭이 점차 좁아지는 형상을 가질 수 있다.
또한, 예시적인 실시예들에서 도전성 커넥터(210)는 제1 몰딩층(140)의 관통홀(141)의 형상과 유사하게, 중심 부분의 수평 폭이 가장 큰 형상을 가질 수 있다. 즉, 도전성 커넥터(210)의 하부는 상기 제1 방향으로 갈수록 폭이 점차 넓어지는 형상을 가지고, 도전성 커넥터(210)의 상부는 상기 제1 방향으로 갈수록 폭이 점차 좁아지는 형상을 가질 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 3은 도 1의 "Ⅱ"로 표시된 영역에 대응되는 부분을 나타낸다. 도 3에 도시된 반도체 패키지는 인터포저 하부 패드(315a)를 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1 및 도 2에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 인터포저(도 1의 300 참조)는 도전성 커넥터(210)에 연결되도록 인터포저 기판(310)의 하면 상에 제공된 인터포저 하부 패드(315a)를 포함할 수 있다. 인터포저 하부 패드(315a)의 적어도 일부는 인터포저 기판(310)의 하면으로부터 돌출될 수 있다. 인터포저 하부 패드(315a)는 전체적으로 인터포저 기판(310)의 하면으로부터 돌출될 수도 있고, 부분적으로 인터포저 기판(310)의 하면으로부터 돌출될 수도 있다.
인터포저 하부 패드(315a)가 인터포저 기판 베이스(311)로부터 돌출됨에 따라, 인터포저 하부 패드(315a)의 측벽은 절연성 충진재(220)에 의해 덮일 수 있다.
인터포저 하부 패드(315a)가 인터포저 기판(310)의 하면으로부터 돌출되어 있으므로, 리플로우 공정을 통해 도전성 커넥터(210)를 형성할 때 도전성 커넥터(210)를 구성하는 물질이 보다 더 용이하게 인터포저 하부 패드(315a)에 접착될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 도 4에 도시된 반도체 패키지(10a)는 인터포저(300a)가 제1 돌기(320)를 더 포함한다는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1 및 도 2에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 반도체 패키지(10a)는 제1 패키지(100), 인터포저(300a), 도전성 커넥터(210), 및 절연성 충진재(220)를 포함하며, 제1 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(120), 및 제1 몰딩층(140)을 포함할 수 있다.
제1 몰딩층(140)은 인터포저(300a)를 향하는 상측에 제공된 제1 트렌치(143)를 포함하며, 인터포저(300a)는 제1 몰딩층(140)의 제1 트렌치(143)에 삽입되는 제1 돌기(320)를 포함할 수 있다. 예를 들어, 인터포저(300a)의 제1 돌기(320)는 인터포저 기판(310)의 하면으로부터 돌출된 기둥 형상을 가질 수 있고, 제1 몰딩층(140)의 제1 트렌치(143)는 제1 돌기(320)를 수용하도록 제1 돌기(320)에 상응하는 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 몰딩층(140)은 복수의 제1 트렌치(143)를 포함하고, 인터포저(300a)는 복수의 제1 트렌치(143)에 삽입되는 복수의 제1 돌기(320)를 포함할 수 있다. 예를 들어, 복수의 제1 트렌치(143)는 제1 몰딩층(140)의 외곽 영역에서 제1 몰딩층(140)의 가장자리를 따라 배열될 수 있고, 복수의 제1 돌기(320)는 복수의 제1 트렌치(143)의 배열에 상응하도록 배열될 수 있다.
인터포저(300a)의 제1 돌기(320)가 제1 몰딩층(140)의 제1 트렌치(143)에 삽입됨에 따라, 인터포저(300a)는 제1 패키지(100) 상에 견고하게 고정될 수 있다. 또한, 인터포저(300a)의 제1 돌기(320)가 제1 몰딩층(140)의 제1 트렌치(143)에 삽입되면 인터포저(300a)와 제1 패키지(100)가 정렬되므로, 인터포저(300a)를 제1 패키지(100)에 조립할 때 인터포저(300a)와 제1 패키지(100) 사이의 오정렬(misalign)을 방지할 수 있다.
예시적인 실시예들에서, 인터포저(300a)의 제1 돌기(320)는 인터포저 기판(310)이 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 일정 간격(gap) 이격되도록 인터포저 기판(310)을 지지할 수 있다. 예를 들어, 인터포저 기판(310)은 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 약 10㎛ 내지 약 500㎛ 사이의 간격으로 이격될 수 있다.
보다 구체적으로, 인터포저(300a)의 제1 돌기(320)의 높이는 제1 몰딩층(140)의 제1 트렌치(143)의 깊이보다 클 수 있다. 이 경우, 제1 돌기(320)의 일부만이 제1 트렌치(143)에 삽입되고, 제1 돌기(320)의 다른 일부는 제1 몰딩층(140)의 상면 위에 위치되어 절연성 충진재(220)에 의해 포위될 수 있다. 인터포저 기판(310)은 제1 돌기(320)의 상기 다른 일부의 높이만큼 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되므로, 인터포저 기판(310)과 제1 몰딩층(140)의 상면 사이의 간격 인터포저(300a)의 제1 돌기(320)에 의해 규정될 수 있다. 또한, 제1 몰딩층(140)의 상면과 동일 평면 상에 있는 제1 반도체 칩(120)의 상면과 인터포저 기판(310) 사이의 간격도 인터포저(300a)의 제1 돌기(320)에 의해 규정될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 도 5에 도시된 반도체 패키지(10b)는 인터포저(300)가 제2 돌기(330)를 더 포함한다는 점을 제외하고는 도 4를 참조하여 설명된 반도체 패키지(10a)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 4에서 설명된 반도체 패키지(10a)와의 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 반도체 패키지(10b)는 제1 패키지(100), 인터포저(300b), 도전성 커넥터(210), 및 절연성 충진재(220)를 포함하며, 제1 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(120), 및 제1 몰딩층(140)을 포함할 수 있다.
제1 반도체 칩(120)은 인터포저(300b)를 향하는 상측에 제공된 제2 트렌치(123)를 포함하며, 인터포저(300b)는 제1 반도체 칩(120)의 제2 트렌치(123)에 삽입되는 제2 돌기(330)를 포함할 수 있다. 예를 들어, 인터포저(300b)의 제2 돌기(330)는 인터포저 기판(310)의 하면으로부터 돌출된 기둥 형상을 가질 수 있고, 제1 반도체 칩(120)의 제2 트렌치(123)는 제2 돌기(330)를 수용하도록 제2 돌기(330)에 상응하는 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(120)은 복수의 제2 트렌치(123)를 포함하고, 인터포저(300b)는 복수의 제2 트렌치(123)에 삽입되는 복수의 제2 돌기(330)를 포함할 수 있다. 예를 들어, 복수의 제2 트렌치(123)는 제1 반도체 칩(120)의 중심을 기준으로 대칭적으로 배열될 수 있고, 복수의 제1 돌기(320)는 복수의 제1 트렌치(143)의 배열에 상응하도록 배열될 수 있다.
인터포저(300b)의 제2 돌기(330)가 제1 반도체 칩(120)의 제2 트렌치(123)에 삽입됨에 따라, 인터포저(300b)는 제1 패키지(100) 상에 견고하게 고정될 수 있다. 또한, 인터포저(300b)의 제2 돌기(330)가 제1 반도체 칩(120)의 제2 트렌치(123)에 삽입되면 인터포저(300b)와 제1 패키지(100)가 정렬되므로, 인터포저(300b)를 제1 패키지(100)에 조립할 때 인터포저(300b)와 제1 패키지(100) 사이의 오정렬을 방지할 수 있다.
예시적인 실시예들에서, 인터포저(300b)의 제2 돌기(330)는 인터포저 기판(310)이 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되도록 인터포저 기판(310)을 지지할 수 있다. 보다 구체적으로, 인터포저(300b)의 제2 돌기(330)의 높이는 제1 반도체 칩(120)의 제2 트렌치(123)의 깊이보다 클 수 있다. 이 경우, 제2 돌기(330)의 일부만이 제2 트렌치(123)에 삽입되고, 제2 돌기(330)의 다른 일부는 제1 반도체 칩(120)의 상면 위에 위치되어 절연성 충진재(220)에 의해 포위될 수 있다. 인터포저 기판(310)은 제2 돌기(330)의 상기 다른 일부의 높이만큼 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되므로, 인터포저 기판(310)과 제1 반도체 칩(120)의 상면 사이의 간격은 인터포저(300b)의 제2 돌기(330)에 의해 규정될 수 있다. 또한, 제1 반도체 칩(120)의 상면과 동일 평면 상에 있는 제1 몰딩층(140)의 상면과 인터포저 기판(310) 사이의 간격도 인터포저(300b)의 제2 돌기(330)에 의해 규정될 수 있다.
예시적인 실시예들에서, 인터포저(300b)의 제2 돌기(330)는 인터포저(300b)의 제1 돌기(320)와 협력하여, 인터포저 기판(310)이 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되도록 인터포저 기판(310)을 지지할 수 있고, 또한 인터포저 기판(310)과 제1 몰딩층(140) 사이의 간격 및 인터포저 기판(310)과 제1 반도체 칩(120) 사이의 간격을 규정할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 도 6에 도시된 반도체 패키지(10c)는 인터포저(300c)가 스페이서(340)를 더 포함한다는 점을 제외하고는 도 4를 참조하여 설명된 반도체 패키지(10a)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 4에서 설명된 반도체 패키지(10a)와의 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 반도체 패키지(10c)는 제1 패키지(100), 인터포저(300c), 도전성 커넥터(210), 및 절연성 충진재(220)를 포함하며, 제1 패키지(100)는 제1 패키지 기판(110), 제1 반도체 칩(120), 및 제1 몰딩층(140)을 포함할 수 있다.
인터포저(300c)는 제1 반도체 칩(120)의 상면에 접촉되는 스페이서(340)를 포함할 수 있다. 스페이서(340)는 인터포저 기판(310)의 하면으로부터 돌출된 기둥 형상을 가질 수 있다. 예시적인 실시예들에서, 인터포저(300c)는 균일한 높이를 가지는 복수의 스페이서(340)를 포함할 수 있다. 복수의 스페이서(340) 각각의 하면은 제1 반도체 칩(120)의 상면에 접촉되고, 복수의 스페이서(340) 각각의 측벽은 절연성 충진재(220)에 의해 포위될 수 있다.
인터포저(300c)의 스페이서(340)는 제1 반도체 칩(120)의 상면과 인터포저 기판(310) 사이의 간격을 규정할 수 있고, 제1 반도체 칩(120)의 상면과 동일 평면 상에 있는 제1 몰딩층(140)의 상면과 인터포저 기판(310) 사이의 간격을 규정할 수 있다. 즉, 인터포저(300c)의 스페이서(340)는 인터포저 기판(310)이 제1 반도체 칩(120)의 상면으로부터 일정 간격 이격되도록 인터포저 기판(310)을 지지할 수 있다.
예시적인 실시예들에서, 인터포저(300c)의 스페이서(340)는 인터포저(300c)의 제1 돌기(320)와 협력하여, 인터포저 기판(310)이 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되도록 인터포저 기판(310)을 지지할 수 있고, 또한 인터포저 기판(310)과 제1 몰딩층(140) 사이의 간격 및 인터포저 기판(310)과 제1 반도체 칩(120) 사이의 간격을 규정할 수 있다.
나아가, 인터포저(300c)가 도 5를 참조하여 설명된 제2 돌기(330)를 더 포함하는 경우, 인터포저(300c)의 스페이서(340), 제1 돌기(320), 및 제2 돌기(330)는 서로 협력하여, 인터포저 기판(310)이 제1 몰딩층(140)의 상면 및 제1 반도체 칩(120)의 상면으로부터 이격되도록 인터포저 기판(310)을 지지할 수 있고, 또한 인터포저 기판(310)과 제1 몰딩층(140) 사이의 간격 및 인터포저 기판(310)과 제1 반도체 칩(120) 사이의 간격을 규정할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다. 도 7에 도시된 반도체 패키지(10d)는 매립형 반도체 장치(160)를 더 포함한다는 점을 제외하고는 도 1을 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 반도체 패키지(10)는 제1 패키지 기판(110)에 매립된(embedded) 매립형 반도체 장치(160)를 더 포함할 수 있다. 예를 들어, 매립형 반도체 장치(160)는 제1 패키지 기판(110)의 리세스부에 수용될 수 있다. 매립형 반도체 장치(160)는 접착 필름(163)에 의해 리세스부의 바닥면 상에 부착될 수 있고, 제1 패키지 기판(110)의 상기 리세스부에는 매립형 반도체 장치(160)의 적어도 일부를 덮는 매립 절연층(170)이 제공될 수 있다.
매립형 반도체 장치(160)는 제1 반도체 칩(120)과 전기적으로 연결될 수 있다. 예를 들면, 매립형 반도체 장치(160)는 패드(161)가 마련된 일 표면이 제1 반도체 칩(120)을 향하도록 제1 패키지 기판(110)의 상기 리세스부에 수용될 수 있다. 매립형 반도체 장치(160)의 패드(161)와 제1 반도체 칩(120)의 제1 칩 패드(121) 사이에 배치된 연결 단자(133)를 통해, 매립형 반도체 장치(160)와 제1 반도체 칩(120)은 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 매립형 반도체 장치(160)는 메모리 칩, 로직 칩, 능동 소자 또는 수동 소자일 수도 있다. 예시적인 실시예들에서, 매립형 반도체 장치(160)는 제1 반도체 칩(120)과 상이한 종류의 반도체 칩일 수 있다. 예를 들면, 제1 반도체 칩(120)이 AP와 같은 로직 칩일 때, 매립형 제1 반도체 칩(120)은 메모리 칩일 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10e)를 나타내는 단면도이다. 도 8에 도시된 반도체 패키지(10e)는 제2 패키지(400)를 더 포함한다는 점을 제외하고는 도 1을 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 이하에서 설명의 편의를 위하여, 도 1에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 반도체 패키지(10e)는 제1 패키지(100), 제1 패키지(100) 상에 적층된 인터포저(300), 및 인터포저(300) 상에 적층된 제2 패키지(400)를 포함할 수 있다. 상기 반도체 패키지(10)는 제1 패키지(100)와 제2 패키지(400)가 각각 하부 패키지와 상부 패키지를 구성하는 패키지 온 패키지(package on package) 타입의 반도체 패키지일 수 있다.
제2 패키지(400)는 제2 패키지 기판(410), 제2 패키지 기판(410) 상의 제2 반도체 칩(420), 및 제2 반도체 칩(420)의 적어도 일부를 덮는 제2 몰딩층(440)을 포함할 수 있다.
제2 패키지 기판(410)은 예를 들면, 인쇄회로기판일 수 있다. 제2 패키지 기판(410)은 제2 패키지 기판(410)의 상면 및 하면 상에 각각 형성된 상부 패드 및 하부 패드를 포함할 수 있다. 제2 패키지 기판(410)은 제2 패키지 기판(410)의 상기 하부 패드와 인터포저(300)의 인터포저 상부 패드(316) 사이에 개재된 연결 단자(490)를 통해 인터포저(300)에 전기적으로 연결될 수 있다.
제2 반도체 칩(420)은 예를 들어 페이스-업(face-up) 방식으로 패키지 기판 상에 실장될 수 있다. 이 경우, 제2 반도체 칩(420)의 제2 칩 패드(421)는 도전성 와이어(430)를 통해서 제2 패키지 기판(410)의 상기 상부 패드에 전기적으로 연결될 수 있다. 다만, 이에 한정되지 않고, 제2 반도체 칩(420)은 플립 칩 방식으로 패키지 기판 상에 실장될 수도 있다. 제2 반도체 칩(420)은 인터포저(300)를 통해서, 제1 반도체 칩(120) 또는 외부 연결 단자(400)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(120)과 제2 반도체 칩(420)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(120)이 로직 칩일 때, 제2 반도체 칩(420)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package)일 수 있다. 또는, 다른 예시적인 실시예들에서, 제1 반도체 칩(120)과 제2 반도체 칩(420)은 동종의 반도체 칩일 수도 있다.
도 9a 내지 도 9g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서는, 도 9a 내지 도 9g를 참조하여 도 6에 예시된 반도체 패키지(10c)의 제조 방법을 설명한다.
도 9a를 참조하면, 제1 패키지 기판(110) 상에 제1 반도체 칩(120)을 실장한다. 제1 반도체 칩(120)은 제1 칩 패드(121)가 제1 패키지 기판(110)의 상면을 향하도록 제1 패키지 기판(110) 상에 부착될 수 있다. 제1 반도체 칩(120)의 제1 칩 패드(121)는 칩 연결 단자(131)를 통하여 제1 패키지 기판(110)의 상부 패드(116)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 상기 제1 패키지 기판(110)은 다수의 PCB가 연결된 PCB 스트립 구조를 가질 수 있으며, 제1 패키지 기판(110) 상에는 복수의 제1 반도체 칩(120)이 함께 실장될 수 있다.
제1 반도체 칩(120)을 제1 패키지 기판(110) 상에 실장한 이후, 제1 패키지 기판(110) 상에 도전성 커넥터(210)를 형성한다. 도전성 커넥터(210)는 제1 반도체 칩(120)의 측벽으로부터 수평 방향으로 이격된 위치에 형성되며, 제1 패키지 기판(110)의 상부 패드(116) 상에 형성될 수 있다. 상기 도전성 커넥터(210)는, 예를 들면 솔더볼, 솔더 범프, 도전성 포스트일 수 있다.
도 9b를 참조하면, 제1 반도체 칩(120)을 몰딩하는 제1 몰딩층(140)을 형성한다. 제1 몰딩층(140)은 제1 반도체 칩(120) 및 도전성 커넥터(210)를 덮도록 제1 패키지 기판(110)의 상면 상에 형성될 수 있다. 예를 들어, 제1 몰딩층(140)은 몰디드 언더필(molded underfill) 공정을 통해 형성되어, 제1 반도체 칩(120)과 제1 패키지 기판(110) 사이의 틈을 채울 수 있다.
도 9c를 참조하면, 제1 반도체 칩(120) 및 도전성 커넥터(210)가 노출될 때까지, 도 9b의 결과물에 대한 연마 공정을 수행한다. 상기 연마 공정에 의해, 제1 몰딩층(140)의 일부, 제1 반도체 칩(120)의 일부, 및 도전성 커넥터(210)의 일부가 제거될 수 있다. 상기 연마 공정이 수행된 결과, 제1 반도체 칩(120)의 상면, 제1 몰딩층(140)의 상면, 및 도전성 커넥터(210)의 상면은 평탄화될 수 있다. 제1 반도체 칩(120)의 상면, 제1 몰딩층(140)의 상면, 및 도전성 커넥터(210)의 상면은 동일 평면 상에 있을 수 있다. 예를 들어, 상기 연마 공정은 다이아몬드 휠(wheel)을 이용한 그라인딩 공정, 에치백(etch-back), 화학적 기계적 연마(Chemical Mechanical Polishing) 등을 포함할 수 있다.
예시적인 실시예들에서, 상기 연마 공정을 통해 제1 반도체 칩(120)의 일부가 제거될 수 있으며, 이에 따라 제1 반도체 칩(120)의 두께가 감소될 수 있다.
도 9d를 참조하면, 상기 연마 공정을 수행한 이후, 제1 몰딩층(140)의 일부를 제거하여 제1 트렌치(143)를 형성할 수 있다. 상기 제1 트렌치(143)는 예를 들면 레이저 드릴링, 식각 공정 등에 의해 형성될 수 있다.
도 9e를 참조하면, 제1 트렌치(143)를 형성한 이후, 인터포저(300)를 제1 몰딩층(140) 및 제1 반도체 칩(120) 상에 배치한다. 인터포저(300)의 제1 돌기(320)가 제1 몰딩층(140)의 제1 트렌치(143)에 삽입됨에 따라, 인터포저(300)는 제1 몰딩층(140) 상에 정렬될 수 있다. 인터포저(300)가 제1 몰딩층(140) 상에 배치되었을 때, 인터포저(300)의 제1 돌기(320) 및 스페이서(340)에 의해 인터포저 기판(310)은 제1 몰딩층(140)의 상면으로부터 일정 간격 이격될 수 있다.
예시적인 실시예들에서, 제1 패키지 기판(110)의 PCB 스트립 구조를 가지는 경우, 복수의 인터포저(300)가 제1 패키지 기판(110) 상의 복수의 제1 반도체 칩(120) 상에 배치될 수 있다.
도 9f를 참조하면, 인터포저(300)를 제1 몰딩층(140) 및 제1 반도체 칩(120) 상에 배치한 이후에, 도전성 커넥터(210)를 인터포저 기판(310)의 인터포저 하부 패드(315)에 접착되도록 리플로우 공정을 수행한다. 리플로우 공정 시, 도전성 커넥터(210)를 구성하는 물질은 액상으로 용융된 후에 경화되는 과정을 거치게 된다. 리플로우 공정 동안, 액상으로 용융된 도전성 커넥터(210)를 구성하는 물질은 표면 장력에 의해 상부가 볼록하게 변형되면서 금속으로 구성된 인터포저 하부 패드(315)에 접착될 수 있다. 이후, 도전성 커넥터(210)를 이루는 물질은 인터포저 하부 패드(315)에 접착된 상태로 경화될 수 있다. 도전성 커넥터(210)가 경화된 결과, 도전성 커넥터(210)는 하부 패드(115)에 접착되도록 신장되고, 액상에서 고상으로 상변화하는 과정에서 도전성 커넥터(210)의 부피가 일부 감소하게 되며, 이에 따라 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이에는 틈이 형성될 수 있다.
도 9g를 참조하면, 상기 리플로우 공정을 수행한 이후, 절연성 충진재(220)를 형성한다. 절연성 충진재(220)는 인터포저(300)와 제1 몰딩층(140) 사이의 틈을 채우고, 인터포저(300)와 제1 반도체 칩(120) 사이의 틈을 채우도록 형성될 수 있다. 절연성 충진재(220)를 통해서, 복수의 인터포저(300)는 패키지 기판(110) 상에 접착될 수 있다.
또한, 절연성 충진재(220)는 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 채우도록 형성될 수 있다.
예시적인 실시예들에서, 절연성 충진재(220)를 형성하기 위해, 이웃하는 인터포저(300) 사이의 틈을 통해 절연성 충진 물질을 주입할 수 있다. 예를 들어, 노즐을 이용하여 상기 절연성 충진 물질을 주입할 수 있다. 상기 절연성 충진 물질은 모세관 현상에 의해, 인터포저(300)와 제1 몰딩층(140) 사이의 틈, 인터포저(300)와 제1 반도체 칩(120) 사이의 틈, 및 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈으로 유동할 수 있다. 상기 절연성 충진 물질이 경화됨에 따라, 인터포저(300)와 제1 몰딩층(140) 사이의 틈, 인터포저(300)와 제1 반도체 칩(120) 사이의 틈, 및 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 각각 채우는 절연성 충진재(220)가 형성될 수 있다.
다른 예시적인 실시예들에서, 절연성 충진재(220)는 비전도성 필름을 이용하여 형성될 수 있다. 보다 구체적으로, 절연성 충진재(220)는 도 9e를 참조하여 설명된 바와 같이 인터포저(300)를 제1 몰딩층(140) 및 제1 반도체 칩(120) 상에 배치할 때, 인터포저(300)의 하면 상에는 비전도성 필름이 배치될 수 있다. 이후, 상기 비전도성 필름에 대한 열 압착 공정을 수행하면, 비전도성 필름을 이루는 물질이 인터포저(300)와 제1 몰딩층(140) 사이의 틈, 인터포저(300)와 제1 반도체 칩(120) 사이의 틈, 및 도전성 커넥터(210)의 측벽과 제1 몰딩층(140)의 내측벽 사이의 틈을 채우도록 유동할 수 있다.
절연성 충진재(220)를 형성한 이후, 소잉 블레이드(sawing blade)를 이용하여 스크라이브 레인(SL)을 따라 도 9g에 도시된 결과물을 절단하는 싱귤레이션 공정을 수행하여, 도 6에 도시된 것과 같이 개별화된 반도체 패키지(10c)를 완성할 수 있다.
일반적인 반도체 패키지의 경우, 패키지 기판과 인터포저를 연결하는 커넥터를 형성할 때, 몰딩층에 덮여 있는 커넥터를 노출시키기 위한 레이저 드릴링을 수행하게 된다. 상기 레이저 드릴링이 수행되는 동안 상기 커넥터의 표면에 산화물이 형성되거나, 이물질이 커넥터 주변에 잔류하게 되는 문제가 빈번하게 발생되었다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 제1 몰딩층(140)에 덮여 있는 도전성 커넥터(210)는 그라인딩 등의 연마 공정에 의해 노출될 수 있으므로, 도전성 커넥터(210)를 노출시키기 위한 레이저 드릴링 공정이 생략될 수 있다. 상기 레이저 드릴링 공정이 생략되므로, 도전성 커넥터(210)를 이용한 제1 패키지 기판(110)과 인터포저(300) 사이의 접합 신뢰성이 향상될 수 있고, 또한 반도체 패키지(10)의 제조 공정이 간소화되고 제조 비용이 절감될 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 도전성 커넥터(210)를 노출시키기 위한 연마 공정 시 제1 반도체 칩(120)의 두께를 줄일 수 있으므로, 경박 단소화된 반도체 패키지(10c)를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 제1 패키지
110: 패키지 기판 120: 제1 반도체 칩
140: 제1 몰딩층 210: 도전성 커넥터
220: 절연성 충진재 300: 인터포저
310: 인터포저 기판

Claims (10)

  1. 제1 패키지 기판;
    상기 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩의 측벽을 덮고, 관통홀을 포함하는 몰딩층;
    상기 제1 반도체 칩 및 상기 몰딩층 상의 인터포저;
    상기 몰딩층의 관통홀에 수용되고, 상기 제1 패키지 기판 및 상기 인터포저에 연결된 도전성 커넥터; 및
    상기 도전성 커넥터의 측벽을 포위하도록 상기 몰딩층의 관통홀을 채우는 제1 부분을 포함하는 절연성 충진재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 절연성 충진재는 상기 제1 반도체 칩과 상기 인터포저 사이 및 상기 몰딩층과 상기 인터포저 사이에 채워진 제2 부분을 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 도전성 커넥터는 상기 절연성 충진재의 상기 제1 부분을 사이에 두고 상기 관통홀에 의해 제공된 상기 몰딩층의 내측벽으로부터 이격된 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 인터포저는 상기 도전성 커넥터에 연결되도록 인터포저 기판의 하면 상에 제공된 인터포저 하부 패드를 포함하고,
    상기 인터포저 하부 패드의 적어도 일부분은 상기 인터포저 기판의 상기 하면으로부터 돌출된 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 몰딩층은 제1 트렌치를 포함하고,
    상기 인터포저는 상기 몰딩층의 상기 제1 트렌치에 삽입되는 제1 돌기를 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 칩은 제2 트렌치를 포함하고,
    상기 인터포저는 상기 제1 반도체 칩의 상기 제2 트렌치에 삽입되는 제2 돌기를 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 인터포저는 인터포저 기판과 상기 인터포저 기판의 하면 상의 스페이서를 포함하고,
    상기 스페이서는 상기 제1 반도체 칩의 상면에 접촉하여 상기 인터포저 기판과 상기 제1 반도체 칩 사이의 간격을 규정하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 기판에 매립되고 상기 제1 반도체 칩에 전기적으로 연결된 매립형 반도체 장치를 더 포함하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 반도체 칩을 측벽을 덮고, 제1 트렌치를 포함하는 몰딩층;
    상기 반도체 칩 및 상기 몰딩층 상의 인터포저로서, 인터포저 기판 및 상기 인터포저 기판의 하면으로부터 돌출되어 상기 제1 트렌치에 삽입되는 제1 돌기를 포함하는 상기 인터포저; 및
    상기 몰딩층을 관통하고, 상기 패키지 기판 및 상기 인터포저에 연결된 도전성 커넥터;
    를 포함하는 반도체 패키지.
  10. 제1 패키지 기판, 상기 패키지 기판 상의 제1 반도체 칩, 및 상기 제1 반도체 칩의 측벽을 덮는 몰딩층;을 포함하는 제1 패키지;
    상기 제1 패키지 상의 인터포저;
    상기 몰딩층의 관통홀에 수용되고, 상기 인터포저와 상기 패키지 기판을 전기적으로 연결시키는 도전성 커넥터;
    상기 인터포저와 상기 제1 패키지 사이를 채우고, 상기 도전성 커넥터의 측벽을 포위하도록 상기 몰딩층의 상기 관통홀을 채우는 절연성 충진재; 및
    상기 인터포저 상의 제2 패키지로서, 제2 패키지 기판과 상기 제2 패키지 기판 상의 제2 반도체 칩을 포함하는 상기 제2 패키지;
    를 포함하고,
    상기 몰딩층의 상면과 상기 제1 반도체 칩의 상면은 동일 평면 상에 있는 반도체 패키지.
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