KR102562315B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판, 베이스 기판 상에 실장되는 제1 반도체 칩, 베이스 기판 상에 형성되고 제1 반도체 칩을 둘러싸는 댐 구조체, 제1 반도체 칩 상에 적층되는 제2 반도체 칩, 베이스 기판, 제1 반도체 칩, 및 제2 반도체 칩 사이에 각각 형성되는 비전도성 필름, 그리고 베이스 기판, 제1 반도체 칩, 및 제2 반도체 칩을 덮는 몰딩 부재를 포함하고, 제1 반도체 칩의 상면과 댐 구조체의 상면은 실질적으로 동일한 레벨에 위치한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 비전도성 필름을 포함하는 반도체 패키지에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들, 예를 들어 반도체 칩의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장되는 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 부품을 구성하는 다수의 반도체 칩들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있도록, 반도체 칩의 스택을 위해 비전도성 필름을 포함하는 반도체 패키지에 관한 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되는 제1 반도체 칩; 상기 베이스 기판 상에 형성되고, 상기 제1 반도체 칩을 둘러싸는 댐 구조체; 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩; 상기 베이스 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩 사이에 각각 형성되는 비전도성 필름; 및 상기 베이스 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩을 덮는 몰딩 부재;를 포함하고, 상기 제1 반도체 칩의 상면과 상기 댐 구조체의 상면은 실질적으로 동일한 레벨에 위치한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되는 반도체 칩; 상기 베이스 기판 상에 형성되고, 상기 반도체 칩을 둘러싸는 댐 구조체; 상기 베이스 기판과 상기 반도체 칩 사이에 형성되는 비전도성 필름; 및 상기 베이스 기판 및 상기 반도체 칩을 덮는 몰딩 부재;를 포함하고, 상기 반도체 칩의 상면, 상기 댐 구조체의 상면, 및 상기 비전도성 필름의 상면은 실질적으로 동일한 레벨에 위치한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판; 상기 베이스 기판 상에 실장되고, 내부에 관통 전극을 포함하는 복수의 반도체 칩; 상기 베이스 기판 상에 형성되고, 상기 복수의 반도체 칩 중 최하층의 반도체 칩을 둘러싸는 댐 구조체; 상기 베이스 기판 상기 최하층의 반도체 칩 사이 및 상기 복수의 반도체 칩 사이에 각각 형성되고, 상기 관통 전극에 연결되는 복수의 연결 범프; 상기 베이스 기판 상기 최하층의 반도체 칩 사이 및 상기 복수의 반도체 칩 사이에 각각 형성되는 복수의 비전도성 필름; 및 상기 베이스 기판 및 상기 복수의 반도체 칩을 덮는 몰딩 부재;를 포함하고, 상기 최하층의 반도체 칩의 상면과 상기 댐 구조체의 상면은 실질적으로 동일한 레벨에 위치한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 베이스 기판 상에 댐 구조체를 형성하여, 비전도성 필름이 베이스 기판의 수직 방향으로 오버플로우(overflow) 되는 것을 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 3 내지 도 5는 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
구체적으로, 도 1a는 반도체 패키지의 측단면도이고, 도 1b는 반도체 패키지의 평면 투시도이고, 도 1c는 도 1a의 CC 부분의 확대도이다.
도 1a 내지 도 1c를 함께 참조하면, 반도체 패키지(10)는, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함할 수 있다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)은, 제1 내지 제4 연결 범프들(170, 270, 370, 470)을 통하여 서로 전기적으로 연결되거나, 베이스 기판(500)과 전기적으로 연결될 수 있다. 또한, 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 및 베이스 기판(500)은 비전도성 필름(non-conductive film, NCF)에 의하여 서로 부착될 수 있다.
본 명세서에서, 베이스 기판(500)과 제1 반도체 칩(100)의 사이에 배치되는 비전도성 필름을 제1 비전도성 필름(150)으로 지칭하고, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 사이에 각각 배치되는 비전도성 필름을 제2 비전도성 필름(160)으로 지칭한다. 제1 비전도성 필름(150) 및 제2 비전도성 필름(160)을 구성하는 물질은 동일하다. 비전도성 필름에 대한 자세한 내용은 후술한다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 모두 동일한 종류의 메모리 칩일 수 있고, 또는 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 중 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다.
상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 HBM(High Bandwidth Memory)일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 또는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 적층된 형상을 예시적으로 도시하지만, 반도체 패키지(10) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(10) 내에 2개, 3개, 또는 5개 이상의 반도체 칩들이 적층될 수도 있다.
상기 제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 반도체 소자층(120), 제1 관통 전극(130), 제1 하부 연결 패드(142), 제1 상부 연결 패드(144), 및 제1 연결 범프(170)를 포함할 수 있다.
상기 제1 반도체 기판(110)은 서로 대향하는 활성면(도시된 바에 따르면, 하면) 및 비활성면(도시된 바에 따르면, 상면)을 구비할 수 있다. 제1 반도체 기판(110)은 상기 제1 반도체 기판(110)의 하면 측에 형성된 제1 반도체 소자층(120)을 포함할 수 있다. 제1 관통 전극(130)은 제1 반도체 기판(110)을 관통하며, 제1 반도체 기판(110)의 상면으로부터 하면을 향하여 연장될 수 있고, 제1 반도체 소자층(120) 내에 구비된 제1 배선 구조(140)와 연결될 수 있다. 제1 하부 연결 패드(142)는 제1 반도체 소자층(120) 상에 형성될 수 있으며, 제1 배선 구조(140)를 통하여 제1 관통 전극(130)과 전기적으로 연결될 수 있다.
상기 제1 반도체 기판(110)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 또는 제1 반도체 기판(110)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 제1 반도체 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들어, 제1 반도체 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 제1 반도체 소자층(120)은 복수의 개별 소자(예를 들어, 집적회로 소자, 반도체 소자, 수동 소자 등)를 제1 반도체 기판(110)에 형성되는 다른 배선과 연결하기 위한 제1 배선 구조(140)를 포함할 수 있다. 제1 배선 구조(140)는 금속 배선층 및 비아 플러그를 포함할 수 있다. 예를 들어, 제1 배선 구조(140)는 2개 이상의 금속 배선층 또는 2개 이상의 비아 플러그가 번갈아 적층되는 다층 구조일 수 있다.
상기 제1 관통 전극(130)은 제1 반도체 기판(110)의 상면으로부터 하면을 향하여 연장될 수 있고, 제1 반도체 소자층(120) 내부로 연장되어, 제1 배선 구조(140)와 전기적으로 연결될 수 있다. 제1 관통 전극(130)의 적어도 일부는 기둥 형상일 수 있다.
상기 제1 하부 연결 패드(142)는 제1 반도체 소자층(120) 상에 배치될 수 있고, 제1 반도체 소자층(120) 내부의 제1 배선 구조(140)와 전기적으로 연결될 수 있다. 제1 하부 연결 패드(142)는 제1 배선 구조(140)를 통해 제1 관통 전극(130)과 전기적으로 연결될 수 있다. 제1 하부 연결 패드(142)는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중에서 선택된 적어도 하나를 포함할 수 있다.
도시되지는 않았으나, 상기 제1 반도체 소자층(120) 상에는 제1 반도체 소자층(120) 내의 제1 배선 구조(140)와 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 하부 패시베이션층이 형성될 수 있다. 상기 하부 패시베이션층은 제1 하부 연결 패드(142)의 상면의 일부분을 노출시킬 수 있다.
상기 제1 반도체 기판(110)의 상면 상에는 제1 관통 전극(130)과 전기적으로 연결되는 제1 상부 연결 패드(144)가 형성될 수 있다. 제1 상부 연결 패드(144)는 제1 하부 연결 패드(142)와 동일한 물질로 구성될 수 있다. 또한, 도시되지는 않았으나, 상부 패시베이션층이 제1 반도체 기판(110)의 상면 상에서 제1 관통 전극(130)의 측면 일부를 둘러싸도록 형성될 수 있다.
상기 제1 연결 범프(170)는 제1 하부 연결 패드(142)에 접촉하여 배치될 수 있다. 상기 제1 연결 범프(170)는 제1 반도체 칩(100)을 베이스 기판(500)과 전기적으로 연결하는 역할을 수행할 수 있다. 제1 연결 범프(170)를 통해 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 동작을 위한 제어 신호, 전원 신호, 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)에 저장될 데이터 신호를 외부로부터 제공받거나, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)에 저장된 데이터를 외부로 제공할 수 있다. 예를 들어, 상기 제1 연결 범프(170)는 필라 구조, 볼 구조, 또는 솔더층으로 이루어질 수 있다.
상기 제2 반도체 칩(200)은 제2 반도체 기판(210), 제2 배선 구조(240)를 갖는 제2 반도체 소자층(220), 제2 관통 전극(230), 제2 하부 연결 패드(242), 제2 상부 연결 패드(244), 및 제2 연결 범프(270)를 포함할 수 있다.
상기 제2 반도체 칩(200)은 제1 반도체 칩(100)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 배치되는 제2 연결 범프(270)를 통하여, 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
또한, 상기 제1 반도체 칩(100)의 상면과 제2 반도체 칩(200)의 하면 사이에는 제2 비전도성 필름(160)이 배치되어 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 부착시킬 수 있다. 제2 비전도성 필름(160)은 도시된 바와 같이, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 주변 방향으로, 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 측면들로부터 돌출될 수 있고, 상기 돌출된 제2 비전도성 필름(160)의 일부는 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 측면들의 일부를 덮을 수 있다. 이에 더해, 상기 돌출된 제2 비전도성 필름(160)의 측면(160S)은 곡면을 형성할 수 있다.
상기 제3 반도체 칩(300)은 제3 반도체 기판(310), 제3 배선 구조(340)를 갖는 제3 반도체 소자층(320), 제3 관통 전극(330), 제3 하부 연결 패드(342), 제3 상부 연결 패드(344), 및 제3 연결 범프(370)를 포함할 수 있다.
상기 제4 반도체 칩(400)은 제4 반도체 기판(410), 제4 배선 구조(440)를 갖는 제4 반도체 소자층(420), 제4 하부 연결 패드(442), 및 제4 연결 범프(470)를 포함할 수 있다. 상기 제4 반도체 칩(400)은 제1 내지 제3 반도체 칩들(100, 200, 300)과 달리, 관통 전극 및 상부 연결 패드를 포함하지 않을 수 있다.
상기 제3 반도체 칩(300)은 제2 반도체 칩(200)의 상면 상에 실장될 수 있고, 상기 제4 반도체 칩(400)은 제3 반도체 칩(300)의 상면 상에 실장될 수 있다. 제2 반도체 칩(200)과 제3 반도체 칩(300)의 사이에는, 제3 연결 범프(370) 및 상기 제3 연결 범프(370)의 측면을 둘러싸는 제2 비전도성 필름(160)이 배치될 수 있다. 이와 동일하게, 제3 반도체 칩(300)과 제4 반도체 칩(400)의 사이에는, 제4 연결 범프(470) 및 상기 제4 연결 범프(470)의 측면을 둘러싸는 제2 비전도성 필름(160)이 배치될 수 있다.
상기 제2 내지 제4 반도체 칩들(200, 300, 400)은 제1 반도체 칩(100)과 동일하거나 유사한 기술적 특징을 가지므로, 제2 내지 제4 반도체 칩들(200, 300, 400)에 대한 상세한 설명은 생략한다.
베이스 기판(500)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 인터포저(interposer)일 수 있다.
상기 베이스 기판(500)이 인쇄 회로 기판인 경우, 베이스 기판(500)은 기판 몸체부(510), 하면 패드(520), 상면 패드(530), 및 상기 기판 몸체부(510)의 하면 및 상면에 형성된 솔더레지스트층(미도시)을 포함할 수 있다. 상기 기판 몸체부(510) 내에는, 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 내부 배선(미도시)이 형성될 수 있다. 하면 패드(520) 및 상면 패드(530)는 상기 기판 몸체부(510)의 하면 및 상면에 패터닝된 회로 배선 중 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
상기 베이스 기판(500)이 인터포저인 경우, 베이스 기판(500)은 반도체 물질로 이루어진 기판 몸체부(510) 및 상기 기판 몸체부(510)의 하면 및 상면에 각각 형성된 하면 패드(520) 및 상면 패드(530)를 포함할 수 있다. 상기 기판 몸체부(510)는 예를 들어, 반도체 웨이퍼로부터 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 하면, 상면, 또는 내부에는 내부 배선(미도시)이 형성될 수 있다. 또한, 상기 기판 몸체부(510)의 내부에는 하면 패드(520) 및 상면 패드(530)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다.
상기 베이스 기판(500)의 하면에는 외부 연결 단자(540)가 부착될 수 있다. 외부 연결 단자(540)는 하면 패드(520)에 부착될 수 있다. 외부 연결 단자(540)는 예를 들어, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(540)는 반도체 패키지(10)와 외부 장치(미도시)를 전기적으로 연결할 수 있다.
또한, 상기 베이스 기판(500)과 제1 반도체 칩(100)의 사이에는 제1 비전도성 필름(150)이 형성될 수 있다. 제1 비전도성 필름(150)은 베이스 기판(500)과 제1 반도체 칩(100)의 사이에 배치되어, 제1 연결 범프(170)의 측면을 둘러쌀 수 있다. 제1 비전도성 필름(150)은 도시된 바와 같이, 제1 반도체 칩(100)의 주변 방향으로 제1 반도체 칩(100)의 측면으로부터 돌출될 수 있고, 상기 돌출된 제1 비전도성 필름(150)은 제1 반도체 칩(100)의 측면을 덮을 수 있다. 이에 더해, 상기 돌출된 제1 비전도성 필름(150)의 측면(150S)은 편평면을 형성할 수 있다.
비전도성 필름에 대해 좀 더 자세히 설명한다. 상기 비전도성 필름은 접착 수지와 플럭스(flux)를 포함할 수 있다. 상기 접착 수지는 상기 비전도성 필름을 제1 내지 제4 반도체 칩들(100, 200, 300, 400)에 접착하는 역할을 수행할 수 있다. 상기 접착 수지는 예를 들어, 열경화성 수지일 수 있다.
상기 접착 수지는 열과 압력을 받으면 겔 상태에서 액체 상태로 변화한 후 경화된다. 이와 같은 성질로 인하여, 일반적으로 반도체 패키지 제조 공정에서, 비전도성 필름의 측면은 곡면을 형성할 수 있다. 이에 따라, 제2 비전도성 필름(160)의 측면(160S)은 곡면을 형성할 수 있다.
상기 플럭스는 반도체 패키지 제조 공정에서 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 간의 전기적 접합을 위한 솔더링에 사용될 수 있다. 플럭스는 솔더의 퍼짐성 및 젖음성을 향상시키며, 플럭스는 솔더가 도포될 부위에 미리 도포되거나 비전도성 필름 내에 포함될 수 있다. 예를 들어, 상기 플럭스는 수지계, 유기계, 무기계로 분류되며, 전자 장치에 사용되는 플럭스는 수지계가 일반적이다.
댐 구조체(600)가 베이스 기판(500) 상에서 제1 반도체 칩(100)을 둘러싸도록 배치될 수 있다. 상기 제1 비전도성 필름(150)의 측면(150S)은 댐 구조체(600)와 맞닿아 편평면을 형성할 수 있다. 댐 구조체(600)는 제1 반도체 칩(100)과 일정 거리를 이격하여 배치되고, 제1 반도체 칩(100)의 측면을 모두 둘러싸는 일체형 구조로 형성될 수 있다.
상기 댐 구조체(600)의 상면(600T)은 제1 반도체 칩(100)의 상면(100T)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 댐 구조체(600)의 두께(600H)와 제1 반도체 칩(100)의 두께(100H)는 실질적으로 동일할 수 있다.
또한, 상기 댐 구조체(600)의 상면(600T)은 제1 비전도성 필름(150)의 상면(150T)과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 댐 구조체(600)의 두께(600H)와 제1 비전도성 필름(150)의 두께(150H)도 실질적으로 동일할 수 있다.
따라서, 댐 구조체(600), 제1 반도체 칩(100), 및 제1 비전도성 필름(150)은 모두 실질적으로 동일한 두께를 가질 수 있다.
상기 댐 구조체(600)는 앞서 설명한 비전도성 필름을 구성하는 물질과 유사한 물질로 구성될 수 있다. 다만, 상기 댐 구조체(600)를 구성하는 물질이 이에 한정되는 것은 아니다.
몰딩 부재(700)가 베이스 기판(500) 상에서 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 감싸도록 형성될 수 있다. 상기 몰딩 부재(700)는 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들을 둘러쌀 수 있다. 구체적으로, 몰딩 부재(700)는 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들 및 제2 비전도성 필름(160)의 측면을 둘러싸고, 상기 제1 및 제2 비전도성 필름들(150, 160)이 외부로 노출되지 않도록 형성될 수 있다.
일부 실시예들에서, 상기 몰딩 부재(700)는 제4 반도체 칩(400)의 상면을 덮을 수 있다. 다른 실시예들에서, 상기 몰딩 부재(700)는 제4 반도체 칩(400)의 상면을 외부로 노출시킬 수 있다. 또한, 몰딩 부재(700)가 댐 구조체(600)의 상면 및 내부 측벽을 감싸도록 형성될 수 있다. 댐 구조체(600)의 외부 측벽은 몰딩 부재(700)에 의해 노출되고, 댐 구조체(600)의 상기 노출된 외부 측벽과 몰딩 부재(700)의 측면은 공면(coplanar)을 이룰 수 있다. 상기 몰딩 부재(700)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 구성될 수 있다. 다만, 상기 몰딩 부재(700)를 구성하는 물질이 이에 한정되는 것은 아니다.
최근 전자 제품에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
반도체 칩들이 적층된 반도체 패키지의 소형화 및 경량화를 위해 구조적으로 반도체 칩들의 두께가 얇아지기 때문에, 반도체 칩들의 스택(stack) 공정에서 반도체 칩들의 균일한 접착, 미세한 크기를 가지는 연결 범프의 접합, 솔더 젖음성, 전기적 신뢰성, 구조적 신뢰성 등을 위하여, 비전도성 필름을 반도체 패키지의 층간 접합 물질로 사용하는 경향이 있다.
반도체 패키지의 제조 공정을 완료한 후, 최종 반도체 칩들 사이의 간격은 최초의 비전도성 필름의 두께보다 작을 것이므로, 두께 차이만큼의 비전도성 필름이 반도체 칩들의 주변 방향으로 유동(flow)되고, 이는 비전도성 필름의 돌출 부분을 형성하게 된다.
그러나 반도체 칩들의 주변으로, 특히 수직 방향(Z 방향)으로 유동되는 비전도성 필름의 양이 과다하다면, 주변의 다른 반도체 패키지의 제조 공정에 영향을 미치는 등의 여러 가지 문제점이 발생할 수 있다. 이는 최종적으로 반도체 패키지의 품질 저하를 야기할 수 있다.
이에 따라, 오버플로우 되는 비전도성 필름의 돌출 부분을 줄이기 위해, 비전도성 필름의 두께를 감소하거나, 비전도성 필름의 점도를 높게 하여 반도체 패키지 제조 공정을 진행할 수 있다. 그러나 이 경우, 비전도성 필름의 미충진이 발생할 수 있다. 따라서, 적층되는 반도체 칩들이 고르게 접합되지 못하거나, 적층되는 반도체 칩들 사이에 보이드(void)가 발생하는 문제점을 야기할 수 있다.
더욱이, 베이스 기판(500)은 제1 내지 제4 반도체 칩들(100, 200, 300, 400)에 비하여 상대적으로 넓은 X-Y 평면적을 가지므로, 제1 비전도성 필름(150)의 오버플로우가 제2 비전도성 필름(160)의 오버플로우에 비하여 특히 문제될 수 있다. 같은 이유로, 상기 제1 비전도성 필름(150)의 수평 방향(X 방향)의 폭(150W)은, 상기 제2 비전도성 필름(160)의 수평 방향(X 방향)의 폭(160W)보다 클 수 있다.
이를 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)에서는, 댐 구조체(600)가 베이스 기판(500) 상에서 제1 반도체 칩(100)을 둘러싸도록 배치한다. 또한, 제1 비전도성 필름(150)의 오버플로우를 억제하고, 베이스 기판(500)과 제1 반도체 칩(100)의 사이에서 제1 비전도성 필름(150)의 충진율을 높이기 위하여, 댐 구조체(600)의 두께(600H)를 제1 반도체 칩(100)의 두께(100H)와 실질적으로 동일하게 형성한다.
후술하겠지만, 이와 같은 댐 구조체(600)로 인하여, 제1 반도체 칩(100)을 열압착 본딩(Thermal Compression Bonding)하는 공정에서, 본딩 헤드(BH, 도 6f 참조) 및 댐 구조체(600)가 제1 반도체 칩(100)의 주변에 일시적으로 폐쇄된 공간을 형성할 수 있고, 상기 폐쇄된 공간 내에서만 제1 비전도성 필름(150)이 유동될 수 있다. 따라서, 제1 비전도성 필름(150)의 오버플로우 및 미충진을 효과적으로 억제할 수 있고, 주변의 다른 반도체 패키지의 제조 공정에 미치는 영향을 최소화할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 소형화 및 경량화가 가능하면서도, 생산성 및 신뢰성이 향상될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
구체적으로, 도 2a는 반도체 패키지의 측단면도이고, 도 2b는 반도체 패키지의 평면 투시도이다.
이하에서 설명하는 반도체 패키지(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명한다.
도 2a 및 도 2b를 함께 참조하면, 반도체 패키지(20)는, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함할 수 있다.
댐 구조체(602)가 베이스 기판(500) 상에서 제1 반도체 칩(100)의 각각의 측면과 마주보도록 이격되어 배치될 수 있다. 즉, 평면 투시도에서 보았을 때, 댐 구조체(602)는 4개의 조각들로 구성될 수 있다. 이에 따라, 베이스 기판(500)의 모서리 부분에는 댐 구조체(602)가 형성되지 않고, 베이스 기판(500)과 몰딩 부재(700)가 직접 접촉할 수 있다.
상기 제1 비전도성 필름(150)의 측면(150S)은 댐 구조체(602)와 맞닿아 편평면을 이룰 수 있다. 댐 구조체(602)는 제1 반도체 칩(100)과 일정 거리를 이격하여 배치되고, 제1 반도체 칩(100)의 측면을 각각 둘러싸는 분리형 구조로 형성될 수 있다. 즉, 베이스 기판(500)의 상면의 가장자리 일부는 상기 댐 구조체(602)로부터 오픈될 수 있다.
상기 댐 구조체(602)의 두께(602H)와 제1 반도체 칩(100)의 두께(100H)는 실질적으로 동일할 수 있다. 또한, 댐 구조체(602)의 두께(602H)와 제1 비전도성 필름(150)의 두께(150H)는 실질적으로 동일할 수 있다. 따라서, 댐 구조체(602), 제1 반도체 칩(100), 및 제1 비전도성 필름(150)은 모두 실질적으로 동일한 두께를 가질 수 있다.
일부 실시예들에서, 상기 베이스 기판(500)의 하면에는 외부 연결 단자가 부착되지 않을 수 있다. 예를 들어, 하면 패드(520)는 접합 패드 간의 다이렉트 본딩(direct bonding)을 위한 구성일 수 있다. 다만, 이에 한정되는 것은 아니다.
도 3 내지 도 5는 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 도면들이다.
이하에서 설명하는 반도체 패키지들(30, 40, 50)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10, 도 1a 참조)와 차이점을 중심으로 설명한다.
도 3을 참조하면, 반도체 패키지(30)는, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함할 수 있다.
댐 구조체(603)가 베이스 기판(500) 상에서 제1 반도체 칩(100)을 둘러싸도록 배치될 수 있다. 상기 제1 비전도성 필름(150)의 측면(150S)은 댐 구조체(603)와 맞닿아 편평면을 이룰 수 있다. 댐 구조체(603)는 제1 반도체 칩(100)과 일정 거리를 이격하여 배치되고, 제1 반도체 칩(100)의 측면을 모두 둘러싸는 일체형 구조 또는 분리형 구조로 형성될 수 있다.
몰딩 부재(700)가 베이스 기판(500) 상에서 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 감싸도록 형성될 수 있다. 몰딩 부재(700)는 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들을 둘러쌀 수 있다. 구체적으로, 몰딩 부재(700)는 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들 및 제2 비전도성 필름(160)의 측면을 둘러싸고, 상기 제1 및 제2 비전도성 필름들(150, 160)이 외부로 노출되지 않도록 형성될 수 있다.
또한, 댐 구조체(603)는 몰딩 부재(700)에 의해 완전히 덮일 수 있다. 댐 구조체(603)의 내부 측벽은 상기 제1 비전도성 필름(150)과 맞닿고, 댐 구조체(603)의 외부 측벽은 상기 몰딩 부재(700)와 맞닿을 수 있다. 베이스 기판(500)의 측벽은 몰딩 부재(700)에서 노출되고, 베이스 기판(500)의 상기 노출된 측벽과 몰딩 부재(700)의 측면은 공면을 이룰 수 있다. 즉, 반도체 패키지(30)의 측면 전체에서 댐 구조체(603)가 노출되지 않을 수 있다.
도 4를 참조하면, 반도체 패키지(40)는, 베이스 기판(500) 상에 수직 방향(Z 방향)으로 적층된 제1 반도체 칩(100), 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 포함할 수 있다.
댐 구조체(604)가 베이스 기판(500) 상에서 제1 반도체 칩(100)을 둘러싸도록 배치될 수 있다. 상기 제1 비전도성 필름(150)의 측면(150S)은 댐 구조체(604)와 맞닿아 계단 형상을 이룰 수 있다. 댐 구조체(604)는 제1 반도체 칩(100)과 일정 거리를 이격하여 배치되고, 제1 반도체 칩(100)의 측면을 모두 둘러싸는 일체형 구조 또는 분리형 구조로 형성될 수 있다.
상기 댐 구조체(604)는 상부가 직각으로 꺾이는 꺾임부를 가질 수 있다. 다시 말해, 댐 구조체(604)는 베이스 기판(500)에 수직 방향(Z 방향)으로 형성되는 부분 및 수평 방향(X 방향)으로 형성되는 부분이 상부에서 결합되는 구조를 가질 수 있다.
도 5를 참조하면, 반도체 패키지(50)는, 베이스 기판(500) 상에 실장된 제1 반도체 칩(100)을 포함할 수 있다.
제1 반도체 칩(100)은 제1 연결 범프(170)를 통하여 베이스 기판(500)과 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩(100) 및 베이스 기판(500)은 제1 비전도성 필름(150)에 의하여 서로 부착될 수 있다.
상기 제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 배선 구조(140)를 갖는 제1 반도체 소자층(120), 제1 하부 연결 패드(142), 및 제1 연결 범프(170)를 포함할 수 있다.
상기 제1 반도체 기판(110)은 서로 대향하는 활성면(도시된 바에 따르면, 하면) 및 비활성면(도시된 바에 따르면, 상면)을 구비할 수 있다. 제1 반도체 기판(110)은 상기 제1 반도체 기판(110)의 하면 측에 형성된 제1 반도체 소자층(120)을 포함할 수 있고, 제1 하부 연결 패드(142)는 상기 제1 반도체 소자층(120) 상에 형성될 수 있다.
몰딩 부재(700)가 베이스 기판(500) 상에서 제1 반도체 칩(100)을 감싸도록 형성될 수 있다. 구체적으로, 몰딩 부재(700)는 제1 반도체 칩(100)의 상면(100T), 제1 비전도성 필름(150)의 상면(150T), 및 댐 구조체(600)의 상면(600T)을 모두 덮을 수 있다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
반도체 패키지의 제조 방법은 아래에서 설명하는 공정을 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정은 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 6a를 참조하면, 서로 구분되어 복수의 제1 반도체 칩(100)으로 이루어질 영역들을 포함하는 반도체 웨이퍼(100W)를 준비한다.
반도체 웨이퍼(100W)는 제1 반도체 기판(110), 제1 반도체 소자층(120), 및 제1 관통 전극(130)을 포함한다. 제1 반도체 기판(110)은 서로 대향하는 하면(112) 및 상면(114)을 가질 수 있다. 제1 반도체 소자층(120)은 제1 반도체 기판(110)의 활성면, 즉 하면(112)에 형성될 수 있다. 제1 관통 전극(130)은 제1 반도체 기판(110)의 적어도 일부를 관통할 수 있고, 제1 반도체 소자층(120) 내에 구비된 제1 배선 구조(140)와 연결될 수 있다.
다음으로, 제1 반도체 기판(110)의 하면(112) 상에 제1 관통 전극(130)과 전기적으로 연결되는 제1 연결 패드(142) 및 제1 연결 범프(170)를 형성한다. 상기 제1 연결 패드(142)는 상기 제1 반도체 기판(110)의 하면(112) 상에 금속층을 증착한 후, 상기 금속층을 패터닝하여 형성될 수 있다.
다음으로, 상기 제1 연결 범프(170)를 형성하기 위하여, 제1 반도체 소자층(120) 상에 제1 연결 패드(142)의 일부분을 노출시키는 개구부를 가지는 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴의 개구부를 통하여 노출된 제1 연결 패드(142) 상에 제1 연결 범프(170)를 구성하는 도전성 물질층을 형성할 수 있다. 예를 들어, 상기 제1 연결 범프(170)를 구성하는 도전성 물질층은 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층으로 이루어질 수 있다. 이후, 상기 마스크 패턴을 제거하고, 리플로우 공정을 수행하여 볼록한 형상을 갖는 제1 연결 범프(170)를 형성할 수 있다.
다음으로, 제1 반도체 기판(110)의 비활성면, 즉 상면(114)을 덮는 상부 패시베이션층(미도시)을 선택적으로 형성한 후, 상기 상부 패시베이션층 상에 제1 관통 전극(130)과 전기적으로 연결되는 제1 상부 연결 패드(144)를 형성한다. 상기 상부 패시베이션층은 제1 관통 전극(130)을 노출하도록 형성될 수 있다. 상기 상부 패시베이션층은 예를 들어, 절연성 폴리머 물질로 이루어질 수 있다.
도 6b를 참조하면, 제1 반도체 소자층(120) 상에 제1 비전도성 필름(150F)을 부착한다.
절단 공정이 진행되지 않은 반도체 웨이퍼(100W) 상에, 제1 비전도성 필름(150F)을 부착할 수 있다. 또한, 제1 비전도성 필름(150F)이 제1 연결 패드(142) 및 제1 연결 범프(170)를 모두 덮도록 부착할 수 있다. 제1 반도체 소자층(120) 중 제1 연결 패드(142)가 형성되지 않은 부분은 제1 비전도성 필름(150F)과 직접 접촉할 수 있다.
도 6c를 참조하면, 제1 비전도성 필름(150F)이 부착된 반도체 웨이퍼(100W, 도 6b 참조)를 스크라이브 레인(SL, 도 6b 참조)을 따라 절삭하여, 복수의 제1 반도체 칩(100)으로 분리한다.
반도체 웨이퍼(100W, 도 6b 참조)는 소잉 블레이드를 이용하여 기계적으로 절단될 수 있다. 또는, 반도체 웨이퍼(100W, 도 6b 참조)는 레이저를 이용하여 파단면의 전파로 절단될 수 있다.
하나의 반도체 웨이퍼(100W, 도 6b 참조)에서 나누어진 복수의 제1 반도체 칩(100)은 서로 동일한 개별 소자를 포함할 수 있다.
도 6d를 참조하면, 베이스 기판(500W)에 반도체 칩 실장 영역(500M)을 둘러싸도록 댐 구조체(600)를 형성한다.
베이스 기판(500W)은 반도체 웨이퍼일 수 있으며, 일정한 두께를 가지는 원형의 형상일 수 있다. 상기 베이스 기판(500W)은 기판 정렬의 기준점으로 사용되는 노치(500N)를 포함할 수 있다.
여기서, 베이스 기판(500W)은 반도체 웨이퍼를 기반으로 하는 인터포저를 예로 들어 설명한다. 상기 베이스 기판(500W)은 약 12인치의 직경을 가지는 것으로 가정하며, 실리콘 웨이퍼가 사용되는 경우로 설명한다. 그러나 통상의 기술자는 이보다 작거나 큰 직경의 베이스 기판(500W)이 사용될 수 있고, 실리콘이 아닌 다른 물질로 구성된 베이스 기판(500W)이 사용될 수 있음을 이해할 것이다.
다음으로, 베이스 기판(500W)의 상면에, 댐 구조체(600)가 미리 형성된 접착 필름(610)을 정렬하여 부착한다. 상기 접착 필름(610)은 베이스 기판(500W)과 동일한 형상일 수 있으며, 한쪽 면에는 댐 구조체(600)가 격자무늬를 가지고 배치될 수 있다.
다음으로, 베이스 기판(500W)의 상면에 댐 구조체(600)를 부착한 후, 접착 필름(610)만을 제거한다. 본 발명의 실시예에서, 상기 댐 구조체(600)는 제1 비전도성 필름(150F, 도 6e 참조)이 주변의 다른 반도체 패키지로 오버플로우 되는 것을 방지하기 위하여, 반도체 칩 실장 영역(500M)을 포위하도록 형성될 수 있다.
도 6e를 참조하면, 베이스 기판(500W) 상에 복수의 제1 반도체 칩(100)을 실장한다.
각각 분리된 복수의 제1 반도체 칩(100)은 반도체 칩 이송 장치(미도시)에 의하여 서로 일정한 간격을 두고 이격되어, 베이스 기판(500W)의 반도체 칩 실장 영역(500M) 상에 놓일 수 있다. 상기 간격은 후속 공정에서 제1 비전도성 필름(150F)이 제1 반도체 칩(100)의 측면을 보이드 없이 둘러쌀 수 있을 만큼의 거리일 수 있다.
상기 복수의 제1 반도체 칩(100)과 상기 베이스 기판(500W)의 사이에는 제1 비전도성 필름(150F)이 위치하고, 제1 연결 범프(170)가 베이스 기판(500W)의 상면 패드(530)와 수직 방향(Z 방향)으로 정렬되도록 배치될 수 있다.
베이스 기판(500W)의 반도체 칩 실장 영역(500M)을 모두 채울 수 있도록, 복수의 제1 반도체 칩(100)이 실장될 수 있다.
도 6f를 참조하면, 제1 반도체 칩(100)(도면에서 좌측에 위치)과 본딩 헤드(BH)의 사이에 본딩 포일(BF)을 배치하고, 본딩 헤드(BH)를 이용하여 제1 반도체 칩(100)에 열과 압력을 가한다.
본딩 헤드(BH)의 하부의 평면적은 제1 반도체 칩(100)의 상부의 평면적보다 클 수 있다. 즉, 상기 본딩 헤드(BH)의 하면은, 상기 제1 반도체 칩(100)과 대응하는 영역을 평면에서 보았을 때, 상기 제1 반도체 칩(100)의 상면을 전부 덮을 수 있다.
상기 본딩 헤드(BH)를 이용하여 상기 제1 반도체 칩(100)에 압력을 가하면, 제1 비전도성 필름(150)이 상기 제1 반도체 칩(100)의 가장자리를 따라 유동될 수 있다. 제1 비전도성 필름(150)의 오버플로우를 억제하기 위하여, 본딩 헤드(BH)와 댐 구조체(600)가 서로 만나는 위치까지 압력을 가한다. 이 경우, 본딩 헤드(BH) 및 댐 구조체(600)가 형성하는 폐쇄된 공간에서만 제1 비전도성 필름(150)이 유동될 수 있다.
본딩 포일(BF)은 제1 비전도성 필름(150)의 상면 및/또는 본딩 헤드(BH)의 하면에 발생하는 오염을 방지하는 역할을 수행할 수 있다. 상기 본딩 포일(BF)은 롤(roll) 형태로 공급되고, 열압착 본딩 후 다시 롤 형태로 감기도록 설계될 수 있다. 이와 같이, 본딩 포일(BF)의 공급과 회수를 롤 투 롤(roll to roll) 방식으로 진행함으로써, 본딩 포일(BF)의 공급을 연속적으로 할 수 있고, 열압착 본딩 과정에서 본딩 포일(BF)이 팽팽하게 유지될 수 있다.
상기 폐쇄된 공간의 형성 공정으로 인하여, 댐 구조체(600)의 두께(600H)와 제1 반도체 칩(100)의 두께(100H)는 실질적으로 동일할 수 있다. 또한, 댐 구조체(600)의 두께(600H)와 제1 비전도성 필름(150)의 두께(150H)는 실질적으로 동일할 수 있다. 따라서, 댐 구조체(600), 제1 반도체 칩(100), 및 제1 비전도성 필름(150)은 모두 실질적으로 동일한 두께를 가질 수 있다.
도 6g를 참조하면, 제1 반도체 칩(100)(도면에서 우측에 위치)과 본딩 헤드(BH) 사이에 본딩 포일(BF)을 배치하고, 본딩 헤드(BH)를 이용하여 제1 반도체 칩(100)에 압력을 가한다.
앞서 제1 반도체 칩(100)(도면에서 좌측에 위치)의 열압착 본딩 시, 제1 비전도성 필름(150)이 오버플로우 되지 않으므로, 제1 반도체 칩(100)(도면에서 우측에 위치)의 열압착 본딩 공정에서 주변의 영향으로부터 자유로울 수 있다.
열압착 본딩과 관련된 내용은 앞서 설명한 바와 동일하므로, 여기서는 생략한다.
도 6h를 참조하면, 베이스 기판(500W)에 실장된 복수의 제1 반도체 칩(100) 각각에 제2 반도체 칩(200), 제3 반도체 칩(300), 및 제4 반도체 칩(400)을 순차적으로 적층한다.
먼저, 제2 내지 제4 반도체 칩들(200, 300, 400)을 준비한다. 제2 반도체 칩(200) 및 제3 반도체 칩(300)은 앞서 설명된 제조 방법과 동일 또는 유사한 제조 방법을 거쳐 제공될 수 있다. 다만, 제4 반도체 칩(400)은 관통 전극 및 상부 연결 패드를 형성하는 공정을 생략하여 제공될 수 있다.
상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 개별 소자를 포함하는 동종의 반도체 칩일 수 있다. 이와 달리, 상기 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 중 적어도 하나는 다른 개별 소자를 포함하는 이종의 반도체 칩일 수 있다.
다음으로, 상기 제2 반도체 칩(200)이 상기 제1 반도체 칩(100)에 대응되도록, 상기 제2 반도체 칩(200)을 상기 제1 반도체 칩(100) 상에 정렬하여 적층한다. 상기 제1 반도체 칩(100)과 상기 제2 반도체 칩(200)의 사이에는 제2 비전도성 필름(160)이 위치하고, 제2 연결 범프(270)는 제1 상부 연결 패드(144)와 연결될 수 있다.
앞서 살핀 바와 같이, 상기 제2 비전도성 필름(160)은 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 적층되기 전에, 제2 반도체 칩(200)의 하면에 부착된 상태로 제공될 수 있다.
다음으로, 상기 제2 반도체 칩(200)을 상기 제1 반도체 칩(100) 상에 적층한 후, 본딩 헤드(BH, 도 6f 참조)를 이용하여 상기 제2 반도체 칩(200)에 열과 압력을 가한다. 이에 따라, 상기 제2 비전도성 필름(160)은 경화되고, 일부 실시예들에서, 제2 연결 범프(270) 및 제1 상부 연결 패드(144) 간에 금속간 화합물(intermetallic compound)이 형성되어 접촉 저항이 낮아질 수 있다.
다음으로, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 적층하는 과정과 실질적으로 동일한 과정을 거쳐, 제3 반도체 칩(300)을 제2 반도체 칩(200) 상에 적층하고, 제4 반도체 칩(400)을 제3 반도체 칩(300) 상에 적층한다.
도 6i를 참조하면, 베이스 기판(500W) 상에 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 덮는 몰딩 부재(700)를 형성한다.
몰딩 부재(700)는 제1 내지 제4 반도체 칩들(100, 200, 300, 400)의 측면들 및 제4 반도체 칩(400)의 상면을 덮도록 형성될 수 있다. 또한, 몰딩 부재(700)는 제2 비전도성 필름(160)의 측면을 둘러싸고, 상기 제1 및 제2 비전도성 필름들(150, 160)이 외부로 노출되지 않도록 형성될 수 있다. 또한, 몰딩 부재(700)는 댐 구조체(600)를 감싸도록 형성될 수 있다.
도 6j를 참조하면, 다이싱 라인(DL)을 따라 절삭 공정을 수행하여, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 포함하는 복수의 반도체 패키지(10, 도 1a 참조)로 분리한다.
다이싱 라인(DL)을 통하여 몰딩 부재(700)를 포함한 기타 구성 요소를 절삭하여 각각의 반도체 패키지(10)로 분리할 수 있다. 댐 구조체(600)는 다이싱 라인(DL)을 통하여 함께 절삭될 수 있다. 즉, 댐 구조체(600)의 절단된 외부 측벽은 몰딩 부재(700)에 의해 노출되고, 댐 구조체(600)의 상기 노출된 외부 측벽과 몰딩 부재(700)의 측면은 공면을 이룰 수 있다.
이와 같은 제조 방법을 통해 제조된 본 발명의 기술적 사상에 따른 반도체 패키지(10, 도 1a 참조)는, 소형화 및 경량화가 가능하면서도, 생산성 및 신뢰성이 향상될 수 있다.
도 7은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 7을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 어플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 도 1a 내지 도 5에서 설명된 반도체 패키지들(10, 20, 30, 40, 50) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50: 반도체 패키지
100, 200, 300, 400: 반도체 칩
150, 160: 비전도성 필름
500: 베이스 기판
600, 602, 603, 604: 댐 구조체
700: 몰딩 부재

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 실장되는 제1 반도체 칩;
    상기 베이스 기판 상에 형성되고, 상기 제1 반도체 칩을 둘러싸는 댐 구조체;
    상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩;
    상기 베이스 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩 사이에 각각 형성되는 비전도성 필름; 및
    상기 베이스 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩을 덮는 몰딩 부재;를 포함하고,
    상기 제1 반도체 칩의 상면과 상기 댐 구조체의 상면은 실질적으로 동일한 레벨에 위치하는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 비전도성 필름은
    상기 베이스 기판 상에 형성된 제1 비전도성 필름; 및
    상기 제1 반도체 칩 상에 형성된 제2 비전도성 필름;을 포함하고,
    상기 제1 비전도성 필름의 측면은 상기 댐 구조체와 맞닿아 편평면이고,
    상기 제2 비전도성 필름의 측면은 곡면인 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 비전도성 필름의 상면과 상기 댐 구조체의 상면은 실질적으로 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 비전도성 필름의 폭은, 상기 제2 비전도성 필름의 폭보다 큰 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 댐 구조체의 일 측벽은 상기 몰딩 부재에서 노출되고,
    상기 댐 구조체의 노출된 일 측벽과 상기 몰딩 부재의 측면은 공면(coplanar)인 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 댐 구조체는 상기 몰딩 부재에 의해 완전히 덮이고,
    상기 댐 구조체의 일 측벽은 상기 비전도성 필름과 맞닿고, 다른 측벽은 상기 몰딩 부재와 맞닿는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    평면에서 보았을 때,
    상기 댐 구조체는 상기 제1 반도체 칩과 일정 거리를 이격하여 배치되고,
    상기 제1 반도체 칩의 측면을 모두 둘러싸는 일체형 구조인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    평면에서 보았을 때,
    상기 댐 구조체는 상기 제1 반도체 칩과 일정 거리를 이격하여 배치되고,
    상기 제1 반도체 칩의 측면과 각각 마주보는 분리형 구조인 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 댐 구조체는 상부가 직각으로 꺾이는 꺾임부를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2 반도체 칩 상에 적층되는 하나 이상의 반도체 칩들을 더 포함하고,
    최상층의 반도체 칩을 제외한 나머지 반도체 칩들은 관통 전극을 포함하는 것을 특징으로 하는 반도체 패키지.
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