KR20150136393A - 칩 고정 구조물을 갖는 플립칩 패키지 - Google Patents
칩 고정 구조물을 갖는 플립칩 패키지 Download PDFInfo
- Publication number
- KR20150136393A KR20150136393A KR1020140063832A KR20140063832A KR20150136393A KR 20150136393 A KR20150136393 A KR 20150136393A KR 1020140063832 A KR1020140063832 A KR 1020140063832A KR 20140063832 A KR20140063832 A KR 20140063832A KR 20150136393 A KR20150136393 A KR 20150136393A
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- dam
- bump
- substrate
- disposed
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1401—Structure
- H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1412—Layout
- H01L2224/1413—Square or rectangular array
- H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1412—Layout
- H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/14154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
- H01L2224/14155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1412—Layout
- H01L2224/14177—Combinations of arrays with different layouts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/145—Material
- H01L2224/14505—Bump connectors having different materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
- H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1751—Function
- H01L2224/17515—Bump connectors having different functions
- H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/171—Frame
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Wire Bonding (AREA)
Abstract
플립칩 패키지는, 일면의 제1 영역 및 제2 영역에 각각 배치되는 메인 범프 및 더미 범프를 갖는 칩과, 일면으로부터 돌출되는 댐과 메인 범프에 접속되는 접속 패드를 갖는 기판과, 그리고 더미 범프와 댐을 상호 부착시키는 접착 수단을 포함한다.
Description
본 출원은 반도체 패키지에 관한 것으로서, 특히 칩 고정 구조물을 갖는 플립칩 패키지에 관한 것이다.
정보통신과 디지털 기술의 발전으로 높은 주파수 영역에서 사용되고 빠른 데이터 처리속도를 가지는 새로운 재료, 부품 및 모듈, 기판에 대한 요구가 증대되고 있다. 특히 이동통신 분야에서는 이동통신 기기의 소형화, 다중밴드화, 고주파화 추세에 다라 고주파화, 고집적화, 소형화된 부품에 대한 개발이 활발하게 진행되고 있다. 이에 따라 칩 제조분야에서는 칩 자체의 미세화 및 고집적화가 진행되고 있으며, 패키지 분야에서는 경박단소화된 새로운 패키지 구조와 실장 방법이 개발되고 있다. 부품의 패키지 형태는 DIP, SOP, QFP, BGA로부터 CSP, 웨이퍼레벨패키지로 점차 발전해 가고 있다. 특히 기존의 와이어 본딩 후 몰딩하는 종래의 조립 방식에서, 칩에 범프를 형성한 후 범프를 통하여 칩과 기판이 연결되도록 함으로써 칩과 기판간의 연결거리를 짧게 하고 입출력 개수(I/O counts)를 높인 플립칩 패키지의 적용이 확대되고 있다.
본 출원이 해결하고자 하는 과제는, 플립칩 본딩 후 후속의 패키지 제조과정에서 칩과 기판의 접속단자에 가해지는 열적 및 기계적 스트레스로 인해 접속단자가 손상되거나 변형되는 것을 억제할 수 있는 플립칩 패키지를 제공하는 것이다.
본 개시의 일 예에 따른 플립칩 패키지는, 일면의 제1 영역 및 제2 영역에 각각 배치되는 메인 범프 및 더미 범프를 갖는 칩과, 일면으로부터 돌출되는 댐과 메인 범프에 접속되는 접속 패드를 갖는 기판과, 그리고 더미 범프와 댐을 상호 부착시키는 접착 수단을 포함한다.
본 개시의 다른 예에 따른 플립칩 패키지는, 메인 범프가 배치되는 제1 표면 및 제1 표면과 반대되는 제2 표면을 갖는 칩과, 메인 범프에 접속되는 접속 패드를 갖는 기판과, 그리고 기판에 부착되며 일부는 칩의 제2 표면의 가장자리 일부에 부착되는 고정 구조물을 포함한다.
본 개시의 또 다른 예에 따른 플립칩 패키지는, 메인 범프가 배치되는 제1 표면 및 제1 표면과 반대되는 제2 표면을 갖는 칩과, 메인 범프에 접속되는 접속 패드를 갖는 기판과, 기판 위에 배치되며 상부면이 칩의 제2 표면과 동일한 평면 레벨상에 배치되는 댐과, 그리고 댐의 바깥쪽 측면 및 상부면과 칩의 제2 표면에 부착되는 접착제를 포함한다.
본 예에 따르면, 칩의 하부면에 더미 범프가 배치되고, 이 더미 범프가 기판의 지지구조물과 체결되어 물리적으로 지지받음으로써 플립칩 본딩 후 후속의 패키지 제조과정에서 칩과 기판의 접속단자인 범프에 가해지는 열적 및 기계적 스트레스로 인해 범프가 손상되거나 변형되는 것을 억제할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 2는 도 1의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이다.
도 3은 도 1의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 4는 본 개시의 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 5는 도 4의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이다.
도 6은 도 4의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 7은 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 8은 도 7의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 9는 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 10은 도 9의 플립칩 패키지의 평면도이다.
도 2는 도 1의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이다.
도 3은 도 1의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 4는 본 개시의 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 5는 도 4의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이다.
도 6은 도 4의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 7은 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 8은 도 7의 플립칩 패키지의 기판의 일 예를 나타내 보인 평면도이다.
도 9는 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다.
도 10은 도 9의 플립칩 패키지의 평면도이다.
플립칩 패키지는 칩패드가 배치되는 칩의 일면이 기판을 마주보도록, 즉 페이스-다운(face-down) 형태로 장착되는 패키지를 의미한다. 이와 같은 플립칩 패키지에 있어서, 칩과 기판 사이의 전기적 접속은 칩의 칩패드 위에 배치되는 범프를 통해 이루어진다. 즉 칩의 범프와 기판의 접속패드가 도전성 접착물질, 예컨대 솔더(solder)를 통해 상호 접속된다. 이와 같은 플립칩 본딩을 이용하여 칩을 기판에 부착한 후에 칩과 기판 사이의 공간, 즉 범프들 사이의 공간을 채우는 언더필(underfill) 공정이나, 몰드 공정이나, 또는 리플로우 공정 등이 후속으로 진행된다. 이와 같은 후속 공정 과정에서 칩에 가해지는 열적, 기계적 스트레스로 인해 칩이 휘어지고, 이 휘어짐에 의해 칩의 가장자리 부분은 기판으로부터 멀어질 수 있다. 이와 같은 칩의 휘어짐은 칩과 기판 사이의 접속 구조 불량을 야기시키는 원인으로 작용할 수 있다.
본 예에 따른 플립칩 패키지에서는 열적, 기계적 스트레스를 야기하는 후속 공정 과정에서 칩의 휘어짐 발생이 억제되도록 하기 위해 칩의 가장자리를 공정시키는 다양한 고정 수단들이 제공된다. 몇몇 실시예에서는 칩의 가장자리 고정을 위해 더미 범프를 채용한다. 이와 같은 플립칩 패키지에 따르면, 플립칩 본딩 후 후속의 패키지 제조과정에서 칩과 기판의 접속단자인 범프에 가해지는 열적 및 기계적 스트레스로 인해 범프가 손상되거나 변형되는 것이 억제된다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이며 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 경우를 특정하여 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되거나 체결되는 것을 의미하며, 이러한 체결 구조에 추가적인 부재가 더 개재될 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 칩이나 또는 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1은 본 개시의 일 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다. 그리고 도 2는 도 1의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이며, 도 3은 도 1의 플립칩 패키지의 패키지기판의 일 예를 나타내 보인 평면도이다. 도 1 내지 도 3에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도 1의 칩 및 기판의 단면 구조는 각각 도 2 및 도 3에서 선 I-I'를 따라 절단하여 나타낸 단면 구조와 일치한다.
도 1 내지 도 3을 참조하면, 플립칩 패키지(100)는, 기판(120)의 상부면(120a) 위에 칩(110)이 플립칩 본딩 구조에 의해 접속되는 구조를 갖는다. 칩(110)은 제1 표면(110a) 및 제2 표면(110b)을 갖는다. 칩(110)의 제1 표면(110a)은 기판(120)의 상부면(120a)과 마주하는 표면을 의미하며, 제2 표면(110b)은 제1 표면(110a)의 반대 표면을 의미한다. 칩(110)의 제1 표면(110a)에는 메인 범프(111)가 배치되며, 이 메인 범프(111)는 기판(120)의 상부면(120a) 위에 배치되는 접속 패드(121)와 도전성 접착물질(131)를 통해 상호 전기적으로 접속된다. 도전성 접착물질(131)로는 솔더를 사용할 수 있다.
칩(110)의 제1 표면(110a)은, 도 2에 나타낸 바와 같이, 제1 영역(110-1) 및 제2 영역(110-2)으로 구분된다. 제1 영역(110-1)은 메인 범프(111)가 배치되는 영역으로서, 칩(110)의 안쪽 부분에 해당한다. 제2 영역(110-2)은 제1 영역(110-1)을 둘러싸는 칩(110)의 가장자리 부분에 해당한다. 제1 영역(110-1)에는 복수개의 메인 범프(111)들이 어레이(array) 형태로 배치된다. 메인 범프(111)들의 어레이 형태, 형상, 및 갯수는 칩(110)의 종류에 따라 다양하게 변화될 수 있다. 메인 범프(111)는 도전성 물질, 예컨대 금속 재질로 이루어질 수 있다. 메인 범프(111)들의 각각은 칩(110) 내부에 집적되어 있는 전자소자들과 전기적으로 연결된다. 제2 영역(110-2)에는 복수개의 더미 범프(112)들이 칩(110)의 가장자리를 따라 상호 이격되도록 배치된다. 일 예에서 더미 범프(112)는 메인 범프(111)와 동일한 물질, 즉 금속 재질과 같은 도전성 물질로 이루어질 수 있다. 다른 예에서 더미 범프(112)는 메인 범프(111)와 다른 물질로 이루어질 수도 있다. 더미 범프(112)은 전기적으로 고립되며, 이에 따라 칩(110) 내부에 집적되어 있는 전자소자들과 전기적으로 연결되지 않는다. 비록 도면에 나타내지는 않았지만, 칩(110)과 메인 범프(111) 및 더미 범프(112) 사이에는 칩패드가 배치될 수 있다.
기판(120)의 상부면(120a)은, 도 3에 나타낸 바와 같이, 칩(110)이 부착되는 칩 부착영역(125)을 갖는다. 칩 부착영역(125) 내에는 복수개의 접속 패드(121)들이 어레이 형태로 배치된다. 접속 패드(121)들의 각각은 칩(110)의 메인 범프(111)들의 각각에 1:1로 대응된다. 기판(120)의 칩 부착영역(125) 둘레에는 복수개의 댐(dam)(122)들이 상호 이격되도록 배치된다. 댐(122)들의 각각의 배치 위치는 칩(110)의 더미 범프(112)들의 각각의 위치에 의해 결정된다. 일 예에서 댐(122)은 솔더 레지스트(solder resist)로 이루어질 수 있다. 이 경우 솔더를 이용한 더미 범프(112)와의 접착을 위해 댐(122)의 안쪽 측면에는 금속 패턴(123)이 배치될 수 있다.
메인 범프(111)는 제1 두께(T1)를 갖는 반면, 더미 범프(112)은 제1 두께(T1)보다 큰 제2 두께(T2)를 갖는다. 더미 범프(112)의 하부면은 기판(120)의 상부면(120a)과 일정 간격 이격된다. 더미 범프(112)의 바깥쪽 측면은 접착 수단(132)에 의해 댐(122)의 안쪽 측면에 부착된다. 접착 수단(132)으로 솔더를 사용하고 댐(122)이 솔더 레지스트 재질로 이루어진 경우, 더미 범프(112)의 바깥쪽 측면은 솔더에 의해 댐(122)의 안쪽 측면에 배치되는 금속 패턴(123)에 부착된다. 칩(110)의 가장자리 둘레를 따라 더미 범프(112)가 기판(120) 위의 댐(122)에 부착되는 고정 구조가 배치됨에 따라, 열적, 기계적 스트레스를 유발하는 후속 공정이 진행되더라도 칩(110)의 가장자리가 상부 방향으로 휘어지는 현상이 억제된다.
도 4는 본 개시의 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다. 그리고 도 5는 도 4의 플립칩 패키지의 플립칩의 일 예를 나타내 보인 평면도이며, 도 6은 도 4의 플립칩 패키지의 패키지기판의 일 예를 나타내 보인 평면도이다. 도 4 내지 도 6에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도 4의 칩 및 기판의 단면 구조는 각각 도 5 및 도 6에서 선 II-II'를 따라 절단하여 나타낸 단면 구조와 일치한다.
도 4 내지 도 6을 참조하면, 플립칩 패키지(200)는, 기판(220)의 상부면(220a) 위에 칩(210)이 플립칩 본딩 구조에 의해 접속되는 구조를 갖는다. 칩(210)은 제1 표면(210a) 및 제2 표면(210b)을 갖는다. 칩(210)의 제1 표면(210a)은 기판(220)의 상부면(220a)과 마주하는 표면을 의미하며, 제2 표면(210b)은 제1 표면(210a)의 반대 표면을 의미한다. 칩(210)의 제1 표면(210a)에는 메인 범프(211)가 배치되며, 이 메인 범프(211)는 기판(220)의 상부면(220a) 위에 배치되는 접속 패드(221)와 도전성 접착물질(231)를 통해 상호 전기적으로 접속된다. 도전성 접착물질(231)로는 솔더를 사용할 수 있다.
칩(210)의 제1 표면(210a)은, 도 5에 나타낸 바와 같이, 제1 영역(210-1) 및 제2 영역(210-2)으로 구분된다. 제1 영역(210-1)은 메인 범프(211)가 배치되는 영역으로서, 칩(210)의 안쪽 부분에 해당한다. 제2 영역(210-2)은 제1 영역(210-1)을 둘러싸는 칩(210)의 가장자리 부분에 해당한다. 제1 영역(210-1)에는 복수개의 메인 범프(211)들이 어레이 형태로 배치된다. 메인 범프(211)들의 어레이 형태, 형상, 및 갯수는 칩(210)의 종류에 따라 다양하게 변화될 수 있다. 메인 범프(211)는 도전성 물질, 예컨대 금속 재질로 이루어질 수 있다. 메인 범프(211)들의 각각은 칩(210) 내부에 집적되어 있는 전자소자들과 전기적으로 연결된다. 제2 영역(210-2)에는 복수개의 더미 범프(212)들이 칩(210)의 가장자리를 따라 상호 이격되도록 배치된다. 일 예에서 더미 범프(212)는 메인 범프(211)와 동일한 물질, 즉 금속 재질과 같은 도전성 물질로 이루어질 수 있다. 다른 예에서 더미 범프(212)는 메인 범프(211)와 다른 물질로 이루어질 수도 있다. 더미 범프(212)은 전기적으로 고립되며, 이에 따라 칩(210) 내부에 집적되어 있는 전자소자들과 전기적으로 연결되지 않는다. 비록 도면에 나타내지는 않았지만, 칩(210)과 메인 범프(211) 및 더미 범프(212) 사이에는 칩패드가 배치될 수 있다.
기판(220)의 상부면(220a)은, 도 6에 나타낸 바와 같이, 칩(210)이 부착되는 칩 부착영역(225)을 갖는다. 칩 부착영역(225) 내에는 복수개의 접속 패드(221)들이 어레이 형태로 배치된다. 접속 패드(221)들의 각각은 칩(210)의 메인 범프(211)들의 각각에 1:1로 대응된다. 기판(220)의 칩 부착영역(225) 둘레에는 복수개의 댐(222)들이 상호 이격되도록 배치된다. 댐(222)들의 각각의 배치 위치는 칩(210)의 더미 범프(212)들의 각각의 위치에 의해 결정된다. 댐(222)은 지지댐(222a)과 연장댐(222b)이 일체화된 구조로 이루어진다. 지지댐(222a)은 기판(220)의 상부면(220a) 위에 배치된다. 연장댐(222b)은 지지댐(222a)의 상부면으로부터 더미 범프(212)가 배치되는 칩(210)의 측면쪽으로 연장되도록 배치된다. 일 예에서 댐(222)은 금속 재질로 이루어질 수 있다.
메인 범프(211)는 제1 두께(T3)를 갖는 반면, 더미 범프(212)은 제1 두께(T3)보다 작은 제2 두께(T4)를 갖는다. 더미 범프(212)의 표면과 연장댐(222b)의 하부면에는 접착 수단(232)이 부착된다. 일 예에서 접착 수단(232)으로 솔더를 사용할 수 있다. 칩(210)의 가장자리 둘레를 따라 더미 범프(212)가 기판(220) 위의 댐(222)에 부착되는 고정 구조가 배치됨에 따라, 열적, 기계적 스트레스를 유발하는 후속 공정이 진행되더라도 칩(210)의 가장자리가 상부 방향으로 휘어지는 현상이 억제된다.
도 7은 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다. 그리고 도 8은 도 7의 플립칩 패키지의 패키지기판의 일 예를 나타내 보인 평면도이다. 도 7 및 도 8에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도 7의 기판의 단면 구조는 도 8에서 선 III-III'를 따라 절단하여 나타낸 단면 구조와 일치한다.
도 7 및 도 8을 참조하면, 플립칩 패키지(300)는, 기판(320)의 상부면(320a) 위에 칩(310)이 플립칩 본딩 구조에 의해 접속되는 구조를 갖는다. 칩(310)은 제1 표면(310a) 및 제2 표면(310b)을 갖는다. 칩(310)의 제1 표면(310a)은 기판(320)의 상부면(320a)과 마주하는 표면을 의미하며, 제2 표면(310b)은 제1 표면(310a)의 반대 표면을 의미한다. 칩(310)의 제1 표면(310a)에는 메인 범프(311)가 배치되며, 이 메인 범프(311)는 기판(320)의 상부면(320a) 위에 배치되는 접속 패드(321)와 도전성 접착물질(331)를 통해 상호 전기적으로 접속된다. 도전성 접착물질(331)로는 솔더를 사용할 수 있다.
기판(320)의 상부면(320a)은, 도 8에 나타낸 바와 같이, 칩(310)이 부착되는 칩 부착영역(325)을 갖는다. 칩 부착영역(325) 내에는 복수개의 접속 패드(321)들이 어레이 형태로 배치된다. 접속 패드(321)들의 각각은 칩(310)의 메인 범프(311)들의 각각에 1:1로 대응된다. 기판(320)의 칩 부착영역(325)의 측면들의 각각을 따라 길게 연장되는 지지용 고정 구조물(322a)가 배치된다. 지지용 고정 구조물(322a)의 안쪽 측면은 칩(310)의 측면과 일정 간격 이격된다. 연장 고정 구조물(322b)이 지지용 고정 구조물(322a)의 상부 일부 측면으로부터 칩(310)의 제2 표면(310b) 위로 연장되어 배치된다. 연장 고정 구조물(322b)의 하부면 일부는 칩(310)의 제2 표면(310b) 중 가장자리 부분에 부착된다. 연장 고정 구조물(322b)이 칩(310)의 가장자리를 고정시킴에 따라 열적, 기계적 스트레스를 유발하는 후속 공정이 진행되더라도 칩(310)의 가장자리가 상부 방향으로 휘어지는 현상이 억제된다. 일 예에서 고정 구조물(322)은 솔더 레지스트 재질로 이루어질 수 있다. 비록 본 예에서 고정 구조물(322)이 칩 부착영역(325)의 측면들의 각각에 배치되지만, 다른 예에서 고정 구조물(322)은 도 8의 가로 방향의 양 측면만 배치되거나, 또는 도 8의 세로 방향의 양 측면만 배치될 수도 있다.
도 9는 본 개시의 또 다른 실시예에 따른 플립칩 패키지를 나타내 보인 단면도이다. 그리고 도 10은 도 9의 플립칩 패키지의 평면도이다. 도 9 및 도 10에서 동일한 참조부호는 동일한 구성요소를 나타내며, 도 9의 단면 구조는 도 10에서 선 IV-IV'를 따라 절단하여 나타낸 단면 구조와 일치한다.
도 9 및 도 10을 참조하면, 플립칩 패키지(400)는, 기판(420)의 상부면(420a) 위에 칩(410)이 플립칩 본딩 구조에 의해 접속되는 구조를 갖는다. 칩(410)은 제1 표면(410a) 및 제2 표면(410b)을 갖는다. 칩(410)의 제1 표면(410a)은 기판(420)의 상부면(420a)과 마주하는 표면을 의미하며, 제2 표면(410b)은 제1 표면(410a)의 반대 표면을 의미한다. 칩(410)의 제1 표면(410a)에는 메인 범프(411)가 배치되며, 이 메인 범프(411)는 기판(420)의 상부면(420a) 위에 배치되는 접속 패드(421)와 도전성 접착물질(431)를 통해 상호 전기적으로 접속된다. 도전성 접착물질(431)로는 솔더를 사용할 수 있다.
기판(420)의 상부면(420a)에는 댐(422)이 배치된다. 댐(422)은, 도 10에 나타낸 바와 같이, 칩(410)의 어느 한 방향으로의 양 측면과 이격되면서 그 측면을 따라 길게 연장되도록 배치된다. 일 예에서 댐(422)은 솔더 레지스트로 이루어질 수 있다. 댐(422)의 상부면은 칩(410)의 제2 표면(410b)과 동일한 평면 레벨상에 배치된다. 댐(422)의 바깥쪽 측면 및 상부면과 칩(410)의 제2 표면(410b) 위에는 접착제(440)가 배치된다. 일 예에서 접착제(440)는 도전성 테이프를 포함할 수 있다. 접착제(440)가 칩(410)을 고정시킴에 따라 열적, 기계적 스트레스를 유발하는 후속 공정이 진행되더라도 칩(410)의 가장자리가 상부 방향으로 휘어지는 현상이 억제된다. 접착제(440)에 의한 칩(410)의 고정 강도를 향상시키기 위해, 접착제(440)와 댐(422)의 바깥쪽 측면 사이에 추가 접착층(423)을 배치시킬 수 있다. 접착제(440)로 도전성 테이프를 사용하는 경우 기판(420)의 그라운드 배선과 연결시킴으로써 전자파(EMI) 차폐 및 흡수 기능도 함께 수행되도록 할 수 있다.
100...플립칩 패키지
110...칩
110-1...제1 영역 110-2...제2 영역
110a...제1 표면 110b...제2 표면
111...메인 범프 112...더미 범프
120...기판 120a...기판 상부면
121...접속 패드 122...댐(dam)
123...금속 패턴 131...도전성 접착물질
132...접착 수단
110-1...제1 영역 110-2...제2 영역
110a...제1 표면 110b...제2 표면
111...메인 범프 112...더미 범프
120...기판 120a...기판 상부면
121...접속 패드 122...댐(dam)
123...금속 패턴 131...도전성 접착물질
132...접착 수단
Claims (20)
- 일면의 제1 영역 및 제2 영역에 각각 배치되는 메인 범프 및 더미 범프를 갖는 칩;
일면으로부터 돌출되는 댐과 상기 메인 범프에 접속되는 접속 패드를 갖는 기판; 및
상기 더미 범프와 댐을 상호 부착시키는 접착 수단을 포함하는 플립칩 패키지. - 제1항에 있어서,
상기 제1 영역은 상기 칩의 안쪽 영역을 포함하고 상기 제2 영역은 상기 제1 영역을 둘러싸는 칩의 가장자리 영역인 플립칩 패키지. - 제1항에 있어서,
상기 더미 범프는 상기 칩의 가장자리를 따라 상호 이격되도록 배치되는 복수개로 이루어지는 플립칩 패키지. - 제3항에 있어서,
상기 댐은 상기 칩의 둘레를 따라 상호 이격되도록 배치되는 복수개로 이루어지는 플립칩 패키지. - 제1항에 있어서,
상기 더미 범프는 상기 메인 범프보다 큰 두께를 갖는 플립칩 패키지. - 제5항에 있어서,
상기 더미 범프의 바깥쪽 측면이 상기 접착 수단에 의해 상기 댐의 안쪽 측면에 부착되는 플립칩 패키지. - 제6항에 있어서,
상기 접착 수단은 솔더를 포함하는 플립칩 패키지. - 제7항에 있어서,
상기 댐은 솔더 레지스트로 이루어지는 플립칩 패키지. - 제8항에 있어서,
상기 댐과 접착 수단 사이에 배치되는 금속 패턴을 더 포함하는 플립칩 패키지. - 제1항에 있어서,
상기 더미 범프는 상기 메인 범프보다 작은 두께를 갖는 플립칩 패키지. - 제10항에 있어서,
상기 댐은, 상기 기판의 일면 위에 배치되는 지지댐과, 상기 지지댐으로부터 상기 더미 범프의 측면쪽으로 연장되는 연장댐을 포함하는 플립칩 패키지. - 제11항에 있어서,
상기 접착 수단은 상기 더미 범프의 표면 및 상기 연장댐의 하부면에 부착되는 플립칩 패키지. - 제12항에 있어서,
상기 접착 수단은 솔더를 포함하는 플립칩 패키지. - 제13항에 있어서,
상기 댐은 금속 재질로 이루어지는 플립칩 패키지. - 메인 범프가 배치되는 제1 표면 및 제1 표면과 반대되는 제2 표면을 갖는 칩;
상기 메인 범프에 접속되는 접속 패드를 갖는 기판; 및
상기 기판에 부착되며 일부는 상기 칩의 제2 표면의 가장자리 일부에 부착되는 고정 구조물을 포함하는 플립칩 패키지. - 제15항에 있어서,
상기 고정 구조물은, 상기 기판의 표면으로부터 돌출되는 지지용 고정 구조물과, 상기 지지용 고정 구조물로부터 상기 칩의 제2 표면 위로 연장되는 연장 고정 구조물을 포함하는 플립칩 패키지. - 메인 범프가 배치되는 제1 표면 및 제1 표면과 반대되는 제2 표면을 갖는 칩;
상기 메인 범프에 접속되는 접속 패드를 갖는 기판;
상기 기판 위에 배치되며 상부면이 상기 칩의 제2 표면과 동일한 평면 레벨상에 배치되는 댐; 및
상기 댐의 바깥쪽 측면 및 상부면과 상기 칩의 제2 표면에 부착되는 접착제를 포함하는 플립칩 패키지. - 제17항에 있어서,
상기 댐은 솔더 레지스트로 이루어지는 플립칩 패키지. - 제17항에 있어서,
상기 접착제는 도전성 테이프를 포함하는 플립칩 패키지. - 제17항에 있어서,
상기 댐은 상기 칩의 측면들 중 가로방향 및 세로방향 중 어느 한 방향의 측면들과 이격되면서 상기 측면들을 따라 길게 연장되도록 배치되는 플립칩 패키지.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140063832A KR20150136393A (ko) | 2014-05-27 | 2014-05-27 | 칩 고정 구조물을 갖는 플립칩 패키지 |
US14/516,223 US9275968B2 (en) | 2014-05-27 | 2014-10-16 | Flip chip packages having chip fixing structures, electronic systems including the same, and memory cards including the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020140063832A KR20150136393A (ko) | 2014-05-27 | 2014-05-27 | 칩 고정 구조물을 갖는 플립칩 패키지 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20150136393A true KR20150136393A (ko) | 2015-12-07 |
Family
ID=54702680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020140063832A KR20150136393A (ko) | 2014-05-27 | 2014-05-27 | 칩 고정 구조물을 갖는 플립칩 패키지 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9275968B2 (ko) |
KR (1) | KR20150136393A (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017135322A (ja) * | 2016-01-29 | 2017-08-03 | 株式会社東芝 | 電子機器及び半導体記憶装置 |
US20170373019A1 (en) * | 2016-06-27 | 2017-12-28 | Globalfoundries Inc. | Method to mitigate chip package interaction risk on die corner using reinforcing tiles |
KR102633137B1 (ko) * | 2018-01-23 | 2024-02-02 | 삼성전자주식회사 | 반도체 패키지 |
KR102547235B1 (ko) * | 2018-04-20 | 2023-06-23 | 삼성디스플레이 주식회사 | 표시 장치 |
US10867955B2 (en) * | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure having adhesive layer surrounded dam structure |
US10847485B2 (en) * | 2018-12-21 | 2020-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package structure and method for forming the same |
KR102562315B1 (ko) * | 2019-10-14 | 2023-08-01 | 삼성전자주식회사 | 반도체 패키지 |
US11521947B1 (en) * | 2021-07-14 | 2022-12-06 | Nxp Usa, Inc. | Space efficient flip chip joint design |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5400950A (en) | 1994-02-22 | 1995-03-28 | Delco Electronics Corporation | Method for controlling solder bump height for flip chip integrated circuit devices |
US7148560B2 (en) | 2005-01-25 | 2006-12-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | IC chip package structure and underfill process |
US8143110B2 (en) | 2009-12-23 | 2012-03-27 | Intel Corporation | Methods and apparatuses to stiffen integrated circuit package |
KR101401708B1 (ko) * | 2012-11-15 | 2014-05-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
-
2014
- 2014-05-27 KR KR1020140063832A patent/KR20150136393A/ko not_active Application Discontinuation
- 2014-10-16 US US14/516,223 patent/US9275968B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US9275968B2 (en) | 2016-03-01 |
US20150348930A1 (en) | 2015-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20150136393A (ko) | 칩 고정 구조물을 갖는 플립칩 패키지 | |
US7329597B2 (en) | Semiconductor chip and tab package having the same | |
US10943885B2 (en) | Method for making semiconductor device with sidewall recess and related devices | |
US8643163B2 (en) | Integrated circuit package-on-package stacking system and method of manufacture thereof | |
US20060231952A1 (en) | BGA semiconductor chip package and mounting structure thereof | |
KR20020043188A (ko) | 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법 | |
KR20020078931A (ko) | 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법 | |
KR20090065434A (ko) | 플립 칩을 갖춘 집적회로 패키지 시스템 | |
KR20170001238A (ko) | 계단형 기판을 포함하는 반도체 패키지 | |
KR20030018642A (ko) | 스택 칩 모듈 | |
US20150115476A1 (en) | Module with Stacked Package Components | |
KR102561718B1 (ko) | 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법 | |
US7087459B2 (en) | Method for packaging a multi-chip module of a semiconductor device | |
JP2006253519A (ja) | 半導体装置 | |
US11848292B2 (en) | Pad design for thermal fatigue resistance and interconnect joint reliability | |
KR20130050077A (ko) | 스택 패키지 및 이의 제조 방법 | |
CN107492527B (zh) | 具有顺应性角的堆叠半导体封装体 | |
TW202105665A (zh) | 半導體封裝結構 | |
CN112447690B (zh) | 天线置顶的半导体封装结构 | |
JP2009054741A (ja) | 半導体パッケージ | |
KR100570512B1 (ko) | 칩 스케일형 반도체 패키지 | |
US11670574B2 (en) | Semiconductor device | |
KR20110080491A (ko) | 반도체 칩 패키지 제조방법 | |
KR20080084075A (ko) | 적층 반도체 패키지 | |
KR101290666B1 (ko) | 반도체 패키지 제조방법 및 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |