KR102633137B1 - 반도체 패키지 - Google Patents

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KR102633137B1
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Abstract

반도체 패키지가 제공된다. 이 반도체 패키지는 제1 영역 및 상기 제1 영역으로부터 이격되는 제2 영역을 가지는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 아래에 위치하는 복수의 연결 범프들, 및 상기 반도체 칩의 상기 제2 영역의 하면을 덮는 보호층을 포함한다. 상기 보호층은 상기 반도체 칩의 상기 제1 영역의 하면을 덮지 않고, 상기 보호층은 상기 복수의 연결 범프들 사이에 위치하지 않는다. 상기 반도체 패키지의 반도체 칩은 보호층에 의해 보호될 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다. 보다 구체적으로는 연결 범프들을 포함하는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 경박화, 고집적화, 고성능화, 및 고속화 또한 요구되고 있다. 이에 따라 기존의 와이어를 사용하여 반도체 칩과 기판 사이를 연결하는 방법 대신 반도체 칩의 하면에 부착된 연결 범프를 사용하여 반도체 칩과 기판 사이를 연결하는 방법이 개발되었다. 한편, 반도체 패키지가 경박화 및 소형화됨에 따라 외부의 물리적 충격 또는 스크래치에 의해 반도체 칩의 손상이 발생하기 쉬워지고 있다. 따라서 외부의 물리적 충격 또는 긁힘으로부터 반도체 칩을 보호할 필요가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 칩의 손상이 방지될 수 있는 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 제1 영역 및 상기 제1 영역으로부터 이격되는 제2 영역을 가지는 반도체 칩, 상기 반도체 칩의 상기 제1 영역 아래에 위치하는 복수의 연결 범프들, 및 상기 반도체 칩의 상기 제2 영역의 하면을 덮는 보호층을 포함할 수 있다. 상기 보호층은 상기 반도체 칩의 상기 제1 영역의 하면을 덮지 않을 수 있고, 상기 보호층은 상기 복수의 연결 범프들 사이에 위치하지 않을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 복수의 반도체 칩들이 수직 방향으로 적층된 반도체 칩 스택, 상기 복수의 반도체 칩들 중 가장 아래에 위치한 하부 반도체 칩의 제1 영역 아래 위치하는 연결 범프, 및 상기 하부 반도체 칩의 제2 영역 아래 위치하는 보호층을 포함할 수 있다. 상기 보호층은 상기 연결 범프와 수평 방향으로 이격될 수 있다. 상기 하부 반도체 칩의 상기 제1 영역은 상기 하부 반도체 칩의 중심부에 위치할 수 있고, 상기 하부 반도체 칩의 상기 제2 영역은 상기 하부 반도체 칩의 가장자리부에 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩 상에 위치하는 제2 반도체 칩, 상기 제1 반도체 칩과 상기 기판을 연결하는 복수의 연결 범프, 및
상기 제1 반도체 칩의 하면에 위치하는 보호층을 포함할 수 있다. 상기 제1 반도체 칩은 상기 제1 반도체 칩의 중심부에 위치하는 제1 영역과 상기 제1 반도체 칩의 가장자리부에 위치하는 제2 영역을 포함할 수 있다. 상기 복수의 연결 범프는 상기 제1 반도체 칩의 상기 제1 영역 아래에 위치하고, 상기 보호층은 상기 제1 반도체 칩의 상기 제1 영역을 덮지 않고, 상기 제1 반도체 칩의 상기 제2 영역을 덮을 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는 반도체 칩의 손상을 감소시키거나 방지할 수 있다. 또한, 본 발명의 기술적 사상에 의한 반도체 패키지는 연결 범프 주위에 캐리어 접착층의 잔여물이 잔류하는 것을 감소시키거나 방지할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 하면을 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 반도체 패키지의 단면도이다. 도 3은 도 2의 A 부분의 확대도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6a 내지 도 6i는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 하면을 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 반도체 패키지의 단면도이다. 도 3은 도 2의 A 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(100)는 복수의 반도체 칩들(110a 내지 110d)을 포함할 수 있다. 예컨대, 복수의 반도체 칩들(110a 내지 110d)은 제1 반도체 칩(110a), 제2 반도체 칩(110b), 제3 반도체 칩(110c), 및 제4 반도체 칩(110d)을 포함할 수 있다. 그러나, 반도체 패키지(100)에 포함되는 반도체 칩의 수는 4개로 제한되지 않으며, 이보다 더 적거나 더 많은 수의 반도체 칩을 포함할 수 있다. 제1 반도체 칩 내지 제4 반도체 칩(110a 내지 110d)은 수직 방향(Z)으로 적층되어 반도체 칩 스택(CS)을 구성할 수 있다. 일부 실시예에서, 도 2와 달리 반도체 패키지(100)는 하나 이상의 반도체 칩 스택(CS)을 포함할 수 있다. 본 명세서에서, 반도체 칩 스택(CS)을 구성하는 반도체 칩들(110a 내지 110d) 중 가장 아래 위치하는 제1 반도체 칩(110a)은 하부 반도체 칩으로도 일컬어질 수 있다. 또한 본 명세서에서, 반도체 칩 스택(CS)을 구성하는 반도체 칩들(110a 내지 100d) 중 하부 반도체 칩(110a)을 제외한 나머지 제2 반도체 칩 내지 제4 반도체 칩(110b 내지 110d)은 상부 반도체 칩으로도 일컬어질 수 있다.
각각의 반도체 칩(110a 내지 110d)은 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 로직 반도체 칩은 예를 들어 중앙처리장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC), 또는 어플리케이션 프로세서(application processor, AP)일 수 있다. 메모리 반도체 칩은 예를 들어 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다. 각각의 반도체 칩들(110a 내지 110d)은 반드시 동종의 반도체 칩일 필요는 없다. 예를 들어, 제1 반도체 칩(110a)은 컨트롤러이고, 제2 반도체 칩(110b), 제3 반도체 칩(110c), 및 제4 반도체 칩(110d)은 디램일 수 있으나, 이에 제한되는 것은 아니다.
복수의 반도체 칩들(110a 내지 110d) 사이에는 각각의 제1 연결 범프(140)가 위치할 수 있다. 예를 들어, 제1 반도체 칩(110a)과 제2 반도체 칩(110b) 사이, 제2 반도체 칩(110b)과 제3 반도체 칩(110c) 사이, 및 제3 반도체 칩(110c)과 제4 반도체 칩(110d) 사이에 제1 연결 범프(140)가 위치할 수 있다. 복수의 반도체 칩들(110a 내지 110d)은 제1 연결 범프(140)를 통해 서로 전기적으로 연결될 수 있다. 제1 연결 범프(140)는 폭이 수 마이크로미터 내지 수백 마이크로미터인 마이크로 범프일 수 있다.
제1 연결 범프(140)는 제1 필라(142) 및 제1 필라(142)의 하면을 덮는 제1 캡(141)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(110a)과 제2 반도체 칩(110b) 사이의 제1 연결 범프(140)는 제2 반도체 칩(110b)의 하부 패드(113)와 접하는 제1 필라(142) 및 제1 반도체 칩(110a)의 상부 패드(115)와 접하는 제1 캡(141)을 포함할 수 있다. 상기 제1 필라(142)는 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 상기 제1 캡(141)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 제1 캡(141)과 제1 필라(142) 사이 및/또는 제1 캡(141)과 상부 패드(115) 사이에는 중간층(미도시)이 형성될 수 있다. 중간층(미도시)은 제1 캡(141) 내의 금속 물질과 제1 필라(142) 내의 금속 물질 또는 제1 캡(141) 내의 금속 물질과 상부 패드(115) 내의 금속 물질이 반응하여 형성된 금속간 화합물을 포함할 수 있다.
칩 접착층(150)은 복수의 반도체 칩들(110a 내지 110d) 사이에 각각 위치할 수 있다. 예를 들어, 제1 반도체 칩(110a)과 제2 반도체 칩(110b) 사이, 제2 반도체 칩(110b)과 제3 반도체 칩(110c) 사이, 및 제3 반도체 칩(110c)과 제4 반도체 칩(110d) 사이에 칩 접착층(150)이 위치할 수 있다. 칩 접착층(150)은 제1 연결 범프(140)를 감싸며 반도체 칩들(110a 내지 110d) 사이의 공간을 채울 수 있다. 칩 접착층(150)은 반도체 칩들(110a 내지 110d)을 서로 부착시키고 제1 연결 범프(140)를 보호할 수 있다. 칩 접착층(150)은 필름 또는 페이스트 타입의 접착 제로부터 형성될 수 있다. 일부 실시예에서, 칩 접착층(150)은 폴리머 수지를 포함하는 비도전 접착제(non conductive adhesive)를 포함할 수 있다. 다른 실시예에서, 칩 접착층(150)은 도전성 입자와 폴리머 수지를 포함하는 이방성 도전 접착제(anisotropic conductive adhesive) 또는 등방성 도전 접착제(isotropic conductive adhesive)를 포함할 수 있다. 칩 접착층(150)의 상기 폴리머 수지는 예를 들어 열경화성 수지, 열 가소성 수지, 또는 UV 경화성(UV curable) 수지를 포함할 수 있다. 상기 칩 접착층(150)은 예를 들어 에폭시 수지, 우레탄 수지, 및 아크릴 수지 중 적어도 하나를 포함할 수 있다. 칩 접착층(150)의 상기 도전성 입자는 예를 들어, 니켈(Ni), 금(Au), 은(Ag), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
칩 밀봉부(160)는 제1 반도체 칩(110a)의 상면 및 제1 내지 제4 반도체 칩들(110a 내지 110d)의 측면을 둘러쌀 수 있다. 칩 밀봉부(160)는 열경화성 수지, 열가소성 수지, 또는 UV 경화성 수지 등을 포함할 수 있다. 칩 밀봉부(160)는 에폭시 수지, 또는 실리콘(silicone) 수지를 포함할 수 있다. 칩 밀봉부(160)는 예를 들어, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
각각의 반도체 칩(110a 내지 110d)은 바디(112), 하부 패드(113), 상부 패드(115), 관통 비아(114), 및 패시베이션층(111)을 포함할 수 있다. 다만, 반도체 칩 스택(CS)의 최상부에 위치하는 제4 반도체 칩(110d)은 관통 비아(114) 및 상부 패드(115)를 제외하고, 바디(112), 하부 패드(113), 및 패시베이션층(111)을 포함할 수 있다.
각각의 반도체 칩(110a 내지 110d)의 바디(112)는 반도체 기판(미도시) 및 집적 회로층(미도시) 을 포함할 수 있다. 바디(112)의 상기 반도체 기판(미도시)은 실리콘(Si) 또는 저마늄(Ge)과 같은 IV족 반도체, 또는 갈륨비소(GaAs), 인듐비소(InAs), 또는 인듐인(InP)과 같은 III-V족 화합물 반도체와 같은 반도체 물질을 포함할 수 있다. 상기 반도체 기판은 단결정 웨이퍼, SOI(silicon on insulator) 기판, 또는 에피택셜(epitaxial) 층일 수 있다. 바디(112)의 상기 집적 회로층(미도시)은 각각의 반도체 칩(110a 내지 110d)의 하면 측에 위치할 수 있다. 상기 집적 회로층(미도시)이 위치하는 각각의 반도체 칩(110a 내지 110d)의 하면은 활성면이라 불릴 수 있다. 상기 활성면과 대향하는 각각의 반도체 칩(110a 내지 110d)의 상면은 비활성면이라 불릴 수 있다. 바디(112)의 상기 집적 회로층(미도시)은 다양한 종류의 개별 전자 소자들을 포함할 수 있다. 예를 들어, 상기 집적 회로층(미도시)은 전계 효과 트랜지스터(field effect transistor)와 같은 능동 소자, 및 커패시터 또는 저항과 같은 수동 소자를 포함할 수 있다.
하부 패드(113) 및 상부 패드(115)는 바디(112)의 하면 및 상면에 위치할 수 있다. 하부 패드(113) 및 상부 패드(115)는 각각 전기 전도성 물질을 포함할 수 있다. 예컨대, 하부 패드(113) 및 상부 패드(115) 각각은 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 도 1 내지 도 3에서 하부 패드(113)는 바디(112) 내에 매립되는 것으로 도시되었으나, 일부 실시예에서, 하부 패드(113)는 바디(112)의 하면으로부터 돌출될 수 있다. 마찬가지로, 상부 패드(115)는 바디(112)의 상면으로부터 돌출될 수 있다.
관통 비아(114)는 각각의 반도체 칩(110a 내지 110c)의 바디(112)를 관통할 수 있다. 관통 비아(114)의 일단은 상부 패드(115)에 연결되고, 관통 비아(114)의 타단은 하부 패드(113)에 연결될 수 있다. 관통 비아(114)는 관통 비아(114) 측벽의 표면에 형성되는 배리어막(114a) 및 관통 비아(114)의 내부를 채우는 도전부(114b)를 포함할 수 있다. 관통 비아(114)의 배리어막(114a)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN), 질화탄탈륨(TaN), 코발트(Co), 망간(Mn), 루테늄(Ru), 및 질화텅스텐(WN) 중 적어도 하나를 포함할 수 있다. 관통 비아(114)의 도전부(114b)는 예를 들어, 구리(Cu), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 관통 비아(114)와 바디(112) 사이에는 비아 절연막(116)이 개재될 수 있다. 비아 절연막(116)은 예를 들어, 산화막, 질화막, 탄화막, 및 폴리머 중 적어도 하나를 포함할 수 있다. 도 2 및 도 3에는 관통 비아(114)가 하부 패드(113)에 바로 연결되어 있는 것으로 도시되어 있으나, 하부 패드(113)는 바디(112) 내의 배선층(미도시)을 통해 관통 비아(114)에 연결될 수 있다.
패시베이션층(111)은 바디(112)의 하면에 위치할 수 있다. 패시베이션층(111)은 바디(112)의 하면을 보호할 수 있다. 패시베이션층(111)은 예를 들어 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예를 들어, 패시베이션층(111)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 패시베이션층(111)의 두께는 예를 들어, 약 20nm 내지 약 2μm 일 수 있다.
제1 반도체 칩(110a)은 평면적 관점에서, 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 반도체 칩(110a)의 제1 영역(R1)은 각진 U자형일 수 있다. 제1 반도체 칩(110a)의 제1 영역(R1)은 제1 반도체 칩(110a)의 중심부에 위치할 수 있고, 제1 반도체 칩(110a)의 제2 영역(R2)은 제1 반도체 칩(110a)의 가장자리부에 위치할 수 있다. 제1 반도체 칩(110a)의 제2 영역(R2)은 제1 반도체 칩(110a)의 제1 영역(R1)을 둘러쌀 수 있다. 일부 실시예에서, 제1 반도체 칩(110a)은 제1 영역(R1)과 제2 영역(R2) 사이에 위치하는 제3 영역(R3)을 더 포함할 수 있다. 제1 반도체 칩(110a)의 제3 영역(R3)은 제1 반도체 칩(110a)의 제1 영역(R1)을 둘러싸고, 제1 반도체 칩(110a)의 제2 영역(R2)은 제1 반도체 칩(110a)의 제3 영역(R3)을 둘러쌀 수 있다.
제1 반도체 칩(110a)의 제1 영역(R1) 아래에는 복수의 제2 연결 범프들(120)이 위치할 수 있다. 제1 반도체 칩(110a)의 제2 영역(R2) 및 제3 영역(R3) 아래에는 어떠한 제2 연결 범프(120)도 존재하지 않을 수 있다. 제2 연결 범프(120)는 제1 반도체 칩(110a)과 외부 기판(미도시)을 전기적으로 연결할 수 있다. 일부 실시예에서, 제2 연결 범프(120)의 구조, 또는 크기는 제1 연결 범프(140)와 상이할 수 있다. 예를 들어, 제2 연결 범프(120)의 폭은 제1 연결 범프(140)의 폭보다 클 수 있다. 제2 연결 범프(140)의 높이(H2)는 예를 들어 약 20μm 내지 약 50μm일 수 있다. 본 명세서에서, 제2 연결 범프(140)의 높이(H2)는 패시베이션층(111)의 하단으로부터 제2 연결 범프(140)의 하단까지의 수직 방향(Z)으로의 거리를 의미한다.
제2 연결 범프(120)는 제1 반도체 칩(110a)의 하면과 접하는 제2 필라(122) 및 제2 필라(122)의 하면을 덮는 제2 캡(121)을 포함할 수 있다. 제2 필라(122)는 패시베이션층(111) 내에 형성된 개구부(111OP)를 통해 제1 반도체 칩(110a)의 하부 패드(113)와 접할 수 있다. 제2 필라(122)의 높이(H1)는 약 10μm 내지 약 30μm일 수 있다. 본 명세서에서, 제2 필라(122)의 높이(H1)는 패시베이션층(111)의 하단으로부터 제2 필라(122)의 하단까지의 수직 방향(Z) 거리를 말한다. 제2 필라(122)의 수평 방향(Y)으로의 폭(D)은 약 10μm 내지 약 50μm일 수 있다.
상기 제2 필라(122)는 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 상기 제2 캡(121)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 제2 캡(121)과 제2 필라(122) 사이에는 중간층(미도시)이 형성될 수 있다. 중간층(미도시)은 제2 캡(121) 내의 금속 물질과 제2 필라(122) 내의 금속 물질이 반응하여 형성된 금속간 화합물을 포함할 수 있다. 일부 실시예에서, 상기 제2 필라(122) 및/또는 상기 제2 캡(121)은 상기 제1 필라(142) 및/또는 상기 제1 캡(141)과 상이한 물질로 구성될 수 있다. 일부 다른 실시예에서, 상기 제2 필라(122) 및/또는 상기 제2 캡(121)은 상기 제1 필라(142) 및/또는 상기 제1 캡(141)과 동일한 물질로 구성될 수 있다.
보호층(130)은 제1 반도체 칩(110a)의 하면에 위치하고 제1 반도체 칩(110a)의 하면에 접할 수 있다. 보다 구체적으로, 보호층(130)은 제1 반도체 칩(110a)의 제2 영역(R2)의 하면을 덮을 수 있다. 즉, 패시베이션층(111) 중 제1 반도체 칩(110a)의 제2 영역(R2)에 위치하는 부분은 보호층(130)에 의해 덮일 수 있다. 일부 실시예에서, 보호층(130)은 제1 반도체 칩(110a) 이외의 제2 반도체 칩(110b) 내지 제4 반도체 칩(110d)의 하면들에는 위치하지 않을 수 있다.
보호층(130)은 유기물을 포함할 수 있다. 보호층(130)은 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질을 포함할 수 있다. 보호층(130)은 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 보호층(130)은 파티클에 의한 긁힘으로 인한 제1 반도체 칩(110a)의 손상을 감소시키거나 방지할 수 있다. 특히, 반도체 패키지(100)가 외부 기판(미도시)상에 실장되기 전에 제1 반도체 칩(110a)의 하면이 노출되어 있는 상태에서 보호층(130)은 제1 반도체 칩(110a)의 하면이 손상되는 것을 방지할 수 있다.
보호층(130)은 제1 반도체 칩(110a)의 손상을 방지하기 위하여 충분한 두께(T1)를 가질 수 있다. 그러나, 제2 연결 범프(120)와 외부 기판(미도시)이 접촉할 수 있어야 하므로, 보호층(130)의 두께(T1)는 제2 연결 범프(120)의 높이(H2)보다 작을 수 있다. 나아가, 보호층(130)의 두께(T1)는 제2 필라(122)의 높이(H1)보다 작을 수 있다. 예를 들어, 보호층(130)의 두께(T1)는 약 1μm 내지 약 10μm 일 수 있다.
패시베이션층(111)도 제1 반도체 칩(110a)을 보호하는 기능을 할 수 있으나, 패시베이션층(111)을 덮는 보호층(130)을 더 형성함으로써 제1 반도체 칩(110a)에 대한 보호를 강화할 수 있다. 일부 실시예에서, 보호층(130)의 인성(toughness)은 패시베이션층(111)의 인성보다 클 수 있다. 즉, 패시베이션층(111)을 파괴하기 위해 필요한 에너지보다 보호층(130)을 파괴하기 위해 필요한 에너지가 더 클 수 있다. 예를 들어, 취성(brittle)인 실리콘 질화물을 포함하는 패시베이션층(111)을 연성(ductile)인 폴리이미드를 포함하는 보호층(130)으로 덮음으로써, 패시베이션층(111) 및 제1 반도체 칩(110a)의 손상을 방지할 수 있다. 따라서, 보호층(130)은 패시베이션층(111)보다 제1 반도체 칩(110a)을 물리적인 외부 충격 또는 긁힘으로부터 효과적으로 보호할 수 있다.
보호층(130)은 제1 반도체 칩(110a)의 제1 영역(R1) 및 제3 영역(R3)의 하면을 덮지 않을 수 있다. 따라서 제1 반도체 칩(110a)의 제1 영역(R1) 및 제3 영역(R3)의 하면에는 패시베이션층(111)이 노출될 수 있다. 제1 반도체 칩(110a)의 제1 영역(R1)에는 보호층(130)이 배치되지 않으므로, 보호층(130)은 제2 연결 범프(120)들 사이에 위치하지 않을 수 있다. 또한, 제1 반도체 칩(110a)의 제3 영역(R3)에는 보호층(130)이 배치되지 않으므로, 보호층(130)은 제2 연결 범프(120)들로부터 이격될 수 있다.
보호층(130)이 제1 반도체 칩(110a)의 제1 영역(R1) 또는 제3 영역(R3)의 하면까지 덮는 경우, 제1 반도체 칩(110a)을 캐리어(610)(도 6e 참조)에 고정시키기 위해 사용되는 캐리어 접착층(620)(도 6e 참조)의 일부가 보호층(130)과 제2 연결 범프(120) 사이의 좁은 공간으로부터 제거되지 못하고 제1 반도체 칩(110a)의 하면에 잔류할 수 있다. 반면, 제2 연결 범프(120)가 위치하는 제1 반도체 칩(110a)의 제1 영역(R1)에 보호층(130)을 배치하지 않고, 제1 영역(R1)으로부터 이격된 제2 영역(R2)에만 보호층(130)을 배치하는 경우, 제2 연결 범프(120)와 보호층(130) 사이에 충분한 공간이 확보될 수 있다. 따라서, 제1 반도체 칩(110a)의 하면에 캐리어 접착층(620)(도 6e 참조)의 일부가 잔류하는 것이 감소되거나 방지될 수 있다.
제2 연결 범프(120)와 보호층(130) 사이에 충분한 공간을 확보하기 위하여 제2 연결 범프(120)와 보호층(130) 사이는 충분한 거리(SD)로 이격될 수 있다. 반면, 제2 연결 범프(120)와 보호층(130) 사이의 이격 거리(SD)가 너무 긴 경우, 보호층(130)에 의해 덮이지 않고 외부에 노출되는 패시베이션층(111)의 면적이 증가하므로, 제1 반도체 칩(110a)의 보호가 약화될 수 있다. 제1 반도체 칩(110a)의 제2 영역(R2)에 가장 인접한 제2 연결 범프(120)로부터 보호층(130)까지 수평 방향(Y)으로의 이격 거리(SD)는 예를 들어 약 50μm 내지 약 100μm 일 수 있다.
일부 실시예에서, 제2 연결 범프(120)와 보호층(130) 사이에 충분한 공간을 확보하기 위하여 제2 연결 범프(120)와 보호층(130) 사이의 수평 방향(Y)으로의 이격 거리(SD)는 제2 필라(122)의 수직 방향(Z)으로의 높이(H1)보다 클 수 있다. 나아가, 제2 연결 범프(120)와 보호층(130) 사이의 수평 방향(Y)으로의 이격 거리(SD)는 제2 연결 범프(120)의 수직 방향(Z)으로의 높이(H2)보다 클 수 있다. 또한, 제2 연결 범프(120)와 보호층(130) 사이에 충분한 공간을 확보하기 위하여 보호층(130)의 제2 연결 범프(120)와 대향하는 측벽(130S)은 수직 방향(Z)에 대하여 제2 연결 범프(120)로부터 멀어지는 방향(Y)으로 경사질 수 있다. 예를 들어, 보호층(130)의 측벽(130S)과 수직 방향(Z)이 이루는 각도(θ)는 20°내지 80°일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(100)는 예를 들어, 고대역폭 메모리(high bandwidth memory, HBM) 패키지일 수 있으나, 이에 제한되는 것은 아니다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1 내지 도 3을 참조하여 설명한 실시예와의 차이점이 설명된다.
본 발명의 일 실시예에 따른 반도체 패키지(200)는 패키지 기판(270)을 더 포함할 수 있다. 복수의 반도체 칩들(110a 내지 110d)을 포함하는 반도체 칩 스택(CS)이 패키지 기판(270) 상에 실장될 수 있다. 제1 반도체 칩(110a)과 패키지 기판(270)은 제2 연결 범프(120)에 의해 서로 연결될 수 있다. 패키지 기판(270)은 예를 들어 인쇄회로 기판(printed circuit board, PCB) 또는 인터포저(interposer) 기판일 수 있다.
패키지 기판(270)이 인쇄회로 기판인 경우, 패키지 기판(270)은 기판 바디(미도시), 및 기판 바디(미도시)의 상면 및 하면에 각각 위치하는 기판 상부 패드(미도시) 및 기판 하부 패드(미도시)를 포함할 수 있다. 상기 기판 상부 패드(미도시)는 제2 연결 범프(120)와 접할 수 있다. 상기 기판 바디(미도시) 내에는 상기 기판 상부 패드(미도시)와 상기 기판 하부 패드(미도시)를 전기적으로 연결하는 내부 배선 구조(미도시)를 포함할 수 있다. 상기 기판 하부 패드(미도시)는 외부 연결 단자(280)와 접할 수 있다.
패키지 기판(270)의 하면에는 외부 연결 단자(280)가 부착될 수 있다. 상기 외부 연결 단자(280)는 상기 패키지 기판(270)의 상기 기판 하부 패드(미도시), 상기 내부 배선 구조(미도시), 및 상기 기판 상부 패드(미도시)를 통해 상기 제2 연결 범프(120)에 전기적으로 연결될 수 있다. 외부 연결 단자(280)는 예를 들어, 솔더 범프를 포함할 수 있다. 외부 연결 단자(280)는 반도체 패키지(200)와 외부 장치(미도시) 사이를 전기적으로 연결할 수 있다.
일부 실시예에서, 제1 반도체 칩(110a)의 하면과 패키지 기판(270) 사이에는 제1 언더필(underfill)부(250)가 위치할 수 있다. 제1 언더필(underfill)부(250)는 제1 반도체 칩(110a)과 패키지 기판(270) 사이의 공간을 채울 수 있다. 제1 언더필부(250)는 화학적, 물리적 환경으로부터 제2 연결 범프(120)를 보호할 수 있다. 제1 언더필부(250)는 예를 들어 에폭시 수지 또는 실리콘 수지를 포함할 수 있다.
패키지 밀봉부(260)는 칩 밀봉부(160)의 측면을 둘러싸고 패키지 기판(270)의 상면을 덮을 수 있다. 패키지 밀봉부(260)는 예를 들어, 에폭시 수지 또는 실리콘 수지를 포함할 수 있다.
반도체 칩 스택(CS)을 제조한 후, 반도체 칩 스택(CS)을 패키지 기판(270) 상에 실장하기 전에 노출된 제1 반도체 칩(110a)의 하면을 보호층(130)이 보호할 수 있다. 따라서, 반도체 칩 스택(CS) 제조 단계와 패키지 기판(270) 상에 실장하는 단계 사이에 제1 반도체 칩(110a)이 손상되는 것이 방지될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 4를 참조하여 설명한 실시예와의 차이점이 설명된다.
도 5를 참조하면, 제1 반도체 칩(110a) 내지 제4 반도체 칩(110d)을 포함하는 반도체 칩 스택(CS) 및 제5 반도체 칩(310)이 상부 패키지 기판(370a) 상에 실장될 수 있다. 제5 반도체 칩(310)은 제1 반도체 칩(110a) 상이 아니라 제1 반도체 칩(110a) 옆에 위치할 수 있다. 제5 반도체 칩(310)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 예를 들어, 제5 반도체 칩(310)은 중앙 처리 장치, 그래픽 처리 장치, 또는 어플리케이션 프로세서일 수 있다.
제5 반도체 칩(310)과 상부 패키지 기판(370a) 사이에는 제3 연결 범프(320)가 위치할 수 있다. 제5 반도체 칩(310)은 제3 연결 범프(320)를 통해 상부 패키지 기판(370a)에 연결될 수 있다. 제3 연결 범프(320)는 제3 필라(322) 및 제3 캡(321)을 포함할 수 있다. 일부 실시예에서, 제3 연결 범프(320)는 제2 연결 범프(120)와 유사할 수 있다.
일부 실시예에서, 제5 반도체 칩(310)과 상부 패키지 기판(370a) 사이 공간은 제2 언더필부(352)에 의해 채워질 수 있다. 제2 언더필부(352)는 에폭시 수지 또는 실리콘 수지를 포함할 수 있다.
상부 패키지 기판(370a)은 예를 들어 인터포저 기판일 수 있다. 상부 패키지 기판(370a)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 상부 패키지 기판(370a)은 실리콘을 포함할 수 있다. 상부 패키지 기판(370a)은 기판 바디(372), 기판 상부 패드(375), 기판 하부 패드(373), 기판 관통 비아(374), 및 기판 배선층(376)을 포함할 수 있다. 기판 상부 패드(375)는 기판 바디(372)의 상면 상에 위치하고 제2 연결 범프(120) 및 제3 연결 범프(320)와 접할 수 있다. 기판 하부 패드(373)는 기판 바디(372)의 하면 상에 위치할 수 있다. 기판 상부 패드(375)와 기판 하부 패드(373)는 상부 패키지 기판(370a) 내의 기판 관통 비아(374)를 통해 서로 전기적으로 연결될 수 있다. 기판 상부 패드(375)와 기판 관통 비아(374) 사이 및/또는 기판 하부 패드(373)와 기판 관통 비아(374) 사이에는 기판 배선층(376)이 위치할 수 있고, 기판 상부 패드(375)와 기판 하부 패드(373)는 기판 관통 비아(374) 및 기판 배선층(376)을 통해 연결될 수 있다.
상부 패키지 기판(370a)은 상부 패키지 기판(370a) 아래에 위치하는 내부 연결 단자(380)를 통하여 하부 패키지 기판(370b) 상에 실장될 수 있다. 내부 연결 단자(380)는 예컨대 솔더 범프를 포함할 수 있다. 일부 실시예에서, 상부 패키지 기판(370a)과 하부 패키지 기판(370b) 사이 공간은 제3 언더필부(353)에 의해 채워질 수 있다. 제3 언더필부(353)는 에폭시 수지 또는 실리콘 수지를 포함할 수 있다. 하부 패키지 기판(370b)은 예를 들어, 인쇄회로 기판일 수 있고, 하부 패키지 기판(370b) 아래에는 외부 연결 단자(280)가 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지(300)는 예를 들어, 시스템-인-패키지 (system-in-package, SIP)일 수 있으나, 이에 제한되는 것은 아니다.
도 6a 내지 도 6i는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 6a를 참조하면, 반도체 웨이퍼(W)를 준비한다. 반도체 웨이퍼(W)는 제1 표면(S1) 및 제2 표면(S2)을 가질 수 있다. 또한, 반도체 웨이퍼(W)는 수평적으로 배열된 복수의 제1 영역(R1), 복수의 제2 영역(R2), 및 복수의 제3 영역(R3)을 포함할 수 있다. 반도체 웨이퍼(W) 내에는 복수의 제1 반도체 칩(110a)이 형성될 수 있다. 각각의 제1 반도체 칩(110a)은 패시베이션층(111), 바디(112), 하부 패드(113), 및 관통 비아(114)를 포함할 수 있다. 바디(112) 및 관통 비아(114)는 반도체 웨이퍼(W)의 제1 영역(R1)들 내에 형성될 수 있고, 하부 패드(113)는 반도체 웨이퍼(W)의 제1 영역(R1)들의 제1 표면(S1)에 형성될 수 있다. 패시베이션층(111)은 하부 패드(113)를 덮도록 반도체 웨이퍼(W)의 제1 표면(S1) 에 형성될 수 있다. 패시베이션층(111)은 반도체 웨이퍼(W)의 제1 영역(R1)들, 제2 영역들(R2), 및 제3 영역(R3)들에 걸쳐 형성될 수 있다. 패시베이션층(111)은 예를 들어, 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 또는 원자층 증착(atomic layer deposition, ALD)에 의해 형성될 수 있다.
다음으로, 패시베이션층(111) 상에 보호 물질막(130a)을 형성한다. 보호 물질막(130a)은 예컨대 감광성 폴리이미드와 같은 감광성 물질을 포함할 수 있다. 보호 물질막(130a)은 스핀 코팅에 의해 형성될 수 있다. 보호 물질막(130a)은 반도체 웨이퍼(W)의 제1 영역(R1)들, 제2 영역들(R2), 및 제3 영역(R3)들 상에 걸쳐 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 보호 물질막(130a)을 패터닝하여 예비 보호 패턴(130b)을 형성한다. 예비 보호 패턴(130b)은 제3 두께(T3)를 가지는 제1 부분(130P1), 경사진 측벽(130Sb)을 가지는 제2 부분(130P2), 제4 두께(T4)를 가지는 제3 부분(130P3), 및 예비 개구부(130OP)를 포함할 수 있다. 여기서, 제3 두께(T3)는 제4 두께(T4)보다 클 수 있다. 예비 보호 패턴(130b)의 예비 개구부(130OP)는 하부 패드(113) 상에 형성될 수 있다. 제4 두께(T4)를 가지는 예비 보호 패턴(130b)의 제3 부분(130P3)은 예비 개구부(130OP) 주위에 형성될 수 있다. 제3 두께(T3)를 가지는 예비 보호 패턴(130b)의 제1 부분(130OP1)은 예비 보호 패턴(130b)의 제3 부분(130OP3) 주위에 형성될 수 있다. 경사진 측벽(130Sb)을 가지는 예비 보호 패턴(130b)의 제2 부분(130P2)은 예비 보호 패턴(130b)의 제1 부분(130P1)과 제3 부분(130P3) 사이에 위치할 수 있다. 예비 보호 패턴(130b)의 제2 부분(130P2)의 두께는 예비 보호 패턴(130b)의 제1 부분(130P1)에 가까운 위치일수록 증가하고, 예비 보호 패턴(130b)의 제3 부분(130P3)에 가까운 위치일수록 감소할 수 있다.
이러한 3차원 형상을 가지는 예비 보호 패턴(130b)을 형성하기 위하여 포토 리소그래피(photolithography)가 사용될 수 있다. 예비 보호 패턴(130b) 형성에 사용되는 포토 마스크(PM)는 스캐터링 바(scattering bar)(SB)를 포함할 수 있다. 스캐터링 바(SB)는 서로 이격된 바 패턴들(BP)을 포함할 수 있다. 스캐터링 바(SB) 내의 바 패턴들(BP)의 두께 및/또는 바 패턴들(BP) 사이의 간격을 조절함으로써 포토 마스크(PM)의 투과율, 즉 포토 마스크(PM)를 투과하는 빛의 세기가 조절될 수 있다.
보다 구체적으로, 포토 마스크(PM)는 제1 부분(P1) 내지 제4 부분(P4)을 포함할 수 있다. 포토 마스크(PM)의 제1 부분(P1)은 패턴으로 덮여 있어 포토 마스크(PM)에 조사되는 빛을 거의 투과시키지 않을 수 있다. 포토 마스크(PM)의 제4 부분(P4)은 패턴으로 덮여 있지 않아 포토 마스크(PM)에 조사되는 빛을 거의 대부분 투과시킬 수 있다. 포토 마스크(PM)의 제3 부분(P3)은 일정한 두께를 가지며 일정한 간격으로 배열된 복수의 바 패턴들(BP)을 포함할 수 있다. 포토 마스크(PM)의 제3 부분(P3)의 빛의 투과율은 포토 마스크(PM)의 제1 부분(P1)의 투과율과 포토 마스크(PM)의 제4 부분(P4)의 투과율 사이일 수 있다. 포토 마스크(PM)의 제2 부분(P2)은 바 패턴들(BP)의 두께 또는 바 패턴들(BP) 사이의 간격이 일정하지 않은 복수의 바 패턴들(BP)을 포함할 수 있다. 예를 들어, 포토 마스크(PM)의 제2 부분(P2)의 바 패턴들(BP) 사이 간격은 포토 마스크(PM)의 제1 부분(P1)에 가까운 위치일수록 감소하고, 포토 마스크(PM)의 제3 부분(P3)에 가까운 위치일수록 증가할 수 있다. 포토 마스크(PM)의 제2 부분(P2)의 투과율은 위치에 따라 변화할 수 있다. 포토 마스크(PM)의 제2 부분(P2)의 투과율은 포토 마스크(PM)의 제1 부분(P1)에 가까운 위치일수록 감소하고, 포토 마스크(PM)의 제3 부분(P3)에 가까울수록 증가할 수 있다.
포토 마스크(PM)의 각 부분(P1 내지 P4)을 투과하는 빛의 투과율을 조절함으로써 예비 보호 패턴(130b)의 각 부분(130OP1 내지 130OP3)의 두께를 조절할 수 있다. 빛의 투과율이 낮은 포토 마스크(PM)의 제1 부분(P1)은 제3 두께(T3)를 가지는 예비 보호 패턴(130b)의 제1 부분(130P1)을 형성할 수 있다. 빛의 투과율이 높은 포토 마스크(PM)의 제4 부분(P4)은 예비 보호 패턴(130b)의 예비 개구부(130OP)를 형성할 수 있다. 포토 마스크(PM)의 제1 부분(P1)의 투과율과 제4 부분(P4)의 투과율 사이의 투과율을 가지는 포토 마스크(PM)의 제3 부분(P3)은 제4 두께(T4)를 가지는 예비 보호 패턴(130b)의 제3 부분(130P3)을 형성할 수 있다. 빛의 투과율이 위치에 따라 변하는 포토 마스크(PM)의 제2 부분(P2)은 위치에 따라 변하는 두께를 가지는 예비 보호 패턴(130b)의 제2 부분(130P2)을 형성할 수 있다.
본 실시예서는 보호 물질막(130a)이 PSPI와 같은 감광성 물질을 포함하므로 별도의 포토 레지스트(photoresist)층이 필요하지 않다. 그러나, 보호 물질막(130a)이 감광성 물질을 포함하지 않는 일부 다른 실시예들에서, 포토 레지스트 층(미도시)을 형성하는 단계, 포토 레지스트 패턴(미도시)을 형성하는 단계, 및 포토 레지스트 패턴(미도시)을 이용하여 보호 물질막(130a)을 패터닝하여 예비 보호 패턴(130b)을 형성하는 단계가 수행될 수 있다.
도 6b 및 도 6c를 함께 참조하면, 예비 보호 패턴(130b)을 식각하여 보호층(130)을 형성한다. 예비 보호 패턴(130b)의 제3 부분(130P3)이 모두 제거될 때까지 식각이 진행되고, 예비 보호 패턴(130b)의 제1 부분(130P1)이 모두 제거되기 전에 식각이 정지된다. 이로써 반도체 웨이퍼(W)의 제2 영역(R2) 상에만 보호층(130)이 남게되고, 반도체 웨이퍼(W)의 제1 영역(R1) 및 제3 영역(R3) 상에는 패시베이션층(111)이 노출된다. 또한, 반도체 웨이퍼(W)의 제1 영역(R1) 상의 패시베이션층(111) 내에는 개구부(111OP)가 형성되고, 하부 패드(113)의 일부가 노출된다. 식각 후 반도체 웨이퍼(W)의 제2 영역(R2) 상에 형성된 보호층(130)의 두께(T1)는 식각 전 예비 보호 패턴(130b)의 제1 부분(130P1)의 제3 두께(T3)보다 작다. 식각이 완료된 보호층(130)은 경사진 측벽(130S)을 가질 수 있다.
도 6d를 참조하면, 패시베이션층(111)의 개구부(111OP) 상에 제2 연결 범프(120)가 형성된다. 예를 들어, 반도체 웨이퍼(W) 상에 포토 레지스트 패턴(미도시)을 형성하고, 도금 또는 스퍼터링에 의해 제2 필라(122) 및 제2 캡 물질층(미도시)을 형성하고, 포토 레지스트 패턴(미도시)을 제거하고, 리플로우(reflow) 공정을 수행함으로써 제2 필라(122) 및 제2 캡(121)을 형성할 수 있다.
도 6e를 참조하면, 반도체 웨이퍼(W)가 캐리어 접착층(620)을 사용하여 캐리어(610)에 부착될 수 있다. 반도체 웨이퍼(W)는 제2 연결 범프(120) 및 반도체 웨이퍼(W)의 제1 표면(S1)이 캐리어(610)를 향하도록 캐리어(610)에 부착될 수 있다. 이 때, 제2 연결 범프(120) 및 보호층(130)은 캐리어 접착층(620)과 접할 수 있으며, 캐리어 접착층(620)은 제2 연결 범프들(120) 사이 공간 및 제2 연결 범프(120)와 보호층(130) 사이 공간을 채울 수 있다.
다음으로, 반도체 웨이퍼(W)의 일부를 제거하여 관통 비아(114)를 노출시킨다. 반도체 웨이퍼(W) 중 제1 표면(S1)으로부터 먼 부분을 제거하여 반도체 웨이퍼(W)의 제1 표면(S1)과 대향하는 제3 표면(S3)이 형성될 수 있고, 관통 비아(114)의 일단이 반도체 웨이퍼(W)의 제3 표면(S3)에 노출될 수 있다. 반도체 웨이퍼(W)의 일부를 제거하고 반도체 웨이퍼(W)의 제3 표면(S3)을 형성하기 위하여 예를 들어, 화학적 기계적 연마(chemical mechanical polish, CMP) 공정, 또는 에치백(etch-back) 공정이 사용될 수 있다.
이어서, 반도체 웨이퍼(W)의 제3 표면(S3) 상에 관통 비아(114)와 전기적으로 연결되는 상부 패드(115)를 형성할 수 있다.
도 6f를 참조하면, 복수의 반도체 칩(110b, 110c, 및 110d)을 반도체 웨이퍼(W) 상에 부착한다. 예를 들어, 제1 반도체 칩(110a) 상에 제2 반도체 칩(110b) 내지 제4 반도체 칩(110d)이 차례로 적층되어 하나의 반도체 칩 스택(CS)을 형성할 수 있다. 하나의 반도체 웨이퍼(W) 상에 복수의 반도체 칩 스택(CS)이 형성될 수 있다. 복수의 반도체 칩들(110a 내지 110d)을 접착하기 위하여 복수의 반도체 칩들(110a 내지 110d) 사이에 칩 접착층(150)이 형성될 수 있다.
도 6g를 참조하면, 칩 밀봉부(160)를 형성한다. 칩 밀봉부(160)는 제2 반도체 칩(110b) 내지 제4 반도체 칩(110d)의 측면 및 제4 반도체 칩(110d)의 상면을 덮도록 형성될 수 있다. 일부 실시예에서, 반도체 칩 스택(CS)의 최상단에 위치하는 제4 반도체 칩(110d)의 상면이 노출되도록 칩 밀봉부(160)의 일부가 제거될 수 있다. 제4 반도체 칩(110d)의 상면을 노출시키기 위하여 예를 들어 화학적 기계적 연마 공정이 사용될 수 있다.
도 6h를 참조하면, 반도체 웨이퍼(W)로부터 캐리어(610) 및 캐리어 접착층(620)을 제거할 수 있다. 본 발명의 기술적 사상에 따르면, 보호층(130)이 제2 연결 범프(120)로부터 이격되어 형성되고, 제2 연결 범프(120) 사이에는 보호층(130)이 형성되지 않으므로, 제2 연결 범프(120)와 보호층(130) 사이에 충분한 공간이 확보될 수 있다. 따라서, 제2 연결 범프(120)와 보호층(130) 사이의 좁은 공간에 캐리어 접착층(620)의 일부가 제거되지 못하고 잔류하는 것이 방지될 수 있다.
도 6i를 참조하면, 절단 공정을 통해 반도체 칩 스택들(CS)을 서로 분리한다. 예컨대 쏘우 커팅(saw cutting) 또는 레이저 커팅을 사용하여 반도체 칩 스택(CS) 사이를 절단할 수 있다. 절단 공정 전에 반도체 칩 스택들(CS)의 상단에 접착 테이프(미도시)가 부착될 수 있다. 접착 테이프(미도시)는 절단이 끝난 후에 반도체 칩 스택들(CS)로부터 제거될 수 있다. 이로써 도 1 내지 도 3을 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 패키지(100)가 제조될 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다. 이하에서는 도 6a 내지 도 6i를 참조하여 설명한 반도체 패키지 제조 방법과 본 실시예와의 차이점이 설명된다.
도 7a를 참조하면, 반도체 웨이퍼(W) 상에 복수의 제1 반도체 칩(110a)을 형성한다. 이후, 보호 물질막(130a)을 형성하기 전에 패시베이션층(111) 내에 개구부(111OP)가 먼저 형성된다. 예를 들어, 패시베이션층(111) 내에 개구부(111OP)를 형성하기 위하여, 패시베이션층(111) 상에 포토 레지스트 패턴(미도시)을 형성하는 단계, 포토 레지스트 패턴(미도시)에 의해 노출된 패시베이션층(111) 부분들을 식각하는 단계, 및 포토 레지스트 패턴(미도시)을 제거하는 단계가 수행될 수 있다. 다음으로, 패시베이션층(111) 상에 보호 물질막(130a)이 형성된다.
도 7a 및 도 7b를 참조하면, 보호 물질막(130a)을 패터닝하여 보호층(130)을 형성한다. 도 6b에 도시된 예비 보호 패턴(130b)을 형성하는 단계 없이, 보호 물질막(130a)으로부터 바로 보호층(130)이 형성될 수 있다. 포토 리소그래피에 사용되는 포토 마스크(PM)는 제1 부분(P1), 제2 부분(P2), 및 제4 부분(P4)을 포함할 수 있다. 즉, 본 실시예에 따른 제조 방법에 사용되는 포토 마스크(PM)는 도 6b에 도시된 포토 마스크(PM)의 제3 부분(P3)을 포함하지 않을 수 있다.
포토 마스크(PM)의 제1 부분(P1)은 보호층(130)의 제1 두께(T1)를 가지는 부분을 형성할 수 있다. 포토 마스크(PM)의 제2 부분(P2)은 보호층(130)의 경사진 측벽(130S)을 가지는 부분을 형성할 수 있다. 포토 마스크(PM)의 제4 부분(P4)은 보호층(130)이 반도체 웨이퍼(W)의 제1 영역(R1) 및 제3 영역(R3)으로부터 제거되도록 할 수 있다.
이후, 도 6d 내지 도 6i에 도시된 공정을 수행함으로써 도 1 내지 도 3에 도시된 실시예에 따른 반도체 패키지(100)를 제조할 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
R1 내지 R3: 제1 내지 제3 영역, 100, 200, 300: 반도체 패키지, 110a 내지 110d: 제1 내지 제4 반도체 칩, 111: 패시베이션층, 111OP: 개구부, 112: 바디, 113: 하부 패드, 114: 관통 비아, 114a: 배리어막, 114b: 도전부, 115: 상부 패드, 116: 비아 절연막, 120: 제2 연결 범프, 121: 제2 캡, 122: 제2 필라, 130: 보호층, 130a: 보호 물질막, 130b: 예비 보호 패턴, 140: 제1 연결 범프, 141: 제1 캡, 142: 제1 필라, 150: 칩 접착층, 160: 칩 밀봉부, 250: 제1 언더필부, 260: 패키지 밀봉부, 270: 패키지 기판, 280: 외부 연결 단자, 310: 제5 반도체 칩, 320: 제3 연결 범프, 321: 제3 캡, 322: 제3 필라, 352: 제2 언더필부, 353: 제3 언더필부, 370a: 상부 패키지 기판, 370b: 하부 패키지 기판, 372: 기판 바디, 373: 기판 하부 패드, 374: 기판 관통 비아, 375: 기판 상부 패드, 376: 기판 배선층, 380: 내부 연결 단자, 610: 캐리어, 620: 캐리어 접착층

Claims (10)

  1. 제1 영역 및 상기 제1 영역으로부터 이격되는 제2 영역을 가지는 반도체 칩;
    상기 반도체 칩의 상기 제1 영역 아래에 위치하는 복수의 연결 범프들; 및
    상기 반도체 칩의 상기 제2 영역의 하면을 덮는 보호층;을 포함하고,
    상기 보호층은 상기 반도체 칩의 상기 제1 영역의 하면을 덮지 않고,
    상기 보호층은 상기 복수의 연결 범프들 사이에 위치하지 않고,
    상기 복수의 연결 범프들과 대향하는 상기 보호층의 측벽은, 상기 복수의 연결 범프들로부터 멀어지는 방향으로 수직 방향에 대하여 경사진 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 반도체 칩은 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 더 포함하고,
    상기 복수의 연결 범프들 중 어느 것도 상기 반도체 칩의 상기 제3 영역 아래에 위치하지 않고,
    상기 보호층은 상기 반도체 칩의 상기 제3 영역을 덮지 않는 것을 특징으로 하는 반도체 패키지.
  3. 복수의 반도체 칩들이 수직 방향으로 적층된 반도체 칩 스택;
    상기 복수의 반도체 칩들 중 가장 아래에 위치한 하부 반도체 칩의 제1 영역 아래 위치하는 연결 범프; 및
    상기 하부 반도체 칩의 제2 영역 아래 위치하는 보호층;을 포함하고,
    상기 보호층은 상기 연결 범프와 수평 방향으로 이격되고,
    상기 하부 반도체 칩의 상기 제1 영역은 상기 하부 반도체 칩의 중심부에 위치하고,
    상기 하부 반도체 칩의 상기 제2 영역은 상기 하부 반도체 칩의 가장자리부에 위치하고,
    상기 연결 범프와 대향하는 상기 보호층의 측벽은, 상기 연결 범프로부터 멀어지는 방향으로 수직 방향에 대하여 경사진 것을 특징으로 하는 반도체 패키지.
  4. 패키지 기판;
    상기 패키지 기판 상에 실장된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 위치하는 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 기판을 연결하는 복수의 연결 범프; 및
    상기 제1 반도체 칩의 하면에 위치하는 보호층;을 포함하고,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 중심부에 위치하는 제1 영역과 상기 제1 반도체 칩의 가장자리부에 위치하는 제2 영역을 포함하고,
    상기 복수의 연결 범프는 상기 제1 반도체 칩의 상기 제1 영역 아래에 위치하고,
    상기 보호층은 상기 제1 반도체 칩의 상기 제2 영역의 하면을 덮고, 상기 제1 반도체 칩의 상기 제1 영역의 하면을 덮지 않고,
    상기 복수의 연결 범프와 대향하는 상기 보호층의 측벽은, 상기 복수의 연결 범프로부터 멀어지는 방향으로 수직 방향에 대하여 경사진 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 보호층은 상기 복수의 연결 범프로부터 이격되는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 보호층은 상기 복수의 연결 범프 사이에 위치하지 않는 것을 특징으로 하는 반도체 패키지.
  7. 제4 항에 있어서,
    상기 보호층은 상기 패키지 기판으로부터 이격되는 것을 특징으로 하는 반도체 패키지.
  8. 제4 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 칩의 하면에 위치하는 패시베이션층을 포함하고,
    상기 보호층은 상기 패시베이션층 중 상기 제1 반도체 칩의 상기 제2 영역에 위치하는 부분의 하면을 덮는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 보호층의 인성(toughness)은 상기 패시베이션층의 인성보다 큰 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 패시베이션층은 무기물을 포함하고, 상기 보호층은 유기물을 포함하는 것을 특징으로 하는 반도체 패키지.
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