KR102540961B1 - 반도체 칩, 및 이를 가지는 반도체 패키지 - Google Patents

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    • H01L2224/05149—Manganese [Mn] as principal constituent
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    • H01L2224/05155—Nickel [Ni] as principal constituent
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    • H01L2224/05157—Cobalt [Co] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
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    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/0517—Zirconium [Zr] as principal constituent
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    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/1312—Antimony [Sb] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

신뢰성을 확보할 수 있는 반도체 칩, 및 이를 가지는 반도체 패키지를 제공한다. 본 발명에 따른 반도체 칩은, 연결 패드가 상면에 배치되는 반도체 기판, 연결 패드 상에 부착되는 도전성 필라를 가지는 연결 범프, 도전성 필라와 이격되며 반도체 기판의 상면의 일부분을 덮는 절연층, 및 반도체 기판의 상면과 절연층 사이의 보호층을 포함하며, 절연층은 일체로 이루어지며 단차를 가지도록 서로 다른 폭을 가지며 층을 이루는 적어도 2개의 수평부를 가진다.

Description

반도체 칩, 및 이를 가지는 반도체 패키지{Semiconductor chip and semiconductor having the same}
본 발명은 반도체 칩 및 이를 가지는 반도체 패키지에 관한 것으로, 구체적으로는 연결 범프를 구비하는 반도체 칩, 및 이를 가지는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 경박화, 고집적화, 고성능화, 및 고속화 또한 요구되고 있다. 따라서 높은 메모리 대역폭(high memory bandwidth)을 가지는 시스템을 구현할 수 있는 반도체 칩 및 이를 가지는 반도체 패키지에 대한 수요가 증가하고 있다. 메모리 대역폭은 데이터 전송 속도와 데이터 전송 라인 개수에 비례하므로, 메모리 동작 속도를 증가시키거나 데이터 전송 라인의 개수를 증가시켜, 메모리 대역폭을 증가시킬 수 있다. 이에 따라 반도체 칩에 부착되는 연결 범프의 개수 및 밀도가 증가하고 있다.
본 발명의 기술적 과제는, 개수 및 밀도가 증가된 복수의 연결 범프를 가지는 반도체 칩, 및 이를 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 칩, 및 이를 가지는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 칩은, 연결 패드가 상면에 배치되는 반도체 기판; 상기 연결 패드 상에 부착되는 도전성 필라를 가지는 연결 범프; 상기 도전성 필라와 이격되며 상기 반도체 기판의 상면의 일부분을 덮는 절연층; 및 상기 반도체 기판의 상면과 상기 절연층 사이의 보호층;을 포함하며, 상기 절연층은 일체로 이루어지며 단차를 가지도록 서로 다른 폭을 가지며 층을 이루는 적어도 2개의 수평부를 가진다.
본 발명에 따른 반도체 칩을 가지는 반도체 패키지는, 제1 상면 연결 패드가 상면에 배치되는 제1 반도체 기판, 상기 제1 상면 연결 패드 상에 부착되는 제1 도전성 필라를 가지는 제1 연결 범프, 및 상기 제1 도전성 필라와 이격되며 상기 제1 반도체 기판의 상면의 일부분을 덮는 제1 절연층을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩에 적층되며, 제2 상면 연결 패드가 상면에 배치되는 제2 반도체 기판, 상기 제2 상면 연결 패드 상에 부착되는 제2 도전성 필라를 가지는 제2 연결 범프, 및 상기 제2 도전성 필라와 이격되며 상기 제2 반도체 기판의 상면의 일부분을 덮는 제2 절연층을 각각 포함하는 복수의 제2 반도체 칩;을 포함하며, 상기 제1 절연층은 일체로 이루어지며 단차를 가지도록 서로 다른 폭을 가지며 층을 이루는 적어도 2개의 수평부를 가지고, 상기 제2 절연층은 단차를 가지지 않는 하나의 층으로 이루어지는 단층 구조이다.
본 발명에 따른 반도체 칩은, 연결 패드가 상면에 배치되는 반도체 기판; 상기 연결 패드 상에 부착되는 도전성 필라를 가지는 연결 범프; 상기 반도체 기판의 상면의 일부분을 덮는 보호층; 및 상기 보호층 상에서 상기 도전성 필라와 이격되며, 제1 수평부 및 상기 제1 수평부 상의 제2 수평부가 단차를 가지며 일체로 이루어지는 절연층;을 포함하며, 상기 도전성 필라를 향하는 상기 제2 수평부의 제2 측면은 상기 제1 수평부의 제1 측면보다 상기 도전성 필라와의 이격 거리가 큰 값을 가지진다.
본 발명에 따른 반도체 칩은, 연결 범프와 이격되며 연결 범프의 주위를 포위하고, 단차를 가지도록 적어도 2개의 수평부가 다층 구조를 가지는 절연층을 포함할 수 있다. 절연층은 반도체 기판의 상면을 상대적으로 많이 덮으면서도, 연결 범프의 도전성 필라와 절연층 사이의 공간을 크게 확보할 수 있다.
따라서, 반도체 칩, 및 이를 가지는 반도체 패키지를 제조하는 과정에서, 도전성 필라와 절연층 사이에 접착층의 일부분이 잔류하여 발생할 수 있는 불량을 방지할 수 있어, 신뢰성이 확보된 반도체 칩, 및 이를 가지는 반도체 패키지의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 칩을 나타내는 단면도이다.
도 2a 내지 도 2j는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프를 나타내는 확대 단면도들이다.
도 3a 내지 도 3d는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프 부분을 확대하여 나타내는 평면도들이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 칩을 가지는 반도체 패키지를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 반도체 칩들의 연결 범프를 나타내는 확대 단면도들이다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프를 나타내는 확대 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 칩을 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 칩을 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 9a 내지 도 9g는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 단면도이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 칩을 나타내는 단면도이다.
도 1을 참조하면, 반도체 칩(100)은 반도체 기판(110) 및 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120)를 포함한다.
본 명세서에서 또는 반도체 기판의 상면 및 하면은, 각각 또는 반도체 기판의 활성면 및 비활성면을 지칭한다. 즉, 최종 제품에서 반도체 기판의 활성면이 비활성면보다 하측에 위치하는 경우에도, 본 명세서에서는 반도체 기판의 활성면을 반도체 기판의 상면이라 지칭하고, 반도체 기판의 비활성면을 하면이라 지칭한다. 또한, 반도체 기판의 활성면에 배치되는 구성 요소 및 비활성면에 배치되는 구성 요소 각각에도 상면 및 하면이라는 용어가 사용될 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 반도체 칩(100)은반도체 기판(110)의 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
반도체 칩(100)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 반도체 칩(100)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩(110), 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
일부 실시 예에서, 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 버퍼 칩일 수 있다. 상기 버퍼 칩은, 메모리 칩과 컨트롤러 칩 사이에 개재되어, 상기 메모리 칩으로부터 수신한 데이터 신호를 직렬화하여 상기 컨트롤러 칩에 전송하고, 상기 컨트롤러 칩으로부터 수신한 데이터 신호를 병렬화하여 상기 메모리 칩에 전송할 수 있다.
연결 패드(120)는, 전기 전도성 물질을 포함할 수 있다. 예컨대, 연결 패드(120)는 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 도 1에서 연결 패드(120)는 반도체 기판(110)에 매립되는 것으로 도시되었으나, 일부 실시예에서, 연결 패드(120)는 반도체 기판(110)의 상면으로부터 돌출될 수 있다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140)이 배치될 수 있다. 절연층(140)은, 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 절연층(140)은 반도체 기판(110)에 인접하는 제1 수평부(도 2a의 140P1), 및 제1 수평부(140P1) 상의 제2 수평부(도 2a의 140P2)로 이루어질 수 있다. 제1 수평부(140P1)와 제2 수평부(140P2)는 일체로 이루어지는 절연층(140)의 부분들로, 제1 수평부(140P1)는 절연층(140)의 하측 부분에서 하나의 층을 이루는 부분이고, 제2 수평부(140P2)는 제1 수평부(140P1) 상에서 다른 하나의 층을 이루는 부분이다. 절연층(140)의 형상에 대해서는 도 2a 내지 도 2j를 통하여 자세히 설명하도록 한다.
반도체 기판(110)의 상면과 절연층(140) 사이에는 보호층(도 2a의 130, 또는 도 2b의 130a)이 배치될 수 있다. 보호층(130, 또는 130a)은 예를 들면, 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예를 들어, 보호층(130, 또는 130a)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 보호층(130, 또는 130a)에 대해서는 도 2a 및 도 2b를 통하여 자세히 설명하도록 한다.
연결 패드(120) 상에는 도전성 필라(156) 및 도전성 필라(156)의 상면을 덮는 도전성 캡(158)으로 이루어지는 연결 범프(160)가 부착될 수 있다.
도전성 필라(156)는 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 도전성 캡(158)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다. 도전성 필라(156)와 도전성 캡(158) 사이에는 중간층이 형성될 수 있다. 상기 중간층은 도전성 필라(156) 내의 금속 물질과 도전성 캡(158) 내의 금속 물질이 반응하여 형성된 금속간 화합물을 포함할 수 있다.
도 2a 내지 도 2j는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프를 나타내는 확대 단면도들이다. 구체적으로, 도 2a 및 도 2b는 각각 도 1의 A 부분을 확대하여 나타내는 확대 단면도들이고, 도 2c 내지 도 2j는 각각 도 1의 A 부분에 대응하는 부분을 확대하여 나타내는 확대 단면도들이다. 도 2b 내지 도 2j에 대한 설명 중 도 1 및 도 2a와 중복되는 내용은 생략될 수 있다.
도 1 및 도 2a를 함께 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다.
연결 범프(160)는 연결 패드(120) 상의 도전성 필라(156) 및 도전성 필라(156)의 상면을 덮는 도전성 캡(158)으로 이루어질 수 있다.
일부 실시 예에서, 도전성 필라(156)는 베이스 필라(152), 및 베이스 필라(152)의 상면을 덮는 커버 필라(154)로 이루어질 수 있다. 베이스 필라(152)는 예를 들면, 구리를 포함할 수 있고, 커버 필라(154)는 예를 들면, 니켈, 구리, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 커버 필라(154)는 니켈을 포함할 수 있다. 다른 일부 실시 예에서 커버 필라(154)는 니켈을 포함하는 제1 층, 및 상기 제1 층을 덮으며 구리를 포함하는 제2 층을 가지는 다층 구조일 수 있다.
도전성 캡(158)은 반도체 칩(100)을 외부 장치에 접합하여, 반도체 칩(100)과 상기 외부 장치를 전기적으로 연결할 수 있다. 도전성 캡(158)은 예를 들면, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140)이 배치될 수 있다. 절연층(140)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다. 반도체 기판(110)의 상면과 절연층(140)의 하면 사이에는 보호층(130)이 배치될 수 있다.
절연층(140)은 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1), 및 제1 수평부(140P1) 상의 제2 수평부(140P2)로 이루어질 수 있다. 제1 수평부(140P1)와 제2 수평부(140P2)는 일체로 이루어지는 절연층(140)의 부분들로, 제1 수평부(140P1)는 절연층(140)의 하측 부분에서 하나의 층을 이루는 부분이고, 제2 수평부(140P2)는 제1 수평부(140P1) 상에서 다른 하나의 층을 이루는 부분이다. 도 2a에는 절연층(140)이 2개의 층을 이루는 제1 수평부(140P1) 및 제2 수평부(140P2)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 절연층(140)은 3개 이상의 층을 이루는 3개 이상의 수평부를 가질 수 있다.
제2 수평부(140P2)의 폭은 제1 수평부(140P1)의 폭보다 작은 값을 가질 수 있다. 절연층(140)은, 제2 수평부(140P2)의 상면(140H2)으로부터 제1 수평부(140P1)의 상면(140H1)으로 함몰되는 형상을 가지도록 제1 수평부(140P1)와 제2 수평부(140P2)가 단차를 가질 수 있다.
즉, 절연층(140)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1) 및 제2 수평부(140P2)를 포함할 수 있다.
제1 수평부(140P1)의 측면(140S1) 및 제2 수평부(140P2)의 측면(140S2) 각각은 반도체 기판(110)의 상면에 대하여 수직 방향을 따라서 연장될 수 있다. 제1 수평부(140P1)의 측면(140S1)과 보호층(130)의 측면(130S)은, 반도체 기판(110)의 상면에 대하여 수직 방향으로 서로 정렬될 수 있다. 제2 수평부(140P2)의 측면(140S2)은 제2 수평부(140P2)의 상면(140H2)과 제1 수평부(140P1)의 상면(140H1) 사이를 연결할 수 있다. 도전성 필라(156)의 상면은, 절연층(140)의 최상면, 즉 제2 수평부(140P2)의 상면(140H2)보다 반도체 기판(110)의 상면으로부터 수직 방향으로 높은 레벨에 위치할 수 있다.
제2 수평부(140P2)의 측면(140S2)은 제1 수평부(140P1)의 측면(140S1)보다 연결 범프(160)의 도전성 필라(156)와의 이격 거리가 큰 값을 가질 수 있다. 따라서, 연결 범프(160)를 사이에 두고, 서로 마주보는 제2 수평부(140P2)의 측면(140S2) 사이의 폭은, 서로 마주보는 제1 수평부(140P1)의 측면(140S1) 사이의 폭보다 클 수 있다.
본 발명에 따른 반도체 칩(100)은, 연결 범프(160)의 도전성 필라(156)와 절연층(140) 사이에 간격이, 반도체 기판(110)으로부터 멀어질수록 큰 값을 가진다. 따라서, 반도체 칩(100)을 제조하는 과정, 및/또는 반도체 칩(100)을 포함하는 반도체 패키지를 제조하는 과정에서, 캐리어 기판(도 9c 내지 도 9g의 10)에 반도체 칩(100)을 고정시키는 접착층(도 9c 내지 도 9g의 20)을 반도체 칩(100)으로부터 분리하는 과정에서, 도전성 필라(156)와 절연층(140) 사이의 공간에 접착층(20)의 일부분이 잔류하는 것을 방지할 수 있다.
특히, 절연층(140)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1) 및 제2 수평부(140P2)를 포함하므로, 상대적으로 좁은 폭을 가지는 도전성 필라(156)와 제1 수평부(140P1)의 측면(140S1) 사이의 공간의 높이를, 도전성 필라(156)와 절연층(140) 사이의 공간의 높이보다 상대적으로 작게 할 수 있다. 따라서, 반도체 기판(110)을 보호하기 위한 절연층(140)이 반도체 기판(110)의 상면을 상대적으로 많이 덮으면서도, 동시에 도전성 필라(156)와 절연층(140) 사이의 공간을 크게 확보하여 접착층(20)의 일부분이 잔류하여 발생할 수 있는 불량을 방지하여, 반도체 칩(100)의 신뢰성을 확보할 수 있다.
도 2b를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140)이 배치될 수 있다. 절연층(140)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
도 2b에는 도 2a의 보호층(130) 대신에 보호층(130a)이 도시된다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140) 사이에 배치될 수 있다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140)의 사이로부터, 연결 패드(120)와 도전성 필라(156)의 사이까지 연장될 수 있다. 보호층(130a)은 연결 패드(120)의 상면의 일부분을 제외한 반도체 기판(110)의 상면을 모두 덮을 수 있다.
보호층(130a)에 의하여 덮이지 않는 연결 패드(120)의 상면의 일부분에는 도전성 필라(156)가 접할 수 있다.
보호층(130a)은 절연층(140) 및 도전성 필라(156)에 의하여 덮이지 않는 반도체 기판(110)의 상면의 부분 및 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 2c를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 도 2c에는 도 2a의 보호층(130) 및 절연층(140) 대신에 보호층(130b) 및 절연층(140a)이 도시된다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140a)이 배치될 수 있다. 절연층(140a)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다. 보호층(130b)은 반도체 기판(110)의 상면과 절연층(140a) 사이에 배치될 수 있다.
절연층(140a)은 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1a), 및 제1 수평부(140P1a) 상의 제2 수평부(140P2a)로 이루어질 수 있다. 제1 수평부(140P1a)와 제2 수평부(140P2a)는 일체로 이루어지는 절연층(140a)의 부분들로, 제1 수평부(140P1a)는 절연층(140a)의 하측 부분에서 하나의 층을 이루는 부분이고, 제2 수평부(140P2a)는 제1 수평부(140P1a) 상에서 다른 하나의 층을 이루는 부분이다. 도 2c에는 절연층(140a)이 2개의 층을 이루는 제1 수평부(140P1a) 및 제2 수평부(140P2a)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 절연층(140a)은 3개 이상의 층을 이루는 3개 이상의 수평부를 가질 수 있다.
제2 수평부(140P2a)의 대략적인 폭은 제1 수평부(140P1a)의 대략적인 폭보다 작은 값을 가질 수 있다. 제1 수평부(140P1a) 및 제2 수평부(140P2a)의 폭은 반도체 기판(110)으로부터 멀어지면서 감소하므로, 제1 수평부(140P1a) 및 제2 수평부(140P2a) 각각의 대략적인 폭이란, 제1 수평부(140P1a) 및 제2 수평부(140P2a) 각각의 평균 폭을 의미할 수 있다. 절연층(140a)은, 제2 수평부(140P2a)의 상면(140H2a)으로부터 제1 수평부(140P1a)의 상면(140H1a)으로 함몰되는 형상을 가지도록 제1 수평부(140P1a)와 제2 수평부(140P2a)가 단차를 가질 수 있다.
즉, 절연층(140a)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1a) 및 제2 수평부(140P2a)를 포함할 수 있다.
제1 수평부(140P1a)의 측면(140S1a) 및 제2 수평부(140P2a)의 측면(140S2a) 각각은 반도체 기판(110)의 상면에 대하여 경사를 이루며 연장될 수 있다. 제1 수평부(140P1a)의 측면(140S1a) 및 제2 수평부(140P2a)의 측면(140S2a) 각각은 반도체 기판(110)의 상면에 대하여, 외각이 제1 각도(θ1) 및 제2 각도(θ2)를 가지고 연장되는 경사면일 수 있다. 제1 각도(θ1) 및 제2 각도(θ2)는 각각 90ㅀ보다 크고 180ㅀ보다 작은 값을 가질 수 있다. 따라서, 제1 수평부(140P1a)의 측면(140S1a) 및 제2 수평부(140P2a)의 측면(140S2a) 각각은 반도체 기판(110)의 상면으로부터 멀어짐에 따라 도전성 필라(156)와의 이격 거리가 증가될 수 있다. 일부 실시 예에서, 제1 각도(θ1)와 제2 각도(θ2)는 서로 동일한 값을 가질 수 있다.
제1 수평부(140P1a)의 측면(140S1a)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여 제1 각도(θ1) 방향으로 서로 정렬될 수 있다. 제2 수평부(140P2a)의 측면(140S2a)은 제2 수평부(140P2a)의 상면(140H2a)과 제1 수평부(140P1a)의 상면(140H1a) 사이를 연결할 수 있다. 도전성 필라(156)의 상면은, 절연층(140a)의 최상면, 즉 제2 수평부(140P2a)의 상면(140H2a)보다 반도체 기판(110)의 상면으로부터 수직 방향으로 높은 레벨에 위치할 수 있다.
제1 수평부(140P1a)의 측면(140S1a) 및 제2 수평부(140P2a)의 측면(140S2a)은, 반도체 기판(110)의 상면으로부터 멀어질수록, 연결 범프(160)로부터 더 멀어지도록 연장되는 경사면일 수 있다.
제2 수평부(140P2a)의 측면(140S2a)은 제1 수평부(140P1a)의 측면(140S1a)보다 연결 범프(160)로부터 멀리 이격될 수 있다. 따라서, 연결 범프(160)를 사이에 두고, 서로 마주보는 제2 수평부(140P2a)의 측면(140S2a) 사이의 폭은, 서로 마주보는 제1 수평부(140P1a)의 측면(140S1a) 사이의 폭보다 클 수 있다.
도 2d를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140a)이 배치될 수 있다. 절연층(140a)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
도 2d에는 도 2c의 보호층(130b) 대신에 보호층(130a)이 도시된다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140a) 사이에 배치될 수 있다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140a)의 사이로부터, 연결 패드(120)와 도전성 필라(156)의 사이까지 연장될 수 있다. 보호층(130a)은 연결 패드(120)의 상면의 일부분을 제외한 반도체 기판(110)의 상면을 모두 덮을 수 있다.
보호층(130a)에 의하여 덮이지 않는 연결 패드(120)의 상면의 일부분에는 도전성 필라(156)가 접할 수 있다.
보호층(130a)은 절연층(140a) 및 도전성 필라(156)에 의하여 덮이지 않는 반도체 기판(110)의 상면의 부분 및 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 2e를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 도 2e에는 도 2a의 보호층(130) 및 절연층(140) 대신에 보호층(130b) 및 절연층(140b)이 도시된다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140b)이 배치될 수 있다. 절연층(140b)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
보호층(130b)은 반도체 기판(110)의 상면과 절연층(140b) 사이에 배치될 수 있다.
절연층(140b)은 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1b), 및 제1 수평부(140P1b) 상의 제2 수평부(140P2b)로 이루어질 수 있다. 제1 수평부(140P1b)와 제2 수평부(140P2b)는 일체로 이루어지는 절연층(140b)의 부분들로, 제1 수평부(140P1b)는 절연층(140b)의 하측 부분에서 하나의 층을 이루는 부분이고, 제2 수평부(140P2b)는 제1 수평부(140P1b) 상에서 다른 하나의 층을 이루는 부분이다. 도 2e에는 절연층(140b)이 2개의 층을 이루는 제1 수평부(140P1b) 및 제2 수평부(140P2b)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 절연층(140b)은 3개 이상의 층을 이루는 3개 이상의 수평부를 가질 수 있다.
제2 수평부(140P2b)의 대략적인 폭은 제1 수평부(140P1b)의 대략적인 폭보다 작은 값을 가질 수 있다. 절연층(140b)은, 제2 수평부(140P2b)의 상면(140H2b)으로부터 제1 수평부(140P1b)의 상면(140H1b)으로 함몰되는 형상을 가지도록 제1 수평부(140P1b)와 제2 수평부(140P2b)가 단차를 가질 수 있다.
즉, 절연층(140b)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1b) 및 제2 수평부(140P2b)를 포함할 수 있다.
제1 수평부(140P1b)의 측면(140S1b) 및 제2 수평부(140P2b)의 측면(140S2b) 각각은 반도체 기판(110)의 상면에 대하여 경사를 이루며 연장될 수 있다. 제1 수평부(140P1b)의 측면(140S1b) 및 제2 수평부(140P2b)의 측면(140S2b) 각각은 반도체 기판(110)의 상면에 대하여, 외각이 제1 각도(θ1b) 및 제2 각도(θ2b)를 가지고 연장되는 경사면일 수 있다. 제1 각도(θ1b) 및 제2 각도(θ2b)는 각각 90ㅀ보다 크고 180ㅀ보다 작은 값을 가질 수 있다. 제1 각도(θ1b)와 제2 각도(θ2b)는 서로 다른 값을 가질 수 있다. 예를 들면, 제1 각도(θ1b)는 제2 각도(θ2b)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 각도(θ1b)는 제2 각도(θ2b)보다 작은 값을 가질 수 있다.
제1 수평부(140P1b)의 측면(140S1b)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여 제1 각도(θ1b) 방향으로 서로 정렬될 수 있다. 제2 수평부(140P2b)의 측면(140S2b)은 제2 수평부(140P2b)의 상면(140H2b)과 제1 수평부(140P1b)의 상면(140H1b) 사이를 연결할 수 있다. 도전성 필라(156)의 상면은, 절연층(140a)의 최상면, 즉 제2 수평부(140P2b)의 상면(140H2b)보다 반도체 기판(110)의 상면으로부터 수직 방향으로 높은 레벨에 위치할 수 있다.
제1 수평부(140P1b)의 측면(140S1b) 및 제2 수평부(140P2b)의 측면(140S2a)은, 반도체 기판(110)의 상면으로부터 멀어질수록, 연결 범프(160)로부터 더 멀어지도록 연장되는 경사면일 수 있다.
제2 수평부(140P2b)의 측면(140S2b)은 제1 수평부(140P1b)의 측면(140S1b)보다 연결 범프(160)로부터 멀리 이격될 수 있다. 따라서, 연결 범프(160)를 사이에 두고, 서로 마주보는 제2 수평부(140P2b)의 측면(140S2b) 사이의 폭은, 서로 마주보는 제1 수평부(140P1b)의 측면(140S1b) 사이의 폭보다 클 수 있다.
도 2f를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140b)이 배치될 수 있다. 절연층(140b)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
도 2f에는 도 2e의 보호층(130b) 대신에 보호층(130a)이 도시된다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140b) 사이에 배치될 수 있다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140b)의 사이로부터, 연결 패드(120)와 도전성 필라(156)의 사이까지 연장될 수 있다. 보호층(130a)은 연결 패드(120)의 상면의 일부분을 제외한 반도체 기판(110)의 상면을 모두 덮을 수 있다.
보호층(130a)에 의하여 덮이지 않는 연결 패드(120)의 상면의 일부분에는 도전성 필라(156)가 접할 수 있다.
보호층(130a)은 절연층(140b) 및 도전성 필라(156)에 의하여 덮이지 않는 반도체 기판(110)의 상면의 부분 및 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 2g를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 도 2g에는 도 2a의 보호층(130) 및 절연층(140) 대신에 보호층(130b) 및 절연층(140c)이 도시된다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140c)이 배치될 수 있다. 절연층(140c)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
보호층(130b)은 반도체 기판(110)의 상면과 절연층(140c) 사이에 배치될 수 있다.
절연층(140c)은 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1c), 및 제1 수평부(140P1c) 상의 제2 수평부(140P2c)로 이루어질 수 있다. 제1 수평부(140P1c)와 제2 수평부(140P2c)는 일체로 이루어지는 절연층(140c)의 부분들로, 제1 수평부(140P1c)는 절연층(140c)의 하측 부분에서 하나의 층을 이루는 부분이고, 제2 수평부(140P2c)는 제1 수평부(140P1c) 상에서 다른 하나의 층을 이루는 부분이다. 도 2g에는 절연층(140c)이 2개의 층을 이루는 제1 수평부(140P1c) 및 제2 수평부(140P2c)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 절연층(140c)은 3개 이상의 층을 이루는 3개 이상의 수평부를 가질 수 있다.
제2 수평부(140P2c)의 대략적인 폭은 제1 수평부(140P1c)의 대략적인 폭보다 작은 값을 가질 수 있다. 절연층(140c)은, 제2 수평부(140P2c)의 상면(140H2c)으로부터 제1 수평부(140P1c)의 상면(140H1c)으로 함몰되는 형상을 가지도록 제1 수평부(140P1c)와 제2 수평부(140P2c)가 단차를 가질 수 있다.
즉, 절연층(140c)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1c) 및 제2 수평부(140P2c)를 포함할 수 있다.
제1 수평부(140P1c)의 측면(140S1c)은 반도체 기판(110)의 상면에 대하여 경사를 이루며 연장될 수 있다. 제1 수평부(140P1c)의 측면(140S1b)은 반도체 기판(110)의 상면에 대하여, 90ㅀ보다 크고 180ㅀ보다 작은 값의 대체적으로 일정한 각도를 가지고 연장되는 경사면일 수 있다.
제2 수평부(140P2c)의 측면(140S2c)은 제1 수평부(140P1c)의 상면(140H1c)으로부터 제2 수평부(140P2c)의 상면(140H1c) 사이에서 라운드지며 연장되는 경사면일 수 있다. 제2 수평부(140P2c)의 측면(140S2c)은 제2 수평부(140P2c)를 향하여 볼록 형상을 가지도록 라운드질 수 있다. 즉, 제2 수평부(140P2c)는 오목 형상을 가지며 라운드지는 측면(140S2c)을 가질 수 있다. 제2 수평부(140P2c)의 측면(140S2c)은 반도체 기판(110)의 상면에 대하여 경사도가 증가하는 경사면일 수 있다.
제1 수평부(140P1c)의 측면(140S1c)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여, 90ㅀ보다 크고 180ㅀ보다 작은 값의 대체적으로 일정한 각도 방향으로 서로 정렬될 수 있다.
도전성 필라(156)의 상면은, 절연층(140c)의 최상면, 즉 제2 수평부(140P2c)의 상면(140H2c)보다 반도체 기판(110)의 상면으로부터 수직 방향으로 높은 레벨에 위치할 수 있다.
제1 수평부(140P1b)의 측면(140S1b) 및 제2 수평부(140P2b)의 측면(140S2a)은, 반도체 기판(110)의 상면으로부터 멀어질수록, 연결 범프(160)로부터 더 멀어지도록 연장되는 경사면일 수 있다.
제2 수평부(140P2b)의 측면(140S2b)은 제1 수평부(140P1a)의 측면(140S1b)보다 연결 범프(160)로부터 멀리 이격될 수 있다. 따라서, 연결 범프(160)를 사이에 두고, 서로 마주보는 제2 수평부(140P2b)의 측면(140S2b) 사이의 폭은, 서로 마주보는 제1 수평부(140P1b)의 측면(140S1b) 사이의 폭보다 클 수 있다.
도 2h를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140c)이 배치될 수 있다. 절연층(140c)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
도 2h에는 도 2g의 보호층(130b) 대신에 보호층(130a)이 도시된다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140c) 사이에 배치될 수 있다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140c)의 사이로부터, 연결 패드(120)와 도전성 필라(156)의 사이까지 연장될 수 있다. 보호층(130a)은 연결 패드(120)의 상면의 일부분을 제외한 반도체 기판(110)의 상면을 모두 덮을 수 있다.
보호층(130a)에 의하여 덮이지 않는 연결 패드(120)의 상면의 일부분에는 도전성 필라(156)가 접할 수 있다.
보호층(130a)은 절연층(140c) 및 도전성 필라(156)에 의하여 덮이지 않는 반도체 기판(110)의 상면의 부분 및 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 2i를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 도 2i에는 도 2c의 절연층(140a) 대신에 절연층(140d)이 도시된다.
반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140d)이 배치될 수 있다. 절연층(140d)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다. 보호층(130b)은 반도체 기판(110)의 상면과 절연층(140d) 사이에 배치될 수 있다.
절연층(140d)은 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1d), 제1 수평부(140P1d) 상의 제2 수평부(140P2d), 및 제3 수평부(140P2d) 상의 제3 수평부(140P3d)로 이루어질 수 있다. 제1 수평부(140P1d), 제2 수평부(140P2d), 및 제3 수평부(140P3d)는 일체로 이루어지는 절연층(140d)의 부분들로, 제1 수평부(140P1d)는 절연층(140d)의 하측 부분에서 하나의 층을 이루는 부분이고, 제3 수평부(140P3d)는 절연층(140d)의 상측 부분에서 다른 하나의 층을 이루는 부분이고, 제2 수평부(140P2d)는 제1 수평부(140P1d)와 제3 수평부(140P3d) 사이에서 또 다른 하나의 층을 이루는 부분이다. 도 2i에는 절연층(140d)이 3개의 층을 이루는 제1 수평부(140P1d), 제2 수평부(140P2d), 및 제3 수평부(140P3d)를 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 절연층(140d)은 4개 이상의 층을 이루는 4개 이상의 수평부를 가질 수 있다.
제3 수평부(140P2d)의 대략적인 폭은 제2 수평부(140P2d)의 대략적인 폭보다 작은 값을 가질 수 있고, 제2 수평부(140P2d)의 대략적인 폭은 제1 수평부(140P1d)의 대략적인 폭보다 작은 값을 가질 수 있다. 절연층(140d)은, 제3 수평부(140P3d)의 상면(140H3d)으로부터 제2 수평부(140P2d)의 상면(140H2d)으로 함몰되는 형상을 가지도록 제2 수평부(140P2d)와 제3 수평부(140P3d)가 단차를 가질 수 있고, 제2 수평부(140P2d)의 상면(140H2d)으로부터 제1 수평부(140P1d)의 상면(140H1d)으로 함몰되는 형상을 가지도록 제1 수평부(140P21)와 제2 수평부(140P2d)가 단차를 가질 수 있고,
즉, 절연층(140d)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1d), 제2 수평부(140P2d) 및 제3 수평부(140P3d)를 포함할 수 있다.
제1 수평부(140P1d)의 측면(140S1d), 제2 수평부(140P2d)의 측면(140S2d), 및 제3 수평부(140P3d)의 측면(140S3d) 각각은 반도체 기판(110)의 상면에 대하여 경사를 이루며 연장될 수 있다. 일부 실시 예에서, 제1 수평부(140P1d)의 측면(140S1d), 제2 수평부(140P2d)의 측면(140S2d), 제3 수평부(140P3d)의 측면(140S3d) 각각은 반도체 기판(110)의 상면에 대하여, 90ㅀ보다 크고 180ㅀ보다 작은 동일한 각도를 가지고 연장되는 경사면일 수 있다. 일부 실시 예에서, 제1 수평부(140P1d)의 측면(140S1d), 제2 수평부(140P2d)의 측면(140S2d), 제3 수평부(140P3d)의 측면(140S3d) 각각은 반도체 기판(110)의 상면에 대하여, 90ㅀ보다 크고 180ㅀ보다 작되, 적어도 하나가 다른 각도를 가지고 연장되는 경사면일 수 있다. 다른 일부 실시 예에서, 제1 수평부(140P1d)의 측면(140S1d), 제2 수평부(140P2d)의 측면(140S2d), 제3 수평부(140P3d)의 측면(140S3d) 각각은 반도체 기판(110)의 상면에 대하여, 수직 방향을 따라서 연장될 수 있다.
제1 수평부(140P1d)의 측면(140S1d)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여 동일한 각도 방향으로 서로 정렬될 수 있다. 일부 실시 예에서, 제1 수평부(140P1d)의 측면(140S1d)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여 90ㅀ보다 크고 180ㅀ보다 작은 동일한 각도 방향으로 서로 정렬될 수 있다. 다른 일부 실시 예에서, 제1 수평부(140P1d)의 측면(140S1d)과 보호층(130b)의 측면(130Sb)은, 반도체 기판(110)의 상면에 대하여 수직 방향으로 서로 정렬될 수 있다.
제2 수평부(140P2d)의 측면(140S2d)은 제2 수평부(140P2d)의 상면(140H2d)과 제1 수평부(140P1d)의 상면(140H1d) 사이를 연결할 수 있고, 제3 수평부(140P3d)의 측면(140S3d)은 제3 수평부(140P3d)의 상면(140H3d)과 제2 수평부(140P2d)의 상면(140H2d) 사이를 연장할 수 있다. 도전성 필라(156)의 상면은, 절연층(140d)의 최상면, 즉 제3 수평부(140P3d)의 상면(140H3d)보다 반도체 기판(110)의 상면으로부터 수직 방향으로 높은 레벨에 위치할 수 있다.
제1 수평부(140P1d)의 측면(140S1d), 제2 수평부(140P2d)의 측면(140S2d), 및 제3 수평부(140P3d)의 측면(140S3d)은, 반도체 기판(110)의 상면으로부터 멀어질수록, 연결 범프(160)로부터 더 멀어지도록 연장되는 경사면일 수 있다.
제3 수평부(140P3d)의 측면(140S3d)은 제2 수평부(140P2d)의 측면(140S2d)보다 연결 범프(160)로부터 멀리 이격될 수 있고, 제2 수평부(140P2d)의 측면(140S2d)은 제1 수평부(140P1d)의 측면(140S1d)보다 연결 범프(160)로부터 멀리 이격될 수 있다. 따라서, 연결 범프(160)를 사이에 두고, 서로 마주보는 제3 수평부(140P3d)의 측면(140S3d) 사이의 폭은, 서로 마주보는 제2 수평부(140P2d)의 측면(140S2d) 사이의 폭보다 클 수 있고, 서로 마주보는 제2 수평부(140P2d)의 측면(140S2d) 사이의 폭은, 서로 마주보는 제1 수평부(140P1d)의 측면(140S1d) 사이의 폭보다 클 수 있다.
도 2j를 참조하면, 연결 범프(160)는 반도체 기판(110)의 상면인 활성면에 배치되는 연결 패드(120) 상에 부착될 수 있다. 반도체 기판(110)의 상면 상에는 연결 패드(120)를 노출시키며 반도체 기판(110)의 상면의 일부분을 덮는 절연층(140d)이 배치될 수 있다. 절연층(140d)은 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다.
도 2j에는 도 2i의 보호층(130b) 대신에 보호층(130a)이 도시된다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140d) 사이에 배치될 수 있다. 보호층(130a)은 반도체 기판(110)의 상면과 절연층(140d)의 사이로부터, 연결 패드(120)와 도전성 필라(156)의 사이까지 연장될 수 있다. 보호층(130a)은 연결 패드(120)의 상면의 일부분을 제외한 반도체 기판(110)의 상면을 모두 덮을 수 있다.
보호층(130a)에 의하여 덮이지 않는 연결 패드(120)의 상면의 일부분에는 도전성 필라(156)가 접할 수 있다.
보호층(130a)은 절연층(140d) 및 도전성 필라(156)에 의하여 덮이지 않는 반도체 기판(110)의 상면의 부분 및 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 3a 내지 도 3d는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프 부분을 확대하여 나타내는 평면도들이다.
도 3a 내지 도 3d를 함께 참조하면, 보호층(130), 및 절연층(140) 각각은 연결 패드(120) 상에 부착되는 연결 범프(160)와 이격되며, 연결 범프(160)의 주위를 포위할 수 있다. 도 3a 내지 도 3d에는 연결 범프(160)의 최상단에 위치하는 도전성 캡(158)이 도시된다.
제1 수평부(140P1)의 측면(140S1) 및 제2 수평부(140P2) 측면(140S2)은, 반도체 기판(도 1 및 도 2a의 110)의 상면의 수평 방향으로 직선을 이루며 연장되며 연결 범프(160)의 주위를 포위할 수 있다.
도 3a, 도 3b, 도 3c, 및 도 3d 각각에는, 제1 수평부(140P1)의 측면(140S1) 및 제2 수평부(140P2) 측면(140S2)이 각각 반도체 기판(110)의 상면의 수평 방향으로, 사각형, 오각형, 육각형, 및 팔각형 형상을 이루며, 연결 범프(160)의 주위를 포위하는 것으로 예시적으로 도시되었으나, 이는 한정되지 않는다.
예를 들면, 제1 수평부(140P1)의 측면(140S1) 및 제2 수평부(140P2) 측면(140S2)은 각각 n각형(n≥4) 형상을 가지며, 연결 범프(160)의 주위를 포위할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 칩을 가지는 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 반도체 패키지(1000)는 복수의 반도체 칩을 포함한다. 상기 복수의 반도체 칩은, 제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200)을 포함한다.
일부 실시 예에서, 제1 반도체 칩(100a)은 직렬-병렬 변환 회로를 포함하는 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200) 각각은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
제1 반도체 칩(100a)은 대체적으로, 도 1에 보인 반도체 칩(100)과 유사한 구조를 가질 수 있다. 제1 반도체 칩(100a)은 제1 반도체 기판(110), 제1 상면 연결 패드(120), 제1 절연층(140), 및 제1 도전성 필라(156)와 제1 도전성 캡(158)으로 이루어지는 제1 연결 범프(160)를 포함할 수 있다. 제1 반도체 기판(110), 제1 상면 연결 패드(120), 제1 절연층(140), 및 제1 도전성 필라(156)와 제1 도전성 캡(158)으로 이루어지는 제1 연결 범프(160) 각각은 동일한 부재 번호를 가지는 도 1의 반도체 기판(110), 연결 패드(120), 절연층(140), 및 도전성 필라(156)와 도전성 캡(158)으로 이루어지는 연결 범프(160)와 실질적으로 동일한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
제1 반도체 칩(100a)은 제1 관통 전극(170) 및 제1 하면 연결 패드(180)를 더 포함할 수 있다. 제1 관통 전극(170)은 제1 상면 연결 패드(120)와 제2 하면 연결 패드(180) 사이를 전기적으로 연결할 수 있다. 제1 상면 연결 패드(120) 및 제2 하면 연결 패드(180)는 각각 제1 반도체 기판(110)의 활성면 및 비활성면에 배치될 수 있다.
제1 관통 전극(170)은 제1 반도체 기판(110)을 관통하는 도전성 플러그와 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 도전성 플러그는 예를 들면, Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 도전성 배리어막은 예를 들면, W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 기판(110)과 제1 관통 전극(170) 사이에는 비아 절연막이 개재되어 제1 관통 전극(170)의 측벽을 포위할 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 비아 절연막은 예를 들면, O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(High Aspect Ratio Process) 산화막으로 이루어질 수 있다.
도 4에는 제1 관통 전극(170)이 제1 상면 연결 패드(120)와 제2 하면 연결 패드(180) 사이를 직접 연결하는 것으로 개시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다.
제1 반도체 칩(100a) 상에는 복수의 제2 반도체 칩(200)이 적층될 수 있다.
복수의 제2 반도체 칩(200) 각각은 제2 반도체 기판(210), 제2 상면 연결 패드(220), 제2 절연층(240), 및 제2 도전성 필라(256)와 제2 도전성 캡(258)으로 이루어지는 제2 연결 범프(260)를 포함한다.
복수의 제2 반도체 칩(200) 각각은 제2 관통 전극(270) 및 제2 하면 연결 패드(280)를 더 포함할 수 있으나, 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200)은 제2 관통 전극(270) 및 제2 하면 연결 패드(280)를 가지지 않을 수도 있다.
제2 반도체 기판(210), 제2 상면 연결 패드(220), 제2 절연층(240), 제2 도전성 필라(256), 제2 도전성 캡(258)으로 이루어지는 제2 연결 범프(260), 제2 관통 전극(270) 및 제2 하면 연결 패드(280)은 제1 반도체 기판(110), 제1 상면 연결 패드(120), 제1 절연층(140), 제1 도전성 필라(156), 제1 도전성 캡(158)으로 이루어지는 제1 연결 범프(160), 제1 관통 전극(170) 및 제1 하면 연결 패드(180)와 대체로 유사한 바, 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명하도록 한다.
복수의 제2 반도체 칩(200) 중 상측에 위치하는 제2 반도체 칩(200)은 하측의 제2 반도체 칩(200)이 가지는 제2 관통 전극(270)을 통하여 제1 반도체 칩(100a)과 전기적으로 연결될 수 있다.
제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200) 각각의 사이에는 절연성 접착층(350)이 개재될 수 있다. 절연성 접착층(350)은 비전도성 필름(Non Conductive Film, NCF) 또는 비전도성 페이스트(Non Conductive Paste, NCP)를 포함할 수 있다. 또는, 절연성 접착층(350)은 절연성 폴리머 또는 에폭시 수지 등의 언더필 물질을 포함할 수 있다.
반도체 패키지(1000)는 제1 반도체 칩(100a) 상에서 복수의 제2 반도체 칩(200)의 측면 및 절연성 접착층(350)의 측면을 둘러싸는 몰딩층(300)을 포함할 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
제1 반도체 칩(100a)이 가지는 복수의 제1 연결 범프(160)는 제1 피치를 가지고 배열될 수 있고, 제2 반도체 칩(200)이 가지는 복수의 제2 연결 범프(260)는 제2 피치를 가지고 배열될 수 있다. 일부 실시 예에서, 상기 제1 피치와 상기 제2 피치는 동일한 값을 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 반도체 칩들의 연결 범프를 나타내는 확대 단면도들이다. 구체적으로, 도 5a 및 도 5b는 각각 도 4의 B 부분 및 C 부분을 나타내는 확대 단면도들이다.
도 5a 및 도 5b를 도 4와 함께 참조하면, 제1 반도체 칩(100a)은 제1 보호층(130), 1 절연층(140), 제1 도전성 필라(156), 제1 도전성 캡(158), 및 제1 연결 범프(160)를 포함할 수 있다. 제1 반도체 기판(110), 제1 상면 연결 패드(120), 제1 절연층(140), 및 제1 도전성 필라(156)와 제1 도전성 캡(158)으로 이루어지는 제1 연결 범프(160)를 포함한다. 제2 반도체 칩(200)은 제2 보호층(230), 제2 절연층(240), 및 제2 도전성 필라(256)와 제2 도전성 캡(258)으로 이루어지는 제2 연결 범프(260)를 포함한다. 제1 보호층(130)은 도 1의 보호층(130)과 실질적으로 동일한 구성 요소이고, 제2 보호층(230)은 제1 보호층(130)과 대체로 유사한 구성 요소이다.
제1 도전성 필라(156)는 제1 베이스 필라(152), 및 제1 베이스 필라(152)의 상면을 덮는 제1 커버 필라(154)로 이루어질 수 있다. 제2 도전성 필라(256)는 제2 베이스 필라(252), 및 제2 베이스 필라(252)의 상면을 덮는 제2 커버 필라(254)로 이루어질 수 있다. 제1 베이스 필라(152)는 도 1의 베이스 필라(152)와 실질적으로 동일한 구성 요소이고, 제2 베이스 필라(252)는 제1 베이스 필라(152)와 대체로 유사하고, 제1 커버 필라(154)는 도 1의 커버 필라(154)와 실질적으로 동일한 구성 요소이고, 제2 커버 필라(254)는 제1 커버 필라(154)와 대체로 유사한 바, 이하에서는 중복되는 내용은 생략하고 차이점을 위주로 설명하도록 한다.
제1 절연층(140)은 제1 반도체 기판(110)에 인접하는 하측 부분인 제1 수평부(140P1), 및 제1 수평부(140P1) 상의 제2 수평부(140P2)로 이루어질 수 있고, 제1 수평부(140P1)와 제2 수평부(140P2)는 일체로 이루어지는 제1 절연층(140)의 부분들로, 제1 수평부(140P1)와 제2 수평부(140P2)가 단차를 가질 수 있다. 즉, 제1 절연층(140)은 단차를 가지며 서로 다른 하나의 층을 이루는 제1 수평부(140P1) 및 제2 수평부(140P2)를 포함할 수 있다. 즉, 제1 절연층(140)은 단차를 가지는 2개 이상의 층을 이루는 2개 이상의 수평부를 가질 수 있다.
제2 절연층(240)은 하나의 층만으로 이루어질 수 있다. 즉, 제2 절연층(240)은 단차를 가지지 않도록 하나의 층을 이루는 단층 구조를 가질 수 있다.
제1 도전성 필라(156)는 제1 폭(W1) 및 제1 높이(H1)를 가질 수 있고, 제2 도전성 필라(256)는 제2 폭(W2) 및 제2 높이(H2)를 가질 수 있다. 제1 연결 범프(160) 및 제2 연결 범프(260)는 각각 제3 높이(H1a) 및 제4 높이(H2a)를 가질 수 있다.
제1 폭(W1)은 제2 폭(W2)보다 큰 값을 가질 수 있고, 제1 높이(H1)는 제2 높이(H2)와 동일하거나 큰 값을 가질 수 있고, 제3 높이(H1a)는 제4 높이(H2a)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 도전성 필라(156)의 제1 높이(H1)를 제2 도전성 필라(256)의 제2 높이(H2)보다 크게 하여 제1 연결 범프(160)의 제3 높이(H1a)를 제2 연결 범프(260)의 제4 높이(H2a)보다 크게 할 수 있다. 다른 일부 실시 예에서, 제1 도전성 필라(156)의 제1 높이(H1)를 제2 도전성 필라(256)의 제2 높이(H2)와 동일하거나 유사하게 하고, 제1 도전성 캡(158)의 두께를 제2 도전성 캡(258)의 두께보다 크게 하여, 제1 연결 범프(160)의 제3 높이(H1a)를 제2 연결 범프(260)의 제4 높이(H2a)보다 크게 할 수 있다.
예를 들면, 제1 폭(W1)은 15㎛ 내지 40㎛일 수 있고, 제2 폭(W2)은 제1 폭(W1)보다 작은 범위에서 10㎛ 내지 30㎛일 수 있다. 일부 실시 예에서, 제1 높이(H1)는 10㎛ 내지 30㎛일 수 있고, 제2 높이(H2)는 제1 높이(H1)보다 작은 범위에서 2㎛ 내지 15㎛일 수 있다. 다른 일부 실시 예에서, 제1 높이(H1) 및 제2 높이(H2)는 2㎛ 내지 15㎛에서 동일하거나 유사한 값을 가질 수 있다. 예를 들면, 제3 높이(H1a)는 20㎛ 내지 40㎛일 수 있고, 제4 높이(H2a)는 제3 높이(H1a)보다 작은 범위에서 10㎛ 내지 30㎛일 수 있다.
제1 폭(W1)에 대한 제1 높이(H1), 즉 제1 도전성 필라(156)의 종횡비(aspect ratio)는, 제2 폭(W2)에 대한 제2 높이(H2), 즉 제2 도전성 필라(256)의 종횡비보다 큰 값을 가질 수 있다. 예를 들면, 제1 도전성 필라(156)의 종횡비는 0.5 내지 1.5일 수 있고, 제2 도전성 필라(256)의 종횡비는 제1 도전성 필라(156)의 종횡비보다 작은 범위에서 0.1 내지 1일 수 있다.
제1 폭(W1)에 대한 제3 높이(H1a), 즉 제1 연결 범프(160)의 종횡비는, 제2 폭(W2)에 대한 제4 높이(H2a), 즉 제2 연결 범프(260)의 종횡비보다 큰 값을 가질 수 있다.
제1 절연층(140)의 제1 수평부(140P1)의 측면(140S1)과 제1 도전성 필라(156)와의 이격 거리(D1N)는 제1 절연층(140)의 제2 수평부(140P2)의 측면(140S2)과 제1 도전성 필라(156)와의 이격 거리(D1W)보다 작은 값을 가질 수 있다. 제2 절연층(240)의 측면과 제2 도전성 필라(156)와의 이격 거리(D2)는 제1 절연층(140)의 제1 수평부(140P1)의 측면(140S1)과 제1 도전성 필라(156)와의 이격 거리(D1N)보다 큰 값을 가질 수 있다. 즉, 제1 도전성 필라(156)와 제1 절연층(140) 사이의 최단 이격 거리는, 제2 도전성 필라(256)와 제2 절연층(140) 사이의 최단 이격 거리보다 작은 값을 가질 수 있다.
일부 실시 예에서, 제2 절연층(240)의 측면과 제2 도전성 필라(156)와의 이격 거리(D2)는 제1 절연층(140)의 제2 수평부(140P2)의 측면(140S2)과 제1 도전성 필라(156)와의 이격 거리(D1W)보다 작은 값을 가질 수 있다.
제1 반도체 칩(100a)을 제조하는 과정, 제2 반도체 칩(200)을 제조하는 과정, 또는 제1 반도체 칩(100a) 및 제2 반도체 칩(200)을 포함하는 반도체 패키지(1000)를 제조하는 과정은, 캐리어 기판에 제1 반도체 칩(100a) 및/또는 제2 반도체 칩(200)을 접착층을 이용하여 고정한 후, 제1 반도체 칩(100a) 및/또는 제2 반도체 칩(200)으로부터 상기 캐리어 기판 및 상기 접착층을 제거하는 단계를 포함할 수 있다.
이 과정에서, 제1 도전성 필라(156)의 종횡비가 제2 도전성 필라(256)의 종횡비보다 큰 경우, 또는 제1 절연층(140)의 제1 수평부(140P1)의 측면(140S1)과 제1 도전성 필라(156)와의 이격 거리(D1N)가 제2 절연층(240)의 측면과 제2 도전성 필라(156)와의 이격 거리(D2)보다 작은 값을 가지는 경우, 제1 반도체 칩(100a)의 제1 도전성 필라(156)와 제1 절연층(140) 사이에 상기 접착층의 일부분이 잔류할 가능성이 높을 수 있다. 그러나, 본 발명에 따른 반도체 패키지(1000)는 제1 반도체 칩(100a)이 가지는 제1 절연층(140)이 단차를 가지는 다층 구조를 가지므로, 제1 연결 범프(160)와 제1 절연층(140) 사이의 공간이 충분히 확보되어, 상기 접착층의 일부분이 잔류하는 것을 방지할 수 있다.
도 6a 내지 도 6c는 각각 본 발명의 일 실시 예들에 따른 반도체 칩의 연결 범프를 나타내는 확대 단면도들이다. 구체적으로, 도 6a 내지 도 6c는 각각 도 4의 C 부분에 대응하는 부분을 확대하여 나타내는 확대 단면도들이다.
도 6a를 참조하면, 제2 보호층(230a)이 제2 반도체 기판(210)의 상면과 제2 절연층(240) 사이에 배치될 수 있다. 즉, 도 6a에는 도 5b의 제2 보호층(230) 대신에 제2 보호층(230a)이 도시된다. 제2 보호층(230a)은 제2 반도체 기판(210)의 상면과 제2 절연층(240)의 사이로부터, 제2 연결 패드(220)와 제2 도전성 필라(256)의 사이까지 연장될 수 있다. 제2 보호층(230a)은 제2 연결 패드(220)의 상면의 일부분을 제외한 제2 반도체 기판(210)의 상면을 모두 덮을 수 있다.
제2 보호층(130a)에 의하여 덮이지 않는 제2 연결 패드(220)의 상면의 일부분에는 제2 도전성 필라(256)가 접할 수 있다. 제2 보호층(230a)은 제2 절연층(240) 및 제2 도전성 필라(256)에 의하여 덮이지 않는 제2 반도체 기판(210)의 상면의 부분 및 제2 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
도 6b를 참조하면, 제2 반도체 기판(210)의 상면 상에는 제2 연결 패드(220)를 노출시키며 제2 반도체 기판(210)의 상면의 일부분을 덮는 제2 절연층(240b)이 배치될 수 있다. 제2 보호층(230b)은 제2 반도체 기판(210)의 상면과 절연층(240b) 사이에 배치될 수 있다.
도 6b에는 도 5b의 제2 보호층(230) 및 제2 절연층(240) 대신에 제2 보호층(230b) 및 제2 절연층(240b)이 도시된다.
제2 보호층(230b) 및 제2 절연층(240b) 각각의 측면은 제2 반도체 기판(210)의 상면에 대하여 경사를 이루며 연장될 수 있다.
도 6c를 참조하면, 제2 보호층(230a)이 제2 반도체 기판(210)의 상면과 제2 절연층(240b) 사이에 배치될 수 있다. 즉, 도 6c에는 도 6b의 제2 보호층(230b) 대신에 제2 보호층(230a)이 도시된다. 제2 보호층(230a)은 제2 반도체 기판(210)의 상면과 제2 절연층(240b)의 사이로부터, 제2 연결 패드(220)와 제2 도전성 필라(256)의 사이까지 연장될 수 있다. 제2 보호층(230a)은 제2 연결 패드(220)의 상면의 일부분을 제외한 제2 반도체 기판(210)의 상면을 모두 덮을 수 있다.
제2 보호층(130a)에 의하여 덮이지 않는 제2 연결 패드(220)의 상면의 일부분에는 제2 도전성 필라(256)가 접할 수 있다. 제2 보호층(230a)은 제2 절연층(240b) 및 제2 도전성 필라(256)에 의하여 덮이지 않는 제2 반도체 기판(210)의 상면의 부분 및 제2 연결 패드(120)의 상면의 부분을 모두 덮을 수 있다.
또한 별도로 도시하지는 않았으나, 도 4 및 도 5a에서 제1 반도체 칩(100a)이 가지는 제1 보호층(130) 및 제1 절연층(140)을 도 2b 내지 도 2j에 보인 제1 보호층(130a, 또는 130b) 및 제1 절연층(140a, 140b, 140c, 또는 140d)으로 대체하는 것 또한 당업자에게 자명하다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 칩을 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로, 도 7a 내지 도 7c는 도 2a에 보인 반도체 칩(100)을 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 7a를 참조하면, 연결 패드(120)를 가지는 반도체 기판(110) 상에 예비 보호층(130PL) 및 예비 절연층(140PL)을 순차적으로 형성한다. 예비 보호층(130PL)은 예를 들면, 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예비 절연층(140PL)은 예를 들면, 감광성 폴리이미드(photosensitive polyimide, PSPI)일 수 있다.
이후, 반도체 기판(110) 상에 광 투과부(RE), 광 차단부(RD), 및 바 패턴부(RH)를 가지는 마스크(MK1)를 준비한다. 포토리소그래피 공정에서 사용하는 노광 장치에서 조사되는 광을 광 투과부(RE)는 거의 대부분 투과시킬 수 있으며, 광 차단부(RD)는 거의 대부분 차단할 수 있다. 바 패턴부(RH)는 반복적으로 배치되는 복수의 스캐터링 바 패턴(scattering bar pattern)이 배치되어, 포토리소그래피 공정에서 사용하는 노광 장치에서 조사되는 광의 일부분만을 투과시키고, 나머지는 차단할 수 있다.
바 패턴부(RH)에 배치되는 상기 복수의 스캐터링 바 패턴은 평면적으로 복수의 n각형(n≥4)이 순차적으로 포위해가는 형상을 이룰 수 있다. 상기 복수의 스캐터링 바 패턴은 각각의 부분들이 직선 형상으로 연장되며, 곡선 형상으로 연장되는 부분을 가지지 않을 수 있다.
도 7b를 참조하면, 마스크(MK1)를 통하여 광을 반도체 기판(110) 상에 조사하여, 예비 절연층(도 7a의 140PL)의 일부분을 노광시킨다.
예비 절연층(140PL) 중, 마스크(MK1)의 광 투과부(RE)에 대응하는 부분은 모두 노광되고, 광 차단부(RD)에 대응하는 부분은 모두 노광되지 않을 수 있다. 또한 예비 절연층(140PL) 중 바 패턴부(RH)에 대응하는 부분은 상측 일부분만 노광될 수 있다.
따라서 도 7a에 보인 예비 절연층(140PL)은, 마스크(MK1)를 사용한 포토리소그래피 공정에 의하여, 노광된 제1 부분(140EX)과 노광되지 않은 제2 부분(140DK)으로 될 수 있다.
도 7c를 참조하면, 도 7b에 보인 제2 부분(140DK)이 잔류하도록, 제1 부분(140EX)을 제거하여, 제1 수평부(140P1) 및 제2 수평부(140P2)가 일체를 이루는 절연층(140)을 형성한다. 제1 부분(140EX)을 제거하는 과정에서, 예비 보호층(도 7b의 130PL)의 일부분도 함께 제거되어, 반도체 기판(110)과 절연층(140) 사이에 배치되는 보호층(130)을 형성할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 반도체 칩을 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로, 도 8a 내지 도 8c는 도 2b에 보인 반도체 칩을 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 8a를 참조하면, 연결 패드(120)를 가지는 반도체 기판(110) 상에 연결 패드(120)의 일부분을 덮지 않는 보호층(130a)을 형성한다. 보호층(130a)은 도 7a에 보인 예비 보호층(130PL)을 형성한 후, 연결 패드(120) 상의 예비 보호층(130PL)의 일부분을 제거하여 형성할 수 있다. 이후, 보호층(130a)이 형성된 반도체 기판(110) 상을 덮는 예비 절연층(PL)을 형성한다.
도 8b 및 도 8c를 참조하면, 도 7b 및 도 7c에서 보인 것과 유사하게, 마스크(MK1)를 사용한 포토리소그래피 공정에 의하여, 예비 절연층(도 8a의 140PL)을 노광된 제1 부분(140EX)과 노광되지 않은 제2 부분(140DK)으로 형성한다. 이후, 제2 부분(140DK)이 잔류하도록, 제1 부분(140EX)을 제거하여, 제1 수평부(140P1) 및 제2 수평부(140P2)가 일체를 이루는 절연층(140)을 형성한다. 보호층(130a)이 제1 부분(140EX)을 제거하는 공정에 대하여, 식각 내성을 가지는 경우, 제1 부분(140EX)을 제거하는 과정에서, 보호층(130a)의 일부분은 제거되지 않을 수 있다.
도 9a 내지 도 9g는 본 발명의 일 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 9a를 참조하면, 제1 상면 연결 패드(120) 및 제1 관통 전극(170)이 형성된 제1 예비 반도체 기판(110p)을 준비한다.
도 9b를 참조하면, 제1 예비 반도체 기판(110p)의 상면 상에 제1 상면 연결 패드(120)를 덮지 않고 노출시키는 제1 절연층(140)을 형성한다. 별도로 도시하지는 않았으나, 제1 예비 반도체 기판(110p)와 제1 절연층(140) 사이에는 제1 보호층(도 7c의 130, 또는 도 8c의 130a)이 배치될 수 있다. 제1 보호층(130 또는 130a)과 제1 절연층(140)은 도 7a 내지 도 7c, 또는 도 8a 내지 도 8c에 설명한 방법을 통하여 형성할 수 있다.
이후, 제1 상면 연결 패드(120) 상에 제1 도전성 필라(156)와 제1 도전성 캡(158)으로 이루어지는 제1 연결 범프(160)를 형성한다.
도 9c를 참조하면, 제1 연결 범프(160)가 캐리어 기판(10)을 향하도록, 접착층(20)을 사이에 두고, 제1 예비 반도체 기판(110p)을 캐리어 기판(10)에 부착한다. 접착층(20)은 제1 절연층(140)과 제1 연결 범프(160) 사이의 공간을 채우며, 제1 연결 범프(160)를 감쌀 수 있다.
도 9d를 참조하면, 제1 예비 반도체 기판(도 9b의 110p)의 하면의 일부분을 제거하여, 제1 관통 전극(170)이 하면에 노출되는 제1 반도체 기판(110)을 형성한다. 이후, 제1 반도체 기판(110)의 하면 상에 제1 관통 전극(170)과 연결되는 제1 하부 연결 패드(180)를 형성하여, 제1 반도체 칩(100a)을 완성할 수 있다.
도 9e를 참조하면, 제1 반도체 칩(100a) 상에 복수의 제2 반도체 칩(200)을 적층한다. 복수의 제2 반도체 칩(200) 각각은 절연성 접착층(350)에 의하여, 제1 반도체 칩(100a) 상에 적층될 수 있다.
도 9f를 참조하면, 제1 반도체 칩(100a) 상에 복수의 제2 반도체 칩(200)의 측면 및 절연성 접착층(350)의 측면을 둘러싸는 몰딩층(300)을 형성한다.
도 9g를 참조하면, 제1 반도체 칩(100a)으로부터 캐리어 기판(10) 및 접착층(20)을 제거하여, 반도체 패키지(1000)를 형성한다.
전술한 바와 같이, 제1 반도체 칩(100a)의 제1 절연층(140)은 단차를 가지는 다층 구조를 가지므로, 제1 연결 범프(160)와 제1 절연층(140) 사이의 공간이 충분히 확보되어, 접착층(20)의 일부분이 제1 연결 범프(160)와 제1 절연층(140) 사이의 공간에 잔류하는 것을 방지할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 단면도이다.
시스템(1)은 제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200)을 포함하는 반도체 패키지(1000)와 제3 반도체 칩(400)이 부착되는 인터포저(500), 및 인터포저(500)가 실장되는 메인 보드(600)를 포함할 수 있다.
제3 반도체 칩(400)은, 제3 반도체 기판(410), 제3 연결 패드(420), 제3 절연층(440) 및, 제3 도전성 필라(456)와 제3 도전성 캡(458)으로 이루어지는 제3 연결 범프(460)을 포함할 수 있다. 제3 반도체 기판(410) 및 제3 연결 패드(420)은 도 1에 보인 반도체 기판(110) 및 연결 패드(120)와 대체로 유사한 구성 요소이고, 제3 절연층(440)은 도 4에 보인 제2 절연층(240)과 대체로 유사한 구성 요소이고, 제3 연결 범프(460)는, 도 4에 보인 제1 연결 범프(160) 또는 제2 연결 범프(260)와 대체로 유사한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
제3 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
인터포저(500)는, 베이스층(510) 및 베이스층(510)의 상면 및 하면에 각각 배치되는 제1 상면 패드(520) 및 제1 하면 패드(530)를 포함할 수 있다.
베이스층(510)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(510)은 실리콘을 포함할 수 있다. 베이스층(510)의 상면 및/또는 하면에는 제1 상면 패드(520) 및/또는 제1 하면 패드(530)와 연결되는 배선층이 배치될 수 있고, 베이스층(510)의 내부에는 제1 상면 패드(520)와 제1 하면 패드(530)를 전기적으로 연결하는 내부 관통 전극이 형성될 수 있다. 제1 상면 패드(520)에는 반도체 패키지(1000)의 제1 연결 범프(160) 및 제3 반도체 칩(400)의 제3 연결 범프(460)가 연결될 수 있다.
반도체 패키지(1000)와 인터포저(500) 사이에는 제1 언더필층(380)이 개재될 수 있고, 제3 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(380) 및 제2 언더필층(480)은 각각 제1 연결 범프(160) 및 제3 연결 범프(460)를 감쌀 수 있다.
제1 하면 패드(530) 상에는 제1 연결 단자(550)가 부착될 수 있다. 제1 연결 단자(550)는 인터포저(500)와 메인 보드(600)를 전기적으로 연결할 수 있다.
메인 보드(600)는 베이스 보드층(610), 및 베이스 보드층(610)의 상면 및 하면에 각각 배치되는 제2 상면 패드(620) 및 제2 하면 패드(630)를 포함할 수 있다.
일부 실시 예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 베이스 보드층(610)는 예를 들면, FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 제2 상면 패드(620) 및 제2 하면 패드(630)을 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 제2 상면 패드(620)에는 제1 연결 단자(550)가 연결되고, 제2 하면 패드(630)에는 제2 연결 단자(650)가 연결될 수 있다. 제1 연결 단자(550)는 제1 하면 패드(630)와 제2 상면 패드(620) 사이를 전기적으로 연결할 수 있다. 제2 하면 패드(630)에 연결되는 제2 연결 단자(650)는 외부 연결 단자의 기능을 수행할 수 있다.
일부 실시 예에서, 시스템(10)은 메인 보드(600)를 포함하지 않고, 인터포저(500)의 제1 연결 단자(550)가 외부 연결 단자의 기능을 수행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 시스템, 10 : 캐리어 기판, 20 : 접착층, 100 : 반도체 칩, 100a : 제1 반도체 칩, 110 : 반도체 기판, 제1 반도체 기판, 120 : 연결 패드, 제1 상면 연결 패드, 130, 130a, 130b : 보호층, 제1 보호층, 140, 140a, 140b, 140c, 140d : 절연층, 제1 절연층, 160 : 연결 범프, 제1 연결 범프, 170 : 제1 관통 전극, 200 : 제2 반도체 칩, 210 : 제2 반도체 기판, 220 : 제2 상면 연결 패드, 230, 230a, 230b : 제2 보호층, 240, 240b : 제2 절연층, 260 : 제2 연결 범프, 270 : 제2 관통 전극, 300 : 몰딩층, 350 : 절연성 접착층, 400 : 제3 반도체 칩, 500 : 인터포저, 600 : 메인 보드

Claims (20)

  1. 연결 패드가 상면에 배치되는 반도체 기판;
    상기 연결 패드 상에 부착되는 도전성 필라를 가지는 연결 범프;
    상기 도전성 필라와 이격되며 상기 반도체 기판의 상면의 일부분을 덮는 절연층; 및
    상기 반도체 기판의 상면과 상기 절연층 사이의 보호층;을 포함하며,
    상기 절연층은, 일체로 이루어지며 단차를 가지도록 서로 다른 폭을 가지며 층을 이루는 상기 반도체 기판에 인접하는 제1 수평부 및 상기 제1 수평부 상의 제2 수평부를 포함하는 적어도 2개의 수평부를 가지고,
    상기 제1 수평부 및 상기 제2 수평부 각각은 상기 도전성 필라를 향하는 제1 측면 및 제2 측면을 가지며,
    상기 제1 측면 및 상기 제2 측면은 각각 상기 반도체 기판에 대하여 경사면을 이루며 연장되는 반도체 칩.
  2. 제1 항에 있어서,
    상기 제2 수평부의 폭은 상기 제1 수평부의 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 칩.
  3. 제2 항에 있어서,
    상기 제2 측면은 상기 제1 측면보다 상기 도전성 필라로부터 멀리 이격된 것을 특징으로 하는 반도체 칩.
  4. 삭제
  5. 제1 항에 있어서,
    상기 반도체 기판의 상면에 대한 상기 제1 측면의 외각과 상기 제2 측면의 외각은 서로 다른 값을 가지는 것을 특징으로 하는 반도체 칩.
  6. 제1 항에 있어서,
    상기 제2 측면은, 상기 제2 수평부를 향하여 볼록 형상을 가지도록 라운드지는 경사면인 것을 특징으로 하는 반도체 칩.
  7. 제6 항에 있어서,
    상기 제1 측면은, 상기 반도체 기판에 대하여 일정한 각도를 가지고 연장되는 경사면인 것을 특징으로 하는 반도체 칩.
  8. 제1 항에 있어서,
    상기 제1 측면과, 상기 보호층의 상기 도전성 필라를 향하는 제3 측면은 상기 반도체 기판의 상면에 대하여 동일한 각도 방향으로 서로 정렬되는 것을 특징으로 하는 반도체 칩.
  9. 제1 항에 있어서,
    상기 제1 측면 및 상기 제2 측면 각각은, 상기 반도체 기판의 상면에 대하여 수평 방향으로 n각형(n≥4) 형상을 가지며, 상기 연결 범프의 주위를 포위하는 것을 특징으로 하는 반도체 칩.
  10. 제1 항에 있어서,
    상기 절연층은, 상기 제2 수평부의 상면으로부터 상기 제1 수평부의 상면으로 함몰되는 형상을 가지는 것을 특징으로 하는 반도체 칩.
  11. 제1 항에 있어서,
    상기 보호층은, 상기 반도체 기판의 상면과 상기 절연층의 사이로부터, 상기 연결 패드와 상기 도전성 필라의 사이까지 연장되는 것을 특징으로 하는 반도체 칩.
  12. 제1 상면 연결 패드가 상면에 배치되는 제1 반도체 기판, 상기 제1 상면 연결 패드 상에 부착되는 제1 도전성 필라를 가지는 제1 연결 범프, 및 상기 제1 도전성 필라와 이격되며 상기 제1 반도체 기판의 상면의 일부분을 덮는 제1 절연층을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩에 적층되며, 제2 상면 연결 패드가 상면에 배치되는 제2 반도체 기판, 상기 제2 상면 연결 패드 상에 부착되는 제2 도전성 필라를 가지는 제2 연결 범프, 및 상기 제2 도전성 필라와 이격되며 상기 제2 반도체 기판의 상면의 일부분을 덮는 제2 절연층을 각각 포함하는 복수의 제2 반도체 칩;을 포함하며,
    상기 제1 절연층은 일체로 이루어지며 단차를 가지도록 서로 다른 폭을 가지며 층을 이루는 적어도 2개의 수평부를 가지고,
    상기 제2 절연층은 하나의 층으로 이루어지는 단층 구조인 반도체 패키지.
  13. 제12 항에 있어서,
    상기 제1 도전성 필라와 상기 제1 절연층 사이의 최단 이격 거리는, 상기 제2 도전성 필라와 상기 제2 절연층 사이의 최단 이격 거리보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제1 도전성 필라의 폭에 대한 상기 제1 연결 범프의 높이는, 상기 제2 도전성 필라의 폭에 대한 상기 제2 연결 범프의 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 반도체 기판의 하면에 배치되는 제1 하면 연결 패드, 및 상기 제1 상면 연결 패드와 상기 제1 하면 연결 패드를 전기적으로 연결하는 제1 관통 전극을 더 포함하고,
    상기 복수의 제2 반도체 칩 중 적어도 일부개는, 상기 제2 반도체 기판의 하면에 배치되는 제2 하면 연결 패드, 및 상기 제2 상면 연결 패드와 상기 제2 하면 연결 패드를 전기적으로 연결하는 제2 관통 전극을 더 포함하고,
    상기 복수의 제2 반도체 칩 각각의 상기 제2 연결 범프는 상기 제2 상면 연결 패드와 상기 제2 하면 연결 패드, 또는 상기 제2 상면 연결 패드와 상기 제1 하면 연결 패드를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 적어도 2개의 수평부 각각은, 상기 반도체 기판로부터 멀어질 수도록 상기 도전성 필라를 향하는 측면이 상기 도전성 필라로부터 멀리 이격되는 것을 특징으로 하는 반도체 패키지.
  17. 제12 항에 있어서,
    상기 적어도 2개의 수평부 각각의 상기 도전성 필라를 향하는 측면은, 상기 반도체 기판에 대하여 경사면을 이루며 연장되는 것을 특징으로 하는 반도체 패키지.
  18. 연결 패드가 상면에 배치되는 반도체 기판;
    상기 연결 패드 상에 부착되는 도전성 필라를 가지는 연결 범프;
    상기 반도체 기판의 상면의 일부분을 덮는 보호층; 및
    상기 보호층 상에서 상기 도전성 필라와 이격되며, 제1 수평부 및 상기 제1 수평부 상의 제2 수평부가 단차를 가지며 일체로 이루어지는 절연층;을 포함하며,
    상기 도전성 필라를 향하는 상기 제2 수평부의 제2 측면은 상기 제1 수평부의 제1 측면보다 상기 도전성 필라와의 이격 거리가 큰 값을 가지고,
    상기 제1 측면과 상기 제2 측면 각각은 상기 반도체 기판의 상면으로부터 멀어짐에 따라 상기 도전성 필라로부터 이격 거리가 증가하는 반도체 칩.
  19. 삭제
  20. 제18 항에 있어서,
    상기 제2 수평부의 상기 제2 측면은 상기 반도체 기판의 상면에 대하여 경사도가 증가하는 경사면인 것을 특징으로 하는 반도체 칩.
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